JPH0652097A - 多重バスシステム - Google Patents
多重バスシステムInfo
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- JPH0652097A JPH0652097A JP4203441A JP20344192A JPH0652097A JP H0652097 A JPH0652097 A JP H0652097A JP 4203441 A JP4203441 A JP 4203441A JP 20344192 A JP20344192 A JP 20344192A JP H0652097 A JPH0652097 A JP H0652097A
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- JP
- Japan
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- bus
- resource
- slave
- master
- buses
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Abstract
(57)【要約】
【目的】バスを多重化し、同時に複数のリソースをバス
マスタとして許可し、回路を複雑化することなく各バス
にデータ転送の負荷を分散し、バスに異常が発生した場
合にはそのバス縮退を行い信頼性を向上させる。 【構成】バスマスタとなるリソース内に、予め利用バス
情報を付加する。バスアービターにバス異常検出回路を
設け各バスマスタにバス異常検出情報を伝える。バスア
ービターにバス状態検知回路を設け各バスマスタにバス
状態情報を伝える。
マスタとして許可し、回路を複雑化することなく各バス
にデータ転送の負荷を分散し、バスに異常が発生した場
合にはそのバス縮退を行い信頼性を向上させる。 【構成】バスマスタとなるリソース内に、予め利用バス
情報を付加する。バスアービターにバス異常検出回路を
設け各バスマスタにバス異常検出情報を伝える。バスア
ービターにバス状態検知回路を設け各バスマスタにバス
状態情報を伝える。
Description
【０００１】
【産業上の利用分野】本発明は、複数のバスを有すし、
ＣＰＵ、メモリユニット、Ｉ／Ｏユニットなどのリソー
スを有する多重バスシステムにおける、上記リソースの
バス接続方法に関する。
ＣＰＵ、メモリユニット、Ｉ／Ｏユニットなどのリソー
スを有する多重バスシステムにおける、上記リソースの
バス接続方法に関する。
【０００２】
【従来の技術】図２に従来技術の概略図を示す。バスの
本数は簡単にするため２本の例を用いて説明する。
本数は簡単にするため２本の例を用いて説明する。
【０００３】第一の従来技術は多重バスシステムを用い
てシステムの信頼性を向上させるものである。
てシステムの信頼性を向上させるものである。
【０００４】ＦＴＣ（Ｆａｕｌｔ Ｔｏｌｅｒａｎｔ
Ｃｏｍｐｕｔｅｒ）などの多重（二重）バスシステムに
おいて、１本は通常時に使用し、他のバスは通常時使用
するバス（以下、通常時バスと記す）…２００−０に異
常が発生した時の交替用バス（以下、交替用バスと記
す）…２００−１として用いるため、全てのバスに全て
のリソースを接続している。
Ｃｏｍｐｕｔｅｒ）などの多重（二重）バスシステムに
おいて、１本は通常時に使用し、他のバスは通常時使用
するバス（以下、通常時バスと記す）…２００−０に異
常が発生した時の交替用バス（以下、交替用バスと記
す）…２００−１として用いるため、全てのバスに全て
のリソースを接続している。
【０００５】図２において、ＣＰＵ…２０１、システム
−Ａ…２０３−ａ、システム−Ｂ…２０３−ｂ、システ
ム−Ｃ…２０３−ｃは、バス＃０…２００−０、バス＃
１…２００−１に接続されており、各バスのバス権を有
するバスマスタとなりうる。ここで、システム−Ａ…２
０３−ａ、システム−Ｂ…２０３−ｂ、システム−Ｃ…
２０３−ｃはＤＭＡＣ、ディスク装置などが考えられ
る。メモリユニット＃０…２０４、メモリユニット＃１
…２０５、Ｉ／Ｏユニット＃０…２０６、Ｉ／Ｏユニッ
ト＃１…２０７、ＩＰＬ−ＲＯＭ…２０８はスレーブと
なるリソースであり、通常時バス…２００−０、交替用
バス…２００−１に接続されている。上記各リソース
は、アドレスマップ上異なるアドレスが割り付けられて
おり、ＣＰＵ…２０１、バスマスタとなるリソースから
区別してアクセスすることが可能である。（上記バスマ
スタ、あるいはスレーブとなるリソースは信頼性向上の
ため二重化されている場合もある。ＦＴＣでは完全二重
化となっており、全く同一なリソースを２つ用意し通常
用、交替用両バスに１つずつ接続している。上記同一な
リソースは、アドレスマップ上同一のアドレスに割り付
けられており、ＣＰＵ…２０１、バスマスタとなるリソ
ースにおいて区別することができず、１つのリソースと
してアクセスを行う。上記の理由により、ＦＴＣでは各
バスに１つずつリソースが接続されているが、上記リソ
ースが全く同一なものであるため、複数のバスに１種類
のリソースが接続されている形態となり、本発明と異な
る。）上記バスマスタとなりうるリソースは各々がバス
権を得たいとき、バスアービター＃０…２０２−０、バ
スアービター＃１…２０２−１に対して、バスリクエス
ト信号を出力する。バスアービター＃０…２０２−０、
バスアービター＃１…２０２−１は、現在のバス＃０…
２００−０、バス＃１…２００−１の状態を監視してい
る。
−Ａ…２０３−ａ、システム−Ｂ…２０３−ｂ、システ
ム−Ｃ…２０３−ｃは、バス＃０…２００−０、バス＃
１…２００−１に接続されており、各バスのバス権を有
するバスマスタとなりうる。ここで、システム−Ａ…２
０３−ａ、システム−Ｂ…２０３−ｂ、システム−Ｃ…
２０３−ｃはＤＭＡＣ、ディスク装置などが考えられ
る。メモリユニット＃０…２０４、メモリユニット＃１
…２０５、Ｉ／Ｏユニット＃０…２０６、Ｉ／Ｏユニッ
ト＃１…２０７、ＩＰＬ−ＲＯＭ…２０８はスレーブと
なるリソースであり、通常時バス…２００−０、交替用
バス…２００−１に接続されている。上記各リソース
は、アドレスマップ上異なるアドレスが割り付けられて
おり、ＣＰＵ…２０１、バスマスタとなるリソースから
区別してアクセスすることが可能である。（上記バスマ
スタ、あるいはスレーブとなるリソースは信頼性向上の
ため二重化されている場合もある。ＦＴＣでは完全二重
化となっており、全く同一なリソースを２つ用意し通常
用、交替用両バスに１つずつ接続している。上記同一な
リソースは、アドレスマップ上同一のアドレスに割り付
けられており、ＣＰＵ…２０１、バスマスタとなるリソ
ースにおいて区別することができず、１つのリソースと
してアクセスを行う。上記の理由により、ＦＴＣでは各
バスに１つずつリソースが接続されているが、上記リソ
ースが全く同一なものであるため、複数のバスに１種類
のリソースが接続されている形態となり、本発明と異な
る。）上記バスマスタとなりうるリソースは各々がバス
権を得たいとき、バスアービター＃０…２０２−０、バ
スアービター＃１…２０２−１に対して、バスリクエス
ト信号を出力する。バスアービター＃０…２０２−０、
バスアービター＃１…２０２−１は、現在のバス＃０…
２００−０、バス＃１…２００−１の状態を監視してい
る。
【０００６】通常時、バスアービター＃０…２０２−
０、バスアービター＃１…２０２−１はバスマスタとな
りうる各リソースからのバスリクエスト信号を監視して
おり、先着順、あるいは各リソースに優先順位を持たせ
て、ある唯一のリソースに対してバスの占有権を与える
べくバスグラント信号を出力する。唯一のリソースに対
してバスの占有権を与えた後、上記バスアービター＃０
…２０２−０、バスアービター＃１…２０２−１はその
アクセスが終了するまで、あるいはより優先順位が高い
リソースからのバスリクエストが発生するまでバスの占
有を許可する。
０、バスアービター＃１…２０２−１はバスマスタとな
りうる各リソースからのバスリクエスト信号を監視して
おり、先着順、あるいは各リソースに優先順位を持たせ
て、ある唯一のリソースに対してバスの占有権を与える
べくバスグラント信号を出力する。唯一のリソースに対
してバスの占有権を与えた後、上記バスアービター＃０
…２０２−０、バスアービター＃１…２０２−１はその
アクセスが終了するまで、あるいはより優先順位が高い
リソースからのバスリクエストが発生するまでバスの占
有を許可する。
【０００７】バス権を得た上記リソースは通常時使用す
るバス…２００−０、あるいは交替用のバス…２００−
１を用いてスレーブとなる他のリソースに対してアクセ
ス（書き込み、読み出し）を行う。バス権を得られなか
った上記バスマスタは、現在バスを占有しているバスマ
スタがアクセスを終了しバス権を開放するまで待たされ
る。ここで通常時使用するバス…２００−０に異常が発
生したとき、上記バスマスタは通常時バス…２００−０
の使用を放棄し、交替用バス…２００−１のみを用いて
上記バスリクエスト、及びアクセスを行う。
るバス…２００−０、あるいは交替用のバス…２００−
１を用いてスレーブとなる他のリソースに対してアクセ
ス（書き込み、読み出し）を行う。バス権を得られなか
った上記バスマスタは、現在バスを占有しているバスマ
スタがアクセスを終了しバス権を開放するまで待たされ
る。ここで通常時使用するバス…２００−０に異常が発
生したとき、上記バスマスタは通常時バス…２００−０
の使用を放棄し、交替用バス…２００−１のみを用いて
上記バスリクエスト、及びアクセスを行う。
【０００８】上記のような多重バスシステムにおいて、
バスは複数存在するがバスマスタとなるのは一つのリソ
ースのみであり、上記バスマスタとなるリソースは、唯
一のバスを占有するだけであり、その他のバスは異常発
生時に交替用として用いられ、信頼性の向上を図る。
バスは複数存在するがバスマスタとなるのは一つのリソ
ースのみであり、上記バスマスタとなるリソースは、唯
一のバスを占有するだけであり、その他のバスは異常発
生時に交替用として用いられ、信頼性の向上を図る。
【０００９】上記のような多重（二重）バスシステムに
関するものは、例えばＩＥＥＥ８９６．３（Ｆｕｔｕｒ
ｅｂｕｓ＋）、８章の「Ｍｕｌｔｉ Ｂｕｓ Ｓｙｓｔ
ｅｍ」、１０章の「Ｆａｕｌｔ Ｔｏｌｅｒａｎｔ Ｓ
ｙｓｔｅｍｓ」がある。
関するものは、例えばＩＥＥＥ８９６．３（Ｆｕｔｕｒ
ｅｂｕｓ＋）、８章の「Ｍｕｌｔｉ Ｂｕｓ Ｓｙｓｔ
ｅｍ」、１０章の「Ｆａｕｌｔ Ｔｏｌｅｒａｎｔ Ｓ
ｙｓｔｅｍｓ」がある。
【００１０】第二の従来技術は多重バスシステムを用い
て複数のデータ転送を同時に行うことによりバスシステ
ムの負荷分散を行うものである。
て複数のデータ転送を同時に行うことによりバスシステ
ムの負荷分散を行うものである。
【００１１】図２のシステム−Ａ…２０３−ａ、システ
ム−Ｂ…２０３−ｂ、システム−Ｃ…２０３−ｃ内に示
したように上記バスマスタとなりうるリソースには各々
のバスに対応したバスコントローラを有し、各バスごと
に制御可能となっている。
ム−Ｂ…２０３−ｂ、システム−Ｃ…２０３−ｃ内に示
したように上記バスマスタとなりうるリソースには各々
のバスに対応したバスコントローラを有し、各バスごと
に制御可能となっている。
【００１２】上記バスマスタとなりうるリソースは各々
がバス権を得たいとき、バスアービター＃０…２０２−
０、バスアービター＃１…２０２−１に対して、同時に
バスリクエスト信号を出力する。バスアービター＃０…
２０２−０、バスアービター＃１…２０２−１は、現在
のバス＃０…２００−０、バス＃１…２００−１の状態
を監視し、まだ占有されていないバスのバス権を与える
ために未使用バス側のバスグラント信号を出力する。上
記バスグラント信号を受けたバスマスタは、バス権を得
た側のバスを使用してスレーブとなる他のリソースに対
してアクセス（書き込み、読みだし）を行う。
がバス権を得たいとき、バスアービター＃０…２０２−
０、バスアービター＃１…２０２−１に対して、同時に
バスリクエスト信号を出力する。バスアービター＃０…
２０２−０、バスアービター＃１…２０２−１は、現在
のバス＃０…２００−０、バス＃１…２００−１の状態
を監視し、まだ占有されていないバスのバス権を与える
ために未使用バス側のバスグラント信号を出力する。上
記バスグラント信号を受けたバスマスタは、バス権を得
た側のバスを使用してスレーブとなる他のリソースに対
してアクセス（書き込み、読みだし）を行う。
【００１３】上記のように両バスに対して、同時にバス
リクエスト信号を出力したが、バス権を得られなかった
上記バスマスタは、現在どちらか一方のバスを占有して
いるバスマスタがアクセスを終了しバス権を開放するま
で待たされる。また、バス権を得てもスレーブとなるリ
ソースがもう一方のバスから使用されている場合はもう
一方のバスマスタがアクセスを終了するまで待たされ
る。
リクエスト信号を出力したが、バス権を得られなかった
上記バスマスタは、現在どちらか一方のバスを占有して
いるバスマスタがアクセスを終了しバス権を開放するま
で待たされる。また、バス権を得てもスレーブとなるリ
ソースがもう一方のバスから使用されている場合はもう
一方のバスマスタがアクセスを終了するまで待たされ
る。
【００１４】ただし、スレーブリソースが複数の入出力
ポートを有する場合は、アクセスは許可される。
ポートを有する場合は、アクセスは許可される。
【００１５】
【発明が解決しようとする課題】しかし、上記第一の従
来技術では、通常使用するバスと異常発生時に使用する
バスを用意して、両者を切り替えることにより信頼性の
向上は果たしているが、複数のバスを有するシステムで
ありながらバスマスタとなりうるリソースのうち唯一の
リソースしかバス権を得ることができず、バスの高速化
という点で配慮がされていない。
来技術では、通常使用するバスと異常発生時に使用する
バスを用意して、両者を切り替えることにより信頼性の
向上は果たしているが、複数のバスを有するシステムで
ありながらバスマスタとなりうるリソースのうち唯一の
リソースしかバス権を得ることができず、バスの高速化
という点で配慮がされていない。
【００１６】また、上記第二の従来技術では、複数のバ
スに対応したバスコントローラを有することにより回路
が複雑化してしまうという点で配慮がされていなかっ
た。
スに対応したバスコントローラを有することにより回路
が複雑化してしまうという点で配慮がされていなかっ
た。
【００１７】本発明は、バスを多重化することにより信
頼性を向上し、同時に複数のリソースをバスマスタとし
て許可し、回路を複雑化することなく各バスにデータ転
送の負荷を分散することを目的とする。
頼性を向上し、同時に複数のリソースをバスマスタとし
て許可し、回路を複雑化することなく各バスにデータ転
送の負荷を分散することを目的とする。
【００１８】
【課題を解決するための手段】複数のバスを有するバス
システムにおいて、上記各バス上にそれぞれ対応したバ
スアービターを有し、スレーブとなる各リソースを全部
あるいは一部のバスに接続し、上記リソース中、バスマ
スタとなるリソース内に、全てのスレーブとなるリソー
ス中どのリソースが各々どのバスに接続されているかと
いう情報を持たせる。
システムにおいて、上記各バス上にそれぞれ対応したバ
スアービターを有し、スレーブとなる各リソースを全部
あるいは一部のバスに接続し、上記リソース中、バスマ
スタとなるリソース内に、全てのスレーブとなるリソー
ス中どのリソースが各々どのバスに接続されているかと
いう情報を持たせる。
【００１９】上記バスシステムにおいて、全部あるいは
一部のバスに接続したリソースの選択方法として、アド
レスマッピング時に予め利用バス情報を付加し、スレー
ブとなるリソースのアドレスを指定した時に、利用バス
を決定する手段（以下、バスセレクタと記す）を設け
る。
一部のバスに接続したリソースの選択方法として、アド
レスマッピング時に予め利用バス情報を付加し、スレー
ブとなるリソースのアドレスを指定した時に、利用バス
を決定する手段（以下、バスセレクタと記す）を設け
る。
【００２０】上記バスシステムにおいて、各バスのバス
アービターにバス異常検出回路を設け、各バスマスタと
成りうるリソースにバス異常検出情報を伝達し、異常が
発生したバスに接続されているリソースを他のバスに再
接続する。
アービターにバス異常検出回路を設け、各バスマスタと
成りうるリソースにバス異常検出情報を伝達し、異常が
発生したバスに接続されているリソースを他のバスに再
接続する。
【００２１】上記バスシステムにおいて、各バスのバス
アービターにバス状態検知回路を設け、各バスマスタと
成りうるリソースにバス状態情報を伝達しアドレスマッ
ピング時に予め指定した利用バス情報をバス状態情報に
より、一部のバスに接続したリソースを他のバスに再接
続する。
アービターにバス状態検知回路を設け、各バスマスタと
成りうるリソースにバス状態情報を伝達しアドレスマッ
ピング時に予め指定した利用バス情報をバス状態情報に
より、一部のバスに接続したリソースを他のバスに再接
続する。
【００２２】
【作用】複数のバスを有するバスシステムにおいて、上
記各バス上に設けたバスアービターは、各バスにおいて
唯一のバスマスタとなるリソースにバス権を与え、複数
のリソースにバス権を与えず、バスの衝突を防ぐ。
記各バス上に設けたバスアービターは、各バスにおいて
唯一のバスマスタとなるリソースにバス権を与え、複数
のリソースにバス権を与えず、バスの衝突を防ぐ。
【００２３】上記バスシステムにおいて、バスマスタと
なるリソース内に、全てのスレーブとなるリソースが各
々どのバスに接続されているかという情報を持つことに
より、各バスマスタとなるリソースが、どのバスに対し
てバスリクエストを出力するかという判断を行い、唯一
のバスに対してバスリクエスト信号を出力する。
なるリソース内に、全てのスレーブとなるリソースが各
々どのバスに接続されているかという情報を持つことに
より、各バスマスタとなるリソースが、どのバスに対し
てバスリクエストを出力するかという判断を行い、唯一
のバスに対してバスリクエスト信号を出力する。
【００２４】上記バスシステムにおいて、各リソースの
アドレスマッピング時に予め利用バス情報を付加してお
くことにより、バスマスタとなりうるリソースは、スレ
ーブとなるリソースのアドレスをバスセレクタに指定
し、バスマスタとなりうるリソース内のバスセレクタで
は、利用バス情報により使用するバスを選択し、バスマ
スタとなりうるリソース内のバスコントローラが出力す
るアドレス、データ、制御信号を選択したバスに接続す
る。
アドレスマッピング時に予め利用バス情報を付加してお
くことにより、バスマスタとなりうるリソースは、スレ
ーブとなるリソースのアドレスをバスセレクタに指定
し、バスマスタとなりうるリソース内のバスセレクタで
は、利用バス情報により使用するバスを選択し、バスマ
スタとなりうるリソース内のバスコントローラが出力す
るアドレス、データ、制御信号を選択したバスに接続す
る。
【００２５】上記バスシステムにおいて、各バスのバス
アービターに設けたバス異常検出回路は、各バスの状態
を監視し、各バスマスタと成りうるリソースにバス異常
検出情報を伝達する。バスマスタと成りうるリソースで
は、上記バス異常検出情報により、アドレスマッピング
時に予め指定した利用バス情報の内、異常の発生したバ
スに接続されているスレーブとなるリソースを他の正常
なバスを利用するように、上記利用バス情報を更新す
る。
アービターに設けたバス異常検出回路は、各バスの状態
を監視し、各バスマスタと成りうるリソースにバス異常
検出情報を伝達する。バスマスタと成りうるリソースで
は、上記バス異常検出情報により、アドレスマッピング
時に予め指定した利用バス情報の内、異常の発生したバ
スに接続されているスレーブとなるリソースを他の正常
なバスを利用するように、上記利用バス情報を更新す
る。
【００２６】上記バスシステムにおいて、各バスのバス
アービターに設けたバス状態検知回路は、各バスの状態
を監視し、各バスマスタと成りうるリソースにバス状態
情報を伝達する。バスマスタと成りうるリソースでは、
上記バス状態情報により、アドレスマッピング時に予め
指定した利用バス情報の内、使用頻度の高いバスに接続
されているスレーブとなるリソースを他の使用頻度の低
いバスを利用するように、上記利用バス情報を更新す
る。
アービターに設けたバス状態検知回路は、各バスの状態
を監視し、各バスマスタと成りうるリソースにバス状態
情報を伝達する。バスマスタと成りうるリソースでは、
上記バス状態情報により、アドレスマッピング時に予め
指定した利用バス情報の内、使用頻度の高いバスに接続
されているスレーブとなるリソースを他の使用頻度の低
いバスを利用するように、上記利用バス情報を更新す
る。
【００２７】
【実施例】図１に、第１の実施例を示す。本システム
は、バス＃０…１００−０、バス＃１…１００−１から
なる二重バスシステムである。
は、バス＃０…１００−０、バス＃１…１００−１から
なる二重バスシステムである。
【００２８】ＣＰＵ…１０１は、上記バスシステムの処
理装置であり、通常上記バスシステムのバスマスタとな
り、ＩＰＬ−ＲＯＭ…１０８、メモリユニット＃０…１
０４、メモリユニット＃１…１０５に格納されているプ
ログラムを実行する。
理装置であり、通常上記バスシステムのバスマスタとな
り、ＩＰＬ−ＲＯＭ…１０８、メモリユニット＃０…１
０４、メモリユニット＃１…１０５に格納されているプ
ログラムを実行する。
【００２９】システム−Ａ…１０３−ａ、システム−Ｂ
…１０３−ｂ、システム−Ｃ…１０３−ｃは、バス＃０
…１００−０、バス＃１…１００−１に接続されてお
り、バスマスタとなる可能性があるリソースである。例
えばディスク装置、ＭＴ装置などリソース自身でバス権
を持ち、データ転送を行うものである。
…１０３−ｂ、システム−Ｃ…１０３−ｃは、バス＃０
…１００−０、バス＃１…１００−１に接続されてお
り、バスマスタとなる可能性があるリソースである。例
えばディスク装置、ＭＴ装置などリソース自身でバス権
を持ち、データ転送を行うものである。
【００３０】Ｉ／Ｏユニット＃０…１０６、Ｉ／Ｏユニ
ット＃１…１０７は、リソース自身でバス権を持たない
Ｉ／Ｏであり、レジスタにリード／ライトするだけのＩ
／Ｏである。
ット＃１…１０７は、リソース自身でバス権を持たない
Ｉ／Ｏであり、レジスタにリード／ライトするだけのＩ
／Ｏである。
【００３１】メモリユニット＃０…１０４、メモリユニ
ット＃１…１０５は上記システムのメインメモリであ
り、各リソースのデータ、プログラム等が格納されてい
る。
ット＃１…１０５は上記システムのメインメモリであ
り、各リソースのデータ、プログラム等が格納されてい
る。
【００３２】ＩＰＬ−ＲＯＭ…１０８は、上記システム
のイニシャライズ、エラー処理ルーチンを格納した読出
専用メモリである。
のイニシャライズ、エラー処理ルーチンを格納した読出
専用メモリである。
【００３３】バスアービター＃０…１０２−０、バスア
ービター＃１…１０２−１は上記バス＃０…１００−
０、バス＃１…１００−１の各々に対応し、バス調定を
行い、バスリクエストを行ったバスマスタとなるリソー
ス（システム−Ａ…１０３−ａ、システム−Ｂ…１０３
−ｂ、システム−Ｃ…１０３−ｃ、及びＣＰＵ…１０１
中の１つ）にバス権を与える。
ービター＃１…１０２−１は上記バス＃０…１００−
０、バス＃１…１００−１の各々に対応し、バス調定を
行い、バスリクエストを行ったバスマスタとなるリソー
ス（システム−Ａ…１０３−ａ、システム−Ｂ…１０３
−ｂ、システム−Ｃ…１０３−ｃ、及びＣＰＵ…１０１
中の１つ）にバス権を与える。
【００３４】Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０９は、
ＣＰＵ…１０１を上記両バスに接続を行っており、ＣＰ
Ｕ…１０１は通常、上記二重バスシステムに対応してい
ないため、ＣＰＵ…１０１からは１本のバスシステムで
あるようその他のリソースに対してアクセスを行う。Ｃ
ＰＵ…１０１とＢｕｓ ｅｘｃｈａｎｇｅｒ…１０９
は、マスタ／スレーブの関係になっており、ＣＰＵ…１
０１が各リソースへアクセスするとき、Ｂｕｓ ｅｘｃ
ｈａｎｇｅｒ…１０９に対してアドレス、データ、制御
信号を出力する。Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０９
は、ＣＰＵ…１０１から転送されたアドレスとアドレス
マッピング時に予め付加された利用バス情報をもとに、
上記２本のバスの内、１本のバスに接続したリソースを
選択し、スレーブとなるリソースのアドレスを指定し、
上記選択されたバスに対してバス権の要求を行う。
ＣＰＵ…１０１を上記両バスに接続を行っており、ＣＰ
Ｕ…１０１は通常、上記二重バスシステムに対応してい
ないため、ＣＰＵ…１０１からは１本のバスシステムで
あるようその他のリソースに対してアクセスを行う。Ｃ
ＰＵ…１０１とＢｕｓ ｅｘｃｈａｎｇｅｒ…１０９
は、マスタ／スレーブの関係になっており、ＣＰＵ…１
０１が各リソースへアクセスするとき、Ｂｕｓ ｅｘｃ
ｈａｎｇｅｒ…１０９に対してアドレス、データ、制御
信号を出力する。Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０９
は、ＣＰＵ…１０１から転送されたアドレスとアドレス
マッピング時に予め付加された利用バス情報をもとに、
上記２本のバスの内、１本のバスに接続したリソースを
選択し、スレーブとなるリソースのアドレスを指定し、
上記選択されたバスに対してバス権の要求を行う。
【００３５】前述したように、ＣＰＵ…１０１は、上記
バスシステムにおいて通常バスマスタとなり、他のリソ
ースをアクセスする。各リソースには、図３のアドレス
マップとバス情報を予め指定しておく。
バスシステムにおいて通常バスマスタとなり、他のリソ
ースをアクセスする。各リソースには、図３のアドレス
マップとバス情報を予め指定しておく。
【００３６】上記ＣＰＵ…１０１が上記ＩＰＬ−ＲＯＭ
…１０８をアクセスするときは、まず、Ｂｕｓ ｅｘｃ
ｈａｎｇｅｒ…１０９にアクセスするＩＰＬ−ＲＯＭ…
１０８のアドレス、制御信号を出力する。Ｂｕｓ ｅｘ
ｃｈａｎｇｅｒ…１０９には、図３のアドレスマップと
バス情報を予め指定されており、ＣＰＵ…１０１が出力
したアドレスを判断し、アクセス要求のあったリソース
の接続されているバスのバスアービターにバスリクエス
トを行う。上記ＩＰＬ−ＲＯＭ…１０８へのアクセスの
場合は、アドレス値は０００００ｈ〜１ＦＦＦＦｈとな
り、バス＃０…１００−０が選択され、バスアービター
＃０…１０２−０にバスリクエストを行う。既にＣＰＵ
…１０１がバスマスタである場合は上記動作は不要であ
る。Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０９は、バス＃０
…１００−０の使用を許可されると、ＩＰＬ−ＲＯＭ…
１０８へアドレス、制御信号を出力する。
…１０８をアクセスするときは、まず、Ｂｕｓ ｅｘｃ
ｈａｎｇｅｒ…１０９にアクセスするＩＰＬ−ＲＯＭ…
１０８のアドレス、制御信号を出力する。Ｂｕｓ ｅｘ
ｃｈａｎｇｅｒ…１０９には、図３のアドレスマップと
バス情報を予め指定されており、ＣＰＵ…１０１が出力
したアドレスを判断し、アクセス要求のあったリソース
の接続されているバスのバスアービターにバスリクエス
トを行う。上記ＩＰＬ−ＲＯＭ…１０８へのアクセスの
場合は、アドレス値は０００００ｈ〜１ＦＦＦＦｈとな
り、バス＃０…１００−０が選択され、バスアービター
＃０…１０２−０にバスリクエストを行う。既にＣＰＵ
…１０１がバスマスタである場合は上記動作は不要であ
る。Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０９は、バス＃０
…１００−０の使用を許可されると、ＩＰＬ−ＲＯＭ…
１０８へアドレス、制御信号を出力する。
【００３７】上記ＣＰＵ…１０１が上記Ｉ／Ｏユニット
＃１…１０７をアクセスするときは、まず、Ｂｕｓ ｅ
ｘｃｈａｎｇｅｒ…１０９にアクセスするＩ／Ｏユニッ
ト＃１…１０７のアドレス、データ、制御信号を出力す
る。Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０９には、図３の
アドレスマップとバス情報を予め指定されており、ＣＰ
Ｕ…１０１が出力したアドレスを判断し、アクセス要求
のあったリソースの接続されているバスのバスアービタ
ーにバスリクエストを行う。上記Ｉ／Ｏユニット＃１…
１０７へのアクセスの場合は、アドレス値はＥ００００
ｈ〜ＦＦＦＦＦｈとなり、バス＃１…１００−１が選択
され、バスアービター＃１…１０２−１にバスリクエス
トを行う。既にＣＰＵ…１０１がバスマスタである場合
は上記動作は不要である。Ｂｕｓ ｅｘｃｈａｎｇｅｒ
…１０９は、バス＃１…１０１−１の使用を許可される
と、Ｉ／Ｏユニット＃１…１０７へアドレス、データ、
制御信号を出力する。
＃１…１０７をアクセスするときは、まず、Ｂｕｓ ｅ
ｘｃｈａｎｇｅｒ…１０９にアクセスするＩ／Ｏユニッ
ト＃１…１０７のアドレス、データ、制御信号を出力す
る。Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０９には、図３の
アドレスマップとバス情報を予め指定されており、ＣＰ
Ｕ…１０１が出力したアドレスを判断し、アクセス要求
のあったリソースの接続されているバスのバスアービタ
ーにバスリクエストを行う。上記Ｉ／Ｏユニット＃１…
１０７へのアクセスの場合は、アドレス値はＥ００００
ｈ〜ＦＦＦＦＦｈとなり、バス＃１…１００−１が選択
され、バスアービター＃１…１０２−１にバスリクエス
トを行う。既にＣＰＵ…１０１がバスマスタである場合
は上記動作は不要である。Ｂｕｓ ｅｘｃｈａｎｇｅｒ
…１０９は、バス＃１…１０１−１の使用を許可される
と、Ｉ／Ｏユニット＃１…１０７へアドレス、データ、
制御信号を出力する。
【００３８】次に、バスマスタとなりうるリソースシス
テム−Ａ…１０３−ａがバスマスタとなり、メモリユニ
ット＃０…１０４をアクセスする例を説明する。
テム−Ａ…１０３−ａがバスマスタとなり、メモリユニ
ット＃０…１０４をアクセスする例を説明する。
【００３９】システム−Ａ…１０３−ａ内においてアク
セスの対象となるメモリユニット＃０…１０４のアドレ
スがバスセレクタに入り図３のアドレスマップとバス情
報によりバス＃１…１００−０が選択され、バスコント
ローラからバスアービター＃０…１０２−０にバスリク
エストを行う。バス＃０…１０１−０の使用を許可され
ると、メモリユニット＃０…１０４へアドレス、デー
タ、制御信号を出力する。
セスの対象となるメモリユニット＃０…１０４のアドレ
スがバスセレクタに入り図３のアドレスマップとバス情
報によりバス＃１…１００−０が選択され、バスコント
ローラからバスアービター＃０…１０２−０にバスリク
エストを行う。バス＃０…１０１−０の使用を許可され
ると、メモリユニット＃０…１０４へアドレス、デー
タ、制御信号を出力する。
【００４０】本実施例によるとスレーブとなるリソース
は１つのバスに接続するだけですみ、また、バスマスタ
となるリソースにおいてバスコントローラはバスの数に
対応する必要がなく１つですみ、開路規模の増大を防ぐ
効果がある。
は１つのバスに接続するだけですみ、また、バスマスタ
となるリソースにおいてバスコントローラはバスの数に
対応する必要がなく１つですみ、開路規模の増大を防ぐ
効果がある。
【００４１】本発明の別の実施例を図４、５、６、７、
８、９、１０、１１を用いて説明する。
８、９、１０、１１を用いて説明する。
【００４２】図４の実施例は図１の実施例にスレーブと
なる各リソースを上記バス＃０…１００−０、バス＃１
…１００−１の両バスに接続するが、通常は図１の実施
例と同様に予め指定した利用バス情報に基づき１つのバ
スからしかアクセスせず、各バスのバスアービターに各
バスの異常検出回路を設け、異常発生時にバスマスタと
なりうる各リソースのバスセレクタにバス異常検出情報
を伝える機能を追加したものである。上記バス異常発生
の検出手段としてはタイマー監視によるバスタイムアウ
トなどが考えらえる。上記バスマスタとなりうる各リソ
ースのバスセレクタでは、例えば図５のバスセレクタの
ような簡単な組合せ回路で実現でき、図６のような動作
真理値表のように動作する。バス異常検出が行われない
ときは、利用バス情報に従い、一方のバスでバス異常を
検出した場合は、もう一方の正常なバスを利用して、全
リソースをアクセス可能である。
なる各リソースを上記バス＃０…１００−０、バス＃１
…１００−１の両バスに接続するが、通常は図１の実施
例と同様に予め指定した利用バス情報に基づき１つのバ
スからしかアクセスせず、各バスのバスアービターに各
バスの異常検出回路を設け、異常発生時にバスマスタと
なりうる各リソースのバスセレクタにバス異常検出情報
を伝える機能を追加したものである。上記バス異常発生
の検出手段としてはタイマー監視によるバスタイムアウ
トなどが考えらえる。上記バスマスタとなりうる各リソ
ースのバスセレクタでは、例えば図５のバスセレクタの
ような簡単な組合せ回路で実現でき、図６のような動作
真理値表のように動作する。バス異常検出が行われない
ときは、利用バス情報に従い、一方のバスでバス異常を
検出した場合は、もう一方の正常なバスを利用して、全
リソースをアクセス可能である。
【００４３】本実施例によるとスレーブとなるリソース
は両方のバスに接続しているが、バスマスタとなるリソ
ースにおいてバスコントローラはバスの数に対応する必
要がなく１つですみ、開路規模の増大を防ぐ効果があ
る。また、どちらかのバスにおいて、異常が発生した場
合には、もう一方の正常に動作しているバスを用いて全
リソースをアクセスすることが可能であり、バス縮退を
行うことによりシステムダウンを防ぐという効果があ
る。
は両方のバスに接続しているが、バスマスタとなるリソ
ースにおいてバスコントローラはバスの数に対応する必
要がなく１つですみ、開路規模の増大を防ぐ効果があ
る。また、どちらかのバスにおいて、異常が発生した場
合には、もう一方の正常に動作しているバスを用いて全
リソースをアクセスすることが可能であり、バス縮退を
行うことによりシステムダウンを防ぐという効果があ
る。
【００４４】図７は利用バス情報の一例としてアドレス
マップに特徴を持たせたものである。図３のアドレスマ
ップではアドレスの他に利用バス情報をバスセレクタ内
に持ち、どのバスを用いてスレーブリソースにアクセス
するかという判断をハードウェアで行っていたが、アド
レスの一部に上記利用バス情報を持たせてソフトウェア
で切り替える一実施例である。図７のアドレスマップ
は、図３のアドレスマップの最上位ビットに、１ビット
付加することにより利用バスを選択する例である。最上
位ビットが０の時はバス＃０…１００−０を、１の時は
バス＃１…１００−１を利用してバスアクセスを行う。
通常時は、図８のアドレスマップによりアクセスを行う
が、バス異常発生時には図９、１０に応じて使用するバ
スを切り替える。
マップに特徴を持たせたものである。図３のアドレスマ
ップではアドレスの他に利用バス情報をバスセレクタ内
に持ち、どのバスを用いてスレーブリソースにアクセス
するかという判断をハードウェアで行っていたが、アド
レスの一部に上記利用バス情報を持たせてソフトウェア
で切り替える一実施例である。図７のアドレスマップ
は、図３のアドレスマップの最上位ビットに、１ビット
付加することにより利用バスを選択する例である。最上
位ビットが０の時はバス＃０…１００−０を、１の時は
バス＃１…１００−１を利用してバスアクセスを行う。
通常時は、図８のアドレスマップによりアクセスを行う
が、バス異常発生時には図９、１０に応じて使用するバ
スを切り替える。
【００４５】上記のようにアドレスマップで利用バスを
選択することにより、ソフトウェアで利用バスを切り替
えるという効果がある。
選択することにより、ソフトウェアで利用バスを切り替
えるという効果がある。
【００４６】図１１は、上記バスアービター＃０…１０
２−０、バスアービター＃１…１０２−１にバス利用頻
度検知手段を設け、バスマスタとなりうる各リソースに
伝える機能を設けた実施例である。
２−０、バスアービター＃１…１０２−１にバス利用頻
度検知手段を設け、バスマスタとなりうる各リソースに
伝える機能を設けた実施例である。
【００４７】上記バスマスタとなりうる各リソースのバ
スセレクタでは、利用バス情報に従いスレーブとなるリ
ソースをどちらのバスからアクセスするか判断してい
る。ここで、メモリユニット＃０…１０４へのアクセス
が頻繁に行われ、常にバス＃０…１０２−０が使用され
てしまい、もう一方のバスの利用頻度が少ない状態の
時、Ｉ／Ｏユニット＃０…１０６へのアクセスがしにく
いという問題が発生する。
スセレクタでは、利用バス情報に従いスレーブとなるリ
ソースをどちらのバスからアクセスするか判断してい
る。ここで、メモリユニット＃０…１０４へのアクセス
が頻繁に行われ、常にバス＃０…１０２−０が使用され
てしまい、もう一方のバスの利用頻度が少ない状態の
時、Ｉ／Ｏユニット＃０…１０６へのアクセスがしにく
いという問題が発生する。
【００４８】上記のように一方のバスで負荷が増加した
場合、上記バスアービター＃０…１０２−０、上記バス
アービター＃１…１０２−１に設けたバス利用頻度検知
手段よりバスマスタとなりうる各リソースにバス利用頻
度情報が伝えられ、例えば、Ｉ／Ｏユニット＃０…１０
６へのアクセスは、バス＃０…１００−０を使用すると
いう利用バス情報をもう一方のバス（バス＃１…１００
−１）を使用するように変更する。これは図６、７のよ
うな簡単な回路で実現してもよく、また、図７、８、
９、１０のようにアドレスマップを用いてハードウェ
ア、ソフトウェアで変更しても良い。
場合、上記バスアービター＃０…１０２−０、上記バス
アービター＃１…１０２−１に設けたバス利用頻度検知
手段よりバスマスタとなりうる各リソースにバス利用頻
度情報が伝えられ、例えば、Ｉ／Ｏユニット＃０…１０
６へのアクセスは、バス＃０…１００−０を使用すると
いう利用バス情報をもう一方のバス（バス＃１…１００
−１）を使用するように変更する。これは図６、７のよ
うな簡単な回路で実現してもよく、また、図７、８、
９、１０のようにアドレスマップを用いてハードウェ
ア、ソフトウェアで変更しても良い。
【００４９】本実施例によれば複数あるバスの負荷に不
均衡が生じた場合に、負荷の少ないバスを用いることに
より、バスシステムのスループットを向上するという効
果がある。
均衡が生じた場合に、負荷の少ないバスを用いることに
より、バスシステムのスループットを向上するという効
果がある。
【００５０】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下の効果を奏する。
ているので、以下の効果を奏する。
【００５１】複数のバスと、上記各バス上にそれぞれ対
応したバスアービターを有し、バス上に、１または複数
のＣＰＵ、メモリユニット、バスマスタとなりうるＩ／
Ｏユニット、スレーブとなるＩ／Ｏユニットなどのリソ
ースを有するシステムにおいて、リソースを全バスに直
結せず、１部のバスに接続し、バスマスタとなるリソー
ス内に、全てのスレーブとなるリソース中どのリソース
に対してアクセスの要求を出すかという情報と、スレー
ブとなるリソースが各々どのバスに接続されているかと
いう情報を持つことにより、バスマスタとなるリソース
においてバスコントローラはバスの数に対応する必要が
なく１つですみ、開路規模の増大を防ぐ効果がある。
応したバスアービターを有し、バス上に、１または複数
のＣＰＵ、メモリユニット、バスマスタとなりうるＩ／
Ｏユニット、スレーブとなるＩ／Ｏユニットなどのリソ
ースを有するシステムにおいて、リソースを全バスに直
結せず、１部のバスに接続し、バスマスタとなるリソー
ス内に、全てのスレーブとなるリソース中どのリソース
に対してアクセスの要求を出すかという情報と、スレー
ブとなるリソースが各々どのバスに接続されているかと
いう情報を持つことにより、バスマスタとなるリソース
においてバスコントローラはバスの数に対応する必要が
なく１つですみ、開路規模の増大を防ぐ効果がある。
【００５２】各バスのバスアービターにバス異常検出回
路を設け、各バスマスタと成りうるリソースにバス異常
検出情報を伝達することにより、どちらかのバスにおい
て、異常が発生した場合には、もう一方の正常に動作し
ているバスを用いて全リソースをアクセスすることが可
能であり、バス縮退を行うことによりシステムダウンを
防ぐという効果がある。
路を設け、各バスマスタと成りうるリソースにバス異常
検出情報を伝達することにより、どちらかのバスにおい
て、異常が発生した場合には、もう一方の正常に動作し
ているバスを用いて全リソースをアクセスすることが可
能であり、バス縮退を行うことによりシステムダウンを
防ぐという効果がある。
【００５３】各バスのバスアービターにバス状態検知回
路を設け、各バスマスタと成りうるリソースにバス状態
情報を伝達することにより、複数あるバスの負荷に不均
衡が生じた場合に、負荷の少ないバスを用いることによ
り、バスシステムのスループットを向上するという効果
がある。
路を設け、各バスマスタと成りうるリソースにバス状態
情報を伝達することにより、複数あるバスの負荷に不均
衡が生じた場合に、負荷の少ないバスを用いることによ
り、バスシステムのスループットを向上するという効果
がある。
【図１】本発明の一実施例を示す図である。
【図２】従来技術の構成図である。
【図３】実施例を構成する各リソースのアドレスマップ
を示す図である。
を示す図である。
【図４】バス異常情報により、バス縮退を行う一実施例
を示す図である。
を示す図である。
【図５】バスセレクタの一実施例を示す図である。
【図６】バスセレクタの動作真理値表を示す図である。
【図７】利用バス情報を含んだアドレスマップを示す図
である。
である。
【図８】通常時のアドレスマップを示す図である。
【図９】バス＃０異常によりバス縮退を行ったアドレス
マップを示す図である。
マップを示す図である。
【図１０】バス＃１異常によりバス縮退を行ったアドレ
スマップを示す図である。
スマップを示す図である。
【図１１】バス利用頻度により、利用バス情報再設定可
能なシステムの実施例を示す図である。
能なシステムの実施例を示す図である。
バス＃０…１００−０、 バス＃１…１００−１、 ＣＰＵ…１０１、 バスアービター＃０…１０２−０、 バスアービター＃１…１０２−１、 システム−Ａ…１０３−ａ、 システム−Ｂ…１０３−ｂ、 システム−Ｃ…１０３−ｃ、 メモリユニット＃０…１０４、 メモリユニット＃１…１０５、 Ｉ／Ｏユニット＃０…１０６、 Ｉ／Ｏユニット＃１…１０７、 ＩＰＬ−ＲＯＭ…１０８、 Ｂｕｓ ｅｘｃｈａｎｇｅｒ…１０８、 バス＃０…２００−０、 バス＃１…２００−１、 ＣＰＵ…２０１、 バスアービター＃０…２０２−０、 バスアービター＃１…２０２−１、 システム−Ａ…２０３−ａ、 システム−Ｂ…２０３−ｂ、 システム−Ｃ…２０３−ｃ、 メモリユニット＃０…２０４、 メモリユニット＃１…２０５、 Ｉ／Ｏユニット＃０…２０６、 Ｉ／Ｏユニット＃１…２０７、 ＩＰＬ−ＲＯＭ…２０８。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 敏彦 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 藤上 義弘 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内
Claims (8)
- 【請求項１】複数のバスと、上記各バス上にそれぞれ対
応したバスアービターを有し、バス上に、１または複数
のＣＰＵ、アドレス割付けの異なる１または複数のメモ
リユニット、バスマスタとなりうるＩ／Ｏユニット、及
びスレーブとなるＩ／Ｏユニットなどのリソースを有す
るシステムにおいて、上記全バスまたは一部のバスに接
続している第一のリソースと、上記全バス中１本のバス
に接続されている第二のリソースを有することを特徴と
する多重バスシステム。 - 【請求項２】請求項１の多重バスシステムにおいて、前
記第一のリソース中、バスマスタとなるリソースを複数
のバスに接続し、同一バスに接続されているスレーブと
なる前記第一のリソースまたはスレーブとなる前記第二
のリソースをアクセスすることを特徴とする多重バスシ
ステム。 - 【請求項３】請求項１の多重バスシステムにおいて、バ
スブリッジ以外でバスマスタとなる前記第一のリソース
を複数のバスに接続し、該バスマスタとなる第一のリソ
ースを用いて異なるバスに接続されているスレーブとな
る前記第一のリソース、またはスレーブとなる前記第二
のリソース間でデータ転送を行なうことを特徴とする多
重バスシステム。 - 【請求項４】請求項１の多重バスシステムにおいて、バ
スマスタとなる前記第二のリソースを全バス中ある１本
のバスに接続し、該バスマスタとなる前記第二のリソー
スから、同一バスに接続されているスレーブとなる前記
第一のリソース及びスレーブとなる前記第二のリソース
をアクセスすることを特徴とする多重バスシステム。 - 【請求項５】請求項１の多重バスシステムにおいて、バ
スマスタとなる前記第一のリソース及びバスマスタとな
る前記第二のリソース内に、スレーブとなる前記第一の
リソース及びスレーブとなる前記第二のリソースが各々
どのバスに接続されているかという情報を持つことを特
徴とする、多重バスシステム。 - 【請求項６】請求項５の多重バスシステムにおいて、バ
スマスタとなる前記第一のリソース及びバスマスタとな
る前記第二のリソースが、スレーブとなる前記第一のリ
ソース及びスレーブとなる前記第二のリソースを選択す
る方法として、アドレスマッピング時に予め利用バス情
報を付加し、バスマスタとなる前記第一のリソース及び
バスマスタとなる前記第二のリソースが、スレーブとな
る前記第一のリソース及びスレーブとなる前記第二のリ
ソースを選択し、該スレーブとなるリソースのアドレス
を指定した時に、利用バスを決定することを特徴とする
多重バスシステム。 - 【請求項７】請求項６の多重バスシステムにおいて、前
記各バスのバスアービターにバス異常検出回路を設け、
バスマスタとなる前記第一のリソース及びバスマスタと
なる前記第二のリソースにバス異常検出情報を伝達し、
スレーブとなる前記第一のリソース及びスレーブとなる
前記第二のリソース中、異常が発生したバスに接続され
ているリソースを他のバスに再接続することを特徴とす
る多重バスシステム。 - 【請求項８】請求項６の多重バスシステムにおいて、前
記各バスのバスアービターにバス状態検知回路を設け、
バスマスタとなる前記第一のリソース及びバスマスタと
なる前記第二のリソースにバス状態情報を伝達し、アド
レスマッピング時に予め指定した前記利用バス情報を該
バス状態情報により、スレーブとなる前記第一のリソー
ス及びスレーブとなる前記第二のリソース中、一部のバ
スに接続した１以上のリソースを他のバスに再接続する
ことを特徴とする多重バスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203441A JPH0652097A (ja) | 1992-07-30 | 1992-07-30 | 多重バスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203441A JPH0652097A (ja) | 1992-07-30 | 1992-07-30 | 多重バスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652097A true JPH0652097A (ja) | 1994-02-25 |
Family
ID=16474163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4203441A Pending JPH0652097A (ja) | 1992-07-30 | 1992-07-30 | 多重バスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004038A (ja) * | 2004-06-16 | 2006-01-05 | Murata Mach Ltd | データ転送制御装置 |
| JP2013544001A (ja) * | 2010-10-20 | 2013-12-09 | クアルコム，インコーポレイテッド | バスデバイスのヘルス情報に基づく通信バス上のバストランザクションのアービトレーションおよび関連する電力管理 |
-
1992
- 1992-07-30 JP JP4203441A patent/JPH0652097A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004038A (ja) * | 2004-06-16 | 2006-01-05 | Murata Mach Ltd | データ転送制御装置 |
| JP2013544001A (ja) * | 2010-10-20 | 2013-12-09 | クアルコム，インコーポレイテッド | バスデバイスのヘルス情報に基づく通信バス上のバストランザクションのアービトレーションおよび関連する電力管理 |
| US9064050B2 (en) | 2010-10-20 | 2015-06-23 | Qualcomm Incorporated | Arbitrating bus transactions on a communications bus based on bus device health information and related power management |
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