JPH0651983A - 命令バッファ回路制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、フェッチされた命令列を順次保持す
る複数の命令レジスタから構成される命令バッファ回路
を制御するための命令バッファ回路制御方式に関し、命
令バッファ回路とその周辺回路のハードウェア量の削減
を目的とする。 【構成】命令に付加される例外コードを管理する例外コ
ードレジスタ５と、例外コードの付加される命令の命令
レジスタ１上での展開位置を管理する例外命令カウンタ
６とを備え、命令レジスタ１に保持される先頭命令の展
開位置を管理する逐次命令カウンタ２の管理データと、
例外命令カウンタ６の管理データとの差分値から求まる
命令長と、命令実行パイプラインに投入される命令の命
令長との大小に従って、例外コードレジスタ５の管理す
る例外コードを命令実行パイプラインに投入するか否か
を制御していくように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュから読み出
されて命令実行パイプラインに投入されていく命令列を
一時的に保持する命令バッファ回路を制御するための命
令バッファ回路制御方式に関し、特に、命令バッファ回
路とその周辺回路とのハードウェア量の削減を実現でき
る命令バッファ回路制御方式に関する。

【０００２】情報処理装置で実行される各命令は、固有
のアルゴリズムを持っており、命令の実行に要するマシ
ンサイクル数は共通とは限らない。また、命令実行パイ
プライン上に存在する命令の間に、オペレーションソー
スの干渉がある場合には、先行命令のオペレーションが
終了するまでの間、後続命令のオペレーションはインタ
ロックされる。

【０００３】このように、ある命令が幾らのマシンサイ
クル数で命令実行パイプラインを抜けるかということ
は、その命令が命令実行パイプラインに投入され、オペ
コード、オペランドがデコードされるまで不明である。
一方、命令供給の遅れにより命令実行パイプラインに空
きステージを生じさせないために、主記憶上にあって命
令実行が予想される命令列に対しては、命令実行とは必
ずしも同期させずに命令フェッチが行われる。

【０００４】このように、命令実行の動作と命令供給の
動作とは同期しない。これから、この速度差を緩衝する
ために、命令バッファ回路が設けられて、複数回の命令
フェッチ動作に対応してフェッチされてくる命令列を保
持していく構成が採られている。この命令バッファ回路
とその周辺回路は、可能な限り少ないハードウェア量で
実装できる必要がある。

【０００５】

【従来の技術】命令フェッチ制御部は、命令実行パイプ
ラインでの命令実行とは必ずしも同期せずに、命令キャ
ッシュに命令フェッチ要求を発行し、命令バッファ回路
は、この命令フェッチ要求に応答して読み出されてくる
命令を受け取ると、一時的に保持する構成を採って、命
令実行の逐次性にのっとって、しかるべき命令を切り分
けて命令実行パイプラインに投入していく。

【０００６】図８に、この命令バッファ回路の構成と、
命令バッファ回路を制御するための周辺回路の構成を図
示する。この図の命令バッファ回路は、Ａ系列、Ｂ系
列、Ｃ系列という３系列から構成されており、各系列
は、複数回の命令フェッチに対応して読み出されてくる
命令列を保持すべく、命令キャッシュから読み出される
命令を入力とする複数の命令レジスタ１の直列接続から
構成される。ここでは、１回の命令フェッチ量が８バイ
トであることに対応して、８バイト単位の命令レジスタ
１を単位として、４個の命令レジスタ１の直列接続で構
成される命令バッファ回路を図示してある。

【０００７】この命令レジスタ１を制御するために、逐
次命令カウンタ２と、抽出回路３と、選択回路４とが具
備される。この逐次命令カウンタ２は、各系列対応に備
えられて、各系列の命令レジスタ１に保持される先頭命
令の展開位置を管理する。抽出回路３は、各系列対応に
備えられて、自系列の命令レジスタ１の保持データを入
力として、逐次命令カウンタ２の指す命令レジスタ１の
命令を抽出する。選択回路４は、全系列に共通に備えら
れて、３系列の抽出回路３の出力データを入力として、
指定されるセレクト信号に従って、抽出回路３の抽出す
る命令を選択出力する。

【０００８】図９に、抽出回路３の詳細な回路構成を図
示する。図中のａはセレクタを表している。この図で
は、逐次命令カウンタ２が、命令レジスタ１の“０９”
を先頭命令の展開位置として管理（先頭のカウンタ値は
バリッドビット）して、抽出回路３が、その位置から、
６バイトの命令を抽出する例を示してある。

【０００９】ここで、命令バッファ回路を複数系列で構
成するのは、分岐命令の分岐成立確定以前に、分岐先命
令列のフェッチを開始できるようにするためであり、そ
して、分岐予測を行って分岐先命令列の先取りをすると
きに、分岐成立確定以前に、分岐予測した分岐先命令列
のフェッチを開始できるようにするためである。具体的
には、１つの系列が、現在命令実行パイプラインで実行
されている命令シーケンスの後続命令列フェッチのため
に使用され、残りの系列が、分岐命令のように、現在の
命令シーケンスを変更する命令に対応して、分岐先命令
列をフェッチするために使用されることになる。

【００１０】一方、主記憶上のある命令のフェッチ動作
の過程で発生してマシンが認識した事象を、その命令の
実行時に、再びマシンに認識させマシンの状態遷移を引
き起こしたい場合がある。例えば、主記憶のある命令を
フェッチする過程で発生したアクセス例外は、その命令
の実行時に、マシンにより認識されて、しかるべきプロ
グラム割込を引き起こす。また、回路やプログラムのデ
バックのために、チェックポイントを設けることのでき
るマシンでは、チェックポイントとして定められた命令
のフェッチ時に、その命令にチェックポイントを表示す
るコードが付けられ、アクセス例外と同様に、その命令
の実行時に、マシンにより認識されて、しかるべきプロ
グラム割込を引き起こす。

【００１１】従来の命令バッファ回路では、このような
アクセス例外やチェックポイントコード（以下、例外コ
ードと称する）を格納するレジスタを、図８で説明した
命令レジスタ１と同様な構成に従って備えるとともに、
これに対応させて図８の抽出回路３と同様な構成の回路
を備える構成を採って、この例外コードを命令レジスタ
１に格納される命令本体と同様なハンドリングに従っ
て、命令実行パイプラインに投入していくという構成を
採っていた。この構成に従い、例外コードは命令本体と
一体化して命令バッファ回路をシフトし、逐次命令カウ
ンタ１により示される番地の例外コードは、命令本体と
一緒に命令実行パイプラインに投入されて、命令実行パ
イプラインで例外処理を引き起こすことになる。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、命令バッファ回路のハードウェア量
が大きくなるとともに、その周辺回路のハードウェア量
も大きくなるというという問題点があった。そして、周
辺回路のハードウェア量が増加することで、遅延時間が
増大してしまうという問題点もあったのである。

【００１３】本発明はかかる事情に鑑みてなされたもの
であって、キャッシュから読み出されて命令実行パイプ
ラインに投入されていく命令列を一時的に保持するため
に用意される命令バッファ回路と、その周辺回路とのハ
ードウェア量の削減を実現できる新たな命令バッファ回
路制御方式の提供を目的とする。

【００１４】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１００は命令キャッシュ、２００は
命令実行パイプラインである。

【００１５】１は図８でも説明した命令バッファ回路を
構成する命令レジスタである。この命令レジスタ１は複
数直列に接続され、命令キャッシュ１００から読み出さ
れる命令を入力として、この命令を順次シフトしつつ保
持していく。ここで、説明の便宜上、命令レジスタ１の
アドレスは、命令キャッシュ１００に接続する方を大と
する。

【００１６】２は図８でも説明した逐次命令カウンタで
ある。この逐次命令カウンタ２は、命令レジスタ１に命
令が保持されているか否かを表示するバリッドビットを
管理するとともに、命令レジスタ１に保持される先頭命
令の展開位置を計数値に従って管理する。この管理処理
のために、逐次命令カウンタ２は、命令キャッシュ１０
０から命令がフェッチされると、命令レジスタ１内で命
令が一斉にシフトすることになるので、そのシフト量に
合わせて計数値をディクリメントするとともに、命令実
行パイプライン２００から次命令の提示要求があると、
それに応じて命令が命令実行パイプライン２００に投入
されていくので、その投入される命令の命令長分インク
リメントする。

【００１７】３は図８でも説明した抽出回路である。こ
の抽出回路３は、命令レジスタ１の保持する命令を入力
として、逐次命令カウンタ２の指す命令レジスタ１の命
令を選択して命令実行パイプライン２００に投入する。

【００１８】５は本発明に特徴的な例外コードレジスタ
である。この例外コードレジスタ５は、命令キャッシュ
１００からフェッチされる命令に付加されている例外コ
ードを保持する。

【００１９】６は本発明に特徴的な例外命令カウンタで
ある。この例外命令カウンタ６は、命令レジスタ１に保
持されている命令の中に例外コードの付加される命令が
保持されているか否かを表示するバリッドビットを管理
するとともに、例外コードの付加先となる命令部分の命
令レジスタ１上での展開位置を計数値に従って管理す
る。この管理処理のために、例外命令カウンタ６は、例
外コードの付加される命令が命令レジスタ１上に展開さ
れているときには、命令キャッシュ１００から命令がフ
ェッチされると、命令レジスタ１内で命令が一斉にシフ
トすることになるので、そのシフト量に合わせて計数値
をディクリメントする。ここで、例外コードの付加され
る命令は決まっているものであることから、命令実行パ
イプライン２００から次命令の提示要求があっても、そ
の計数値をインクリメントすることはない。

【００２０】７は本発明に特徴的な例外コード制御回路
である。この例外コード制御回路７は、逐次命令カウン
タ２の計数値と、例外命令カウンタ６の計数値と、命令
実行パイプライン２００に投入される命令の命令長とか
ら、例外コードレジスタ５の管理する例外コードを命令
実行パイプライン２００に投入するか否かを制御する。

【００２１】

【作用】本発明では、例外コードレジスタ５が、命令レ
ジスタ１に保持される命令の持つ例外コードを管理し、
例外命令カウンタ６が、この例外コードの付加先となる
命令部分の命令レジスタ１上での展開位置を管理すると
きにあって、例外コード制御回路７は、例外命令カウン
タ６の管理する計数値と、逐次命令カウンタ２の管理す
る計数値との差分値から求まる命令長（命令レジスタ１
のアドレスの振り方が逆になるときには、逐次命令カウ
ンタ２の管理する計数値と、例外命令カウンタ６の管理
する計数値との差分値から求まる命令長となる）が、命
令実行パイプライン２００に投入される命令の命令長よ
りも大きいときには、命令実行パイプライン２００に投
入される命令は例外コードを持たない命令であるので、
例外コードレジスタ５の管理する例外コードを命令実行
パイプライン２００に投入しないよう制御する。

【００２２】一方、逐次命令カウンタ２の管理する計数
値と、例外命令カウンタ６の管理する計数値との差分値
から求まる命令長が、命令実行パイプライン２００に投
入される命令の命令長よりも小さいときには、命令実行
パイプライン２００に投入される命令は例外コードを持
つ命令であるので、例外コードレジスタ５の管理する例
外コードを命令実行パイプライン２００に投入するよう
制御する。

【００２３】このように、本発明では、例外コードレジ
スタ５と、例外命令カウンタ６と、例外コード制御回路
７という小さなハードウェア量でもって、例外コードを
命令実行パイプライン２００に投入していけるようにな
るのである。

【００２４】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明の一実施例を図示する。図中、図１
で説明したものと同じものについては同一の記号で示し
てある。ここで、この実施例では、Ａ系列、Ｂ系列、Ｃ
系列という３系列から構成される命令バッファ回路を想
定しており、１回の命令フェッチ量が８バイトであるこ
とに対応して、各命令レジスタ１は８バイトを持ち、４
回分の命令フェッチ量を保持可能にすべく４個の命令レ
ジスタ１の直列接続により構成されるもので開示してあ
る。

【００２５】また、説明の便宜上、図中に示すように、
Ａ系列で説明するならば、命令キャッシュ１００からフ
ェッチされる命令を入力とする命令レジスタ１をＩＢＲ
Ａ３、このＩＢＲＡ３に直列接続する命令レジスタ１を
ＩＢＲＡ２、このＩＢＲＡ２に直列接続する命令レジス
タ１をＩＢＲＡ１、このＩＢＲＡ１に直列接続する命令
レジスタ１をＩＢＲＡ０で表すとともに、図９に示した
ように、ＩＢＲＡ０のアドレスを“００”から“０
３”、ＩＢＲＡ１のアドレスを“０４”から“０７”、
ＩＢＲＡ２のアドレスを“０８”から“０Ｂ”、ＩＢＲ
Ａ３のアドレスを“０Ｃ”から“０Ｆ”と定義する。

【００２６】３００は命令提示制御部であって、どの系
列から命令を読み出して命令実行パイプライン２００に
投入するかを指示する投入指示信号を出力するととも
に、命令レジスタ１の保持する命令を低アドレス側の命
令レジスタ１にシフトすることを指示するバブルアップ
信号を出力するもの、８は命令提示制御部３００に対応
付けて備えられるデコーダであって、命令提示制御部３
００の出力する投入指示信号の示す系列番号をデコード
するものである。

【００２７】９は逐次命令カウンタ２に対応付けて備え
られるデコーダであって、命令提示制御部３００が自系
列についてのバブルアップ信号を出力するときに“−
４”を出力するもの、１０は例外命令カウンタ６に対応
付けて備えられるデコーダであって、命令提示制御部３
００が自系列についてのバブルアップ信号を出力すると
きに“−４”を出力するもの、１１はＡＮＤ回路であっ
て、命令実行パイプライン２００が次命令提示要求を発
行するときに、デコーダ８の出力信号が自系列を表示し
ているときには、逐次命令カウンタ２に対して更新信号
を出力するものである。

【００２８】１２は逐次命令カウンタ２に対応付けて備
えられる加算器であって、命令提示制御部３００がバブ
ルアップ信号を出力するときに、逐次命令カウンタ２の
計数値と、デコーダ９の出力する“−４”とを加算し
て、逐次命令カウンタ２の計数値をこの加算値に更新す
るとともに、ＡＮＤ回路１１が更新信号を出力するとき
に、逐次命令カウンタ２の計数値と、命令実行パイプラ
イン２００に投入されることになる命令の命令長（後述
するデコーダ１８が出力してくる）とを加算して、逐次
命令カウンタ２の計数値をこの加算値に更新するもので
ある。

【００２９】１３は例外命令カウンタ６に対応付けて備
えられる加算器であって、命令提示制御部３００がバブ
ルアップ信号を出力するときに、例外命令カウンタ６の
計数値と、デコーダ１０の出力する“−４”とを加算し
て、例外命令カウンタ６の計数値をこの加算値に更新す
るものである。

【００３０】ここで、加算器１２，１３が、“−４”を
加算して逐次命令カウンタ２／例外命令カウンタ６の計
数値を更新していくのは、上述のように、８バイトの命
令レジスタ１に“４”単位のアドレスを割り付けている
ことに対応して、命令のフェッチ処理に従って、命令レ
ジスタ１上に保持される命令の展開アドレスが“４”分
低アドレス側にシフトするので、その分計数値を低アド
レス側にシフトさせていくことにその理由がある。ま
た、加算器１２が、投入命令長を加算して逐次命令カウ
ンタ２の計数値を更新していくのは、命令の投入処理に
従って、命令レジスタ１上に保持される先頭命令の展開
アドレスが投入命令長分高アドレス側にシフトするの
で、その分計数値を高アドレス側にシフトさせていくこ
とにその理由がある。

【００３１】１４は命令ステージであって、抽出回路３
の出力する命令を命令実行パイプライン２００に投入す
べく保持するもの、１５は例外ステージであって、例外
コードレジスタ５の保持する例外コードを読み出して命
令実行パイプライン２００に投入すべく保持するもので
ある。命令レジスタ１に保持される先頭命令が、この命
令ステージ１４に保持されるものであることから、逐次
命令カウンタ２は、この命令ステージ１４に保持される
命令の命令レジスタ１上の展開アドレスを管理すること
になる。

【００３２】１６は各系列の命令ステージ１４の出力信
号を入力とする選択回路であって、デコーダ８の出力信
号の指す系列の命令ステージ１４を選択して、その命令
ステージ１４の保持する命令を命令実行パイプライン２
００に投入するもの、１７は各系列の例外ステージ１５
の出力信号を入力とする選択回路であって、デコーダ８
の出力信号の指す系列の例外ステージ１５を選択して、
その例外ステージ１５の保持する例外コードを命令実行
パイプライン２００に投入するものである。

【００３３】１８は命令ステージ１４に対応付けて備え
られるデコーダであって、命令ステージ１４に保持され
る命令の命令長をデコードするもの、１９は加算器であ
って、逐次命令カウンタ２の管理するアドレスと、デコ
ーダ１８の出力する命令長とを加算して、抽出回路３に
対して抽出処理実行のためのアドレス信号として与える
ものである。この加算器１９の出力するアドレス信号
は、次に命令レジスタ１から読み出す命令のアドレス情
報を表している。

【００３４】次に、このように構成される実施例の動作
処理について説明する。命令提示制御部３００は、図示
しない命令フェッチ制御部からフェッチ命令の転送要求
があると、格納先系列の命令レジスタ１、逐次命令カウ
ンタ２、例外命令カウンタ６、デコーダ９及びデコーダ
１０に対してバブルアップ信号を送出する。このバブル
アップ信号を受け取ると、命令レジスタ１は、保持して
いる命令列を低アドレス側の命令レジスタ１に８バイト
分シフトする。そして、このシフト処理が終了すると、
命令キャッシュ１００から送られてくるフェッチ命令を
ＩＢＲＡ３に保持する。このとき、このフェッチ命令に
例外コードが付加されているときには、例外コードレジ
スタ５は、その例外コードを保持するとともに、例外命
令カウンタ６は、その例外コードの付加先の命令部分の
展開アドレスを登録する。

【００３５】そして、命令提示制御部３００からバブル
アップ信号を受け取ると、デコーダ９は、“−４”を出
力し、この出力とバブルアップ信号の出力とを受けて、
加算器１２は、８バイト分低アドレス側にシフトした命
令レジスタ１上の先頭命令の展開アドレスを出力してく
るので、逐次命令カウンタ２は、バブルアップ信号を受
け取るときに、この加算器１２の更新値を受け取ること
で、命令レジスタ１上に保持される先頭命令の展開アド
レスの更新を実行する。

【００３６】この処理と同様に、命令提示制御部３００
からバブルアップ信号を受け取ると、デコーダ１０は、
“−４”を出力し、この出力とバブルアップ信号の出力
とを受けて、加算器１３は、８バイト分低アドレス側に
シフトした例外コードの付加先となる命令部分の命令レ
ジスタ１上での展開アドレスを出力してくるので、逐次
命令カウンタ２は、バブルアップ信号を受け取るとき
に、この加算器１２の更新値を受け取ることで、例外コ
ードの付加先となる命令部分の命令レジスタ１上での展
開アドレスの更新を実行する。

【００３７】一方、命令提示制御部３００は、命令実行
パイプライン２００から命令の投入指示があると、デコ
ーダ８を介して、選択回路１６，１７に対して投入命令
の系列番号を通知するとともに、ＡＮＤ回路１１を介し
て、逐次命令カウンタ２に対して更新信号を送出する。
この更新信号とデコーダ１８の出力する命令長とを受け
て、加算器１２は、投入命令長分高アドレス側にシフト
した命令レジスタ１上の先頭命令の展開アドレスを出力
してくるので、逐次命令カウンタ２は、更新信号を受け
取るときに、この加算器１２の更新値を受け取ること
で、命令レジスタ１上に保持される先頭命令の展開アド
レスの更新を実行する。

【００３８】このようにして、逐次命令カウンタ２は、
命令レジスタ１上に保持される先頭命令の展開アドレス
を管理し、例外命令カウンタ６は、例外コードの付加先
となる命令部分の命令レジスタ１上での展開アドレスを
管理することになる。

【００３９】この管理処理が実行されるときにあって、
抽出回路３は、命令ステージ１４の保持する命令が選択
回路１６の選択処理に従って選択されて命令実行パイプ
ライン２００に投入されると、デコーダ１９の出力する
次アドレス情報に従って、次に命令実行パイプライン２
００に投入されることになる命令を命令レジスタ１から
抽出して命令ステージにセットしていく。このセット処
理に続いて、逐次命令カウンタ２は、ＡＮＤ回路１１の
出力する更新信号に従って計数値を更新することで、命
令ステージ１４にセットされた命令の命令レジスタ上の
展開アドレスの管理処理に入る。

【００４０】このように動作していくときにあって、例
外コード制御回路７は、例外命令カウンタ６の管理する
例外コードの付加される命令部分の展開アドレスと、逐
次命令カウンタ２の管理する先頭命令の展開アドレスと
の差分値より求まる命令長が、命令ステージ１４にセッ
トされている命令の命令長よりも大きいときには、例外
ステージ１５に対してラッチ信号を送出しないよう処理
する。これにより、命令ステージ１４にセットされる命
令が命令実行パイプライン２００に投入されていくとき
に、この命令には、例外コードが付加されないよう制御
される。

【００４１】一方、例外命令カウンタ６の管理する例外
コードの付加される命令部分の展開アドレスと、逐次命
令カウンタ２の管理する先頭命令の展開アドレスとの差
分値より求まる命令長が、命令ステージ１４にセットさ
れている命令の命令長よりも小さいときには、例外ステ
ージ１５に対してラッチ信号を送出することで、例外コ
ードレジスタ５の保持する例外コードを例外ステージ１
５にセットしていくよう処理する。これにより、命令ス
テージ１４にセットされる命令が命令実行パイプライン
２００に投入されていくときに、この命令には、例外コ
ードが付加されていくよう制御される。

【００４２】図３ないし図５に従って、この例外コード
制御回路７の制御処理について具体的に説明する。図３
に示すように、命令レジスタ１のアドレス“０３”に先
頭命令の命令１が保持され、これに続いて、命令レジス
タ１のアドレス“０６”に命令２が保持され、これに続
いて、命令レジスタ１のアドレス“０９”に保持され、
かつアドレス“０Ａ”に例外コードの付加される命令３
が保持され、これに対応して、命令ステージ１４に命令
１がセットされている場合を想定する。このとき、逐次
命令カウンタ２は、バリッドビットを除くと、命令１の
展開アドレス“００１１”を管理し、例外命令カウンタ
６は、バリッドビットを除くと、例外コードの展開アド
レス“１０１０”を管理する。

【００４３】このときには、例外命令カウンタ６の管理
する例外コードの付加される命令部分の展開アドレス
と、逐次命令カウンタ２の管理する先頭命令の展開アド
レスとの差分値より求まる命令長は“７”であり、一
方、命令実行パイプライン２００に投入される命令１の
命令長は“３”であるので、例外コードレジスタ５に保
持される例外コードは、この命令１に対してのものでは
ない。これから、例外コード制御回路７は、例外ステー
ジ１５に例外コードをセットしていかないよう制御す
る。この制御処理に従って、命令１のみが命令実行パイ
プライン２００に投入されることになる。

【００４４】命令１が命令実行パイプライン２００に投
入されると、今度は、命令ステージ１４に命令２がセッ
トされるとともに、図４に示すように、逐次命令カウン
タ２は、バリッドビットを除くと、命令２の展開アドレ
ス“０１１０”を管理し、例外命令カウンタ６は、バリ
ッドビットを除くと、例外コードの展開アドレス“１０
１０”を管理する。

【００４５】このときには、例外命令カウンタ６の管理
する例外コードの付加される命令部分の展開アドレス
と、逐次命令カウンタ２の管理する先頭命令の展開アド
レスとの差分値より求まる命令長は“４”であり、一
方、命令実行パイプライン２００に投入される命令１の
命令長は“３”であるので、例外コードレジスタ５に保
持される例外コードは、この命令２に対してのものでは
ない。これから、例外コード制御回路７は、例外ステー
ジ１５に例外コードをセットしていかないよう制御す
る。この制御処理に従って、命令２のみが命令実行パイ
プライン２００に投入されることになる。

【００４６】命令２が命令実行パイプライン２００に投
入されると、今度は、命令ステージ１４に命令３がセッ
トされるとともに、図５に示すように、逐次命令カウン
タ２は、バリッドビットを除くと、命令３の展開アドレ
ス“１００１”を管理し、例外命令カウンタ６は、バリ
ッドビットを除くと、例外コードの展開アドレス“１０
１０”を管理する。

【００４７】このときには、例外命令カウンタ６の管理
する例外コードの付加される命令部分の展開アドレス
と、逐次命令カウンタ２の管理する先頭命令の展開アド
レスとの差分値より求まる命令長は“１”であり、一
方、命令実行パイプライン２００に投入される命令３の
命令長は“３”であるので、例外コードレジスタ５に保
持される例外コードは、この命令３に対してのものであ
る。これから、例外コード制御回路７は、例外ステージ
１５に例外コードをセットしていくよう制御する。この
制御処理に従って、命令３と例外コードとが命令実行パ
イプライン２００に投入されることになる。

【００４８】このようにして、本発明では、例外コード
の保持機構に関しては、命令レジスタ１のようなレジス
タ手段を直列接続する必要はなく、ただ単に、例外コー
ドレジスタ５を備えるだけで足りる。また、例外コード
の命令実行パイプライン２００への投入機構に関して
は、抽出回路３のような複雑な回路を用意する必要はな
く、簡単な回路構成で実現できる例外コード制御回路７
を用意すれば足りるのである。

【００４９】次に、図６に従って、例外命令カウンタ６
がセットされるタイミングについて説明する。図中のＩ
−ＩＴ−ＩＢ−ＩＲのパイプラインは、命令キャッシュ
１００と上述の命令バッファ回路との間に設置される命
令フェッチパイプラインを表している。

【００５０】命令フェッチ制御部は、記憶制御部（上述
の命令キャッシュ１００を制御するもの）が命令フェッ
チ要求を受付可能な状態であることを確認すると、記憶
制御部に対して命令フェッチ要求を発行し、命令フェッ
チパイプラインを起動する。これにより、命令フェッチ
パイプラインは、Ｉステージに入る。このＩステージで
は、命令フェッチ要求が有効であることを示すリクエス
トバリッドや、命令フェッチ要求を出した系列を表示す
るリクエストＩＤ等を受け取って、これらのタグを以降
のステージに流していく。

【００５１】Ｉステージに続くＩＴステージの所で、記
憶制御部はＴＬＢを索引する。そして、ＩＴステージに
続くＩＢステージの所で、記憶制御部は、ＴＬＢの索引
により得られた実アドレスを用いて命令キャッシュ１０
０を検索してフェッチデータを得て、このフェッチデー
タとクロックイネーブルとを命令フェッチパイプライン
に送出してくるので、これを受け取る。

【００５２】ＩＢステージに続くＩＲステージに遷移し
た時点で、命令フェッチパイプラインは、命令レジスタ
１にフェッチデータをセットする。このステージで、記
憶制御部がステイタスバリッド信号を送出してきた場
合、フェッチ要求元の命令フェッチ制御部は、フェッチ
データが有効であることを知る。フェッチデータの有効
性が確認できると、命令バッファ回路は、命令実行パイ
プライン２００へ命令を投入して、命令実行パイプライ
ンの最初のステージを有効にする。

【００５３】以上の１つの命令フェッチ動作の過程にお
いて、記憶域へのアクセスに関して何らかの例外が発生
した場合には、例外事象がコード化され、ＩＲステージ
において記憶制御部から送られてくる。例外発生が確認
されると、例外命令カウンタ６のバリッドビットがセッ
トされるとともに、その命令の命令レジスタ１上でのア
ドレス位置がセットされる。

【００５４】このようにして、例外命令カウンタ６はセ
ットされることになる。次に、図７に従って、例外命令
カウンタ６のバリッドビットがリセットされるタイミン
グについて説明する。図中のＩ−ＩＴ−ＩＢ−ＩＲのパ
イプラインは命令フェッチパイプライン、Ｄ−Ａ−Ｔ−
Ｂ−Ｅ−Ｗは命令実行パイプライン２００を表してい
る。

【００５５】図７（ｂ）に示すように、主記憶上の“０
１００”番地から連続する命令ストリームＡの命令列に
対して命令フェッチが行われているとする。この命令ス
トリームＡのフェッチには、例えば、上述の命令バッフ
ァ回路のＡ系列が使用される。この命令ストリームＡに
あって、“０１２４”番地の命令は分岐命令Ａである。

【００５６】命令ストリームＡに対する連続的な命令フ
ェッチ要求の送出が行われる過程で、図７（ａ）のに
示すＴステージで、分岐命令Ａに対する命令フェッチが
行われると、分岐命令Ａのアドレスが命令フェッチパイ
プラインをタグとなって流れる際に、分岐履歴等から分
岐命令Ａの分岐先命令アドレスが得られ、図７（ｂ）に
示すように、この分岐先命令列に対して命令フェッチが
開始される。この分岐先命令の命令ストリームＢには、
例えば、上述の命令バッファ回路のＢ系列が使用され
る。

【００５７】分岐先命令列フェッチにおいて例外が検出
され、図７（ａ）のに示すＲステージで、Ｂ系列に対
して例外コードが送られ、Ｂ系列の例外命令カウンタ６
のバリッドビットがセットされる。図７（ａ）のに示
すように、命令実行パイプライン２００のあるステージ
で、分岐命令Ａの分岐の不成立が確定するとする。分岐
不成立が確定すると、命令ストリームＢは実行されない
ことが分かるので、図７（ａ）のに示すように、命令
ストリームＢに使用されていたＢ系列に対してキャンセ
ル信号が送出される。このキャンセル信号に従って、Ｂ
系列の例外命令カウンタ６のバリッドがリセットされ
る。

【００５８】このようにして、例外命令カウンタ６はリ
セットされることになる。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
キャッシュから読み出されて命令実行パイプラインに投
入されていく命令列を一時的に保持する命令バッファ回
路にあって、命令に付加される例外コードについては、
従来技術の必要とした複雑な保持機構や複雑な抽出機構
を備える必要がないことから、命令バッファ回路とその
周辺回路とのハードウェア量を大幅に削減できるように
なる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例である。

【図３】実施例の動作処理の説明図である。

【図４】実施例の動作処理の説明図である。

【図５】実施例の動作処理の説明図である。

【図６】例外命令カウンタのセットタイミングの説明図
である。

【図７】例外命令カウンタのリセットタイミングの説明
図である。

【図８】命令バッファ回路の説明図である。

【図９】抽出回路の説明図である。

【符号の説明】

１ 命令レジスタ ２ 逐次命令カウンタ ３ 抽出回路 ５ 例外コードレジスタ ６ 例外命令カウンタ ７ 例外コード制御回路 １００ 命令キャッシュ ２００ 命令実行パイプライン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フェッチされた命令列を順次保持する複
   数の命令レジスタ(1) から構成される命令バッファ回路
   と、該命令レジスタ(1) に保持される先頭命令の展開位
   置を管理する逐次命令カウンタ(2) とを備えて、命令実
   行パイプライン(200) に対して、先頭命令からの順番に
   従って該命令バッファ回路の保持する命令を投入してい
   く構成を採る命令バッファ回路制御方式において、 命令に付加される例外コードを管理する例外コードレジ
   スタ(5) と、 上記例外コードの付加先となる命令部分の命令レジスタ
   (1) 上での展開位置を管理する例外命令カウンタ(6) と
   を備え、 上記逐次命令カウンタ(2) の管理データと上記例外命令
   カウンタ(6) の管理データとの差分値から求まる命令長
   と、命令実行パイプライン(200) に投入される命令の命
   令長との大小に従って、上記例外コードレジスタ(5) の
   管理する例外コードを命令実行パイプライン(200) に投
   入するか否かを制御していくよう処理することを、 特徴とする命令バッファ回路制御方式。
2. 【請求項２】 請求項１記載の命令バッファ回路制御方
   式において、 逐次命令カウンタ(2) の管理データと例外命令カウンタ
   (6) の管理データとの差分値から求まる命令長が、命令
   実行パイプライン(200) に投入される命令の命令長より
   も大きいときには、例外コードを命令実行パイプライン
   (200) に投入しないよう制御し、一方、小さいときに
   は、例外コードを命令実行パイプライン(200) に投入す
   るよう制御することを、 特徴とする命令バッファ回路制御方式。
3. 【請求項３】 請求項１又は２記載の命令バッファ回路
   制御方式において、 命令バッファ回路が複数の系列に対応して複数備えら
   れ、これに対応して逐次命令カウンタ(2) が各系列対応
   に備えられるときにあって、例外コードレジスタ(5) 及
   び例外命令カウンタ(6) を各系列対応に備えるよう構成
   されることを、 特徴とする命令バッファ回路制御方式。