JPH0651956A - Difference absolute value cumulative adder circuit - Google Patents
Difference absolute value cumulative adder circuitInfo
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- JPH0651956A JPH0651956A JP5114997A JP11499793A JPH0651956A JP H0651956 A JPH0651956 A JP H0651956A JP 5114997 A JP5114997 A JP 5114997A JP 11499793 A JP11499793 A JP 11499793A JP H0651956 A JPH0651956 A JP H0651956A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、２つのデータの相関性
を求める場合などに用いられる差分絶対値累積加算回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential absolute value cumulative addition circuit used for obtaining a correlation between two data.
【０００２】[0002]
【従来の技術】従来、たとえば画像処理技術分野で、２
つの画像データのパターンマッチングなどを行う際に、
両画像データの相関性が求められる。画像データの相関
性は、２つの画像データにおける同一座標の画素データ
の差分の絶対値を各画素毎に求め、それらを累積加算す
ることによって求められる。たとえば、図７において、
画面Ａおよび画面Ｂで表す２つの画像データの相関性を
求める場合、（Ａ１−Ｂ１）、（Ａ２−Ｂ２）、（Ａ３
−Ｂ３）、…、（ＡＫ−ＢＫ）、…の絶対値をそれぞれ
順に求め、それらの差分絶対値を累積加算することによ
って、１つの相関性を表す値を求めることができる。Ａ
１〜ＡＫ，Ｂ１〜ＢＫは、各座標の画素データの階調の
値を表す。添字１〜Ｋを省略してＡおよびＢとし、画像
データとして総括的に示すことがある。このような演算
処理は、特に動画像符号化手法であるフレーム間の動き
ベクトル検出の必須技術である。2. Description of the Related Art Conventionally, for example, in the field of image processing technology, 2
When performing pattern matching of two image data,
Correlation between both image data is required. The correlation of the image data is obtained by obtaining the absolute value of the difference between the pixel data of the same coordinates in the two image data for each pixel and cumulatively adding them. For example, in FIG.
When obtaining the correlation between two image data represented by screen A and screen B, (A1-B1), (A2-B2), (A3
-B3), ..., (AK-BK), ... Absolute values are sequentially obtained, and the absolute values of the differences are cumulatively added to obtain a value representing one correlation. A
1 to AK and B1 to BK represent gradation values of pixel data at each coordinate. The subscripts 1 to K may be omitted and designated as A and B, which may be collectively shown as image data. Such arithmetic processing is an essential technique for motion vector detection between frames, which is a moving image coding method.
【０００３】ここで、従来の差分絶対値累積加算回路の
構成を図８に示す。図８において、Ａ１，Ａ２，…，Ａ
Ｎは、それぞれｉビットから成るＮ個の第１のデータで
あり、これはたとえば図７に示した画面Ａの画像データ
のうちＡ１〜ＡＮのＮ個の画素データに相当する。ま
た、図８において、Ｂ１，Ｂ２，…，ＢＮはそれぞれｉ
ビットから成るＮ個の第２のデータであり、これは図７
に示した画面Ｂの画像データのうちＢ１〜ＢＮのＮ個の
画素データに相当する。ここで、一般にＮ＜Ｋである。
また、図８において、差分絶対値演算器１１はＡ１−Ｂ
１の絶対値を求め、差分絶対値演算器１２はＡ２−Ｂ２
の絶対値を求め、差分絶対値演算器１ＮはＡＮ−ＢＮの
絶対値を求める。多入力加算器２は、Ｎ個の差分絶対値
演算器１１，１２，…，１Ｎの出力を全て加算する。加
算器３は、多入力加算器２の加算結果をアキュームレー
タ４に一時格納し、次の多入力加算器２の加算結果が入
力されると、その加算結果をアキュームレータ４の値に
対し加算する。このようにして、加算器３は、多入力加
算器２の演算結果を累積加算することができる。したが
って、以上のような回路を用いて、画面Ａおよび画面Ｂ
の画像データの変化に伴い、画素データＡ１，Ａ２，
…，ＡＮおよび画素データＢ１，Ｂ２，…，ＢＮを順次
入力することによって、加算器３は、差分絶対値累積加
算結果を求めることができる。FIG. 8 shows the configuration of a conventional differential absolute value cumulative addition circuit. In FIG. 8, A1, A2, ..., A
N is N first data each consisting of i bits, which corresponds to N pixel data A1 to AN among the image data of the screen A shown in FIG. 7, for example. Further, in FIG. 8, B1, B2, ..., BN are i
It is N second data consisting of bits, which is shown in FIG.
It corresponds to N pixel data B1 to BN of the image data of the screen B shown in FIG. Here, generally N <K.
Further, in FIG. 8, the absolute difference calculator 11 is A1-B.
1, the absolute value of the difference is calculated by A2-B2.
The absolute value of the difference is calculated, and the difference absolute value calculator 1N calculates the absolute value of AN-BN. The multi-input adder 2 adds all the outputs of the N absolute difference value calculators 11, 12, ..., 1N. The adder 3 temporarily stores the addition result of the multi-input adder 2 in the accumulator 4, and when the addition result of the next multi-input adder 2 is input, the addition result is added to the value of the accumulator 4. In this way, the adder 3 can cumulatively add the calculation results of the multi-input adder 2. Therefore, using the circuit as described above, the screen A and the screen B are
Of the pixel data A1, A2,
, AN and pixel data B1, B2, ..., BN are sequentially input, the adder 3 can obtain the difference absolute value cumulative addition result.
【０００４】次に、図８に示した差分絶対値演算器１
１，１２，…，１Ｎの異なる２つの構成例を図９および
図１０に示す。ｉビット減算器５は、Ａ−Ｂの減算を行
う減算器であり、ｉビット反転器６は、ｉビット減算器
５から出力されるｉビットの減算結果の各ビットを反転
する反転器（インバータ）である。このｉビット反転器
６と、＋１インクリメンタ７とによって「２の補数」を
求める。セレクタ８は、減算器５の減算結果が正（符号
＝０）のとき、減算器５の減算結果をそのまま出力し、
減算結果が負（符号＝１）の場合には、減算結果の「２
の補数」を出力する。このことによって、Ａ−Ｂの絶対
値を求める。Next, the absolute difference value calculator 1 shown in FIG.
9 and 10 show two different configuration examples of 1, 12, ..., 1N. The i-bit subtractor 5 is a subtractor that performs a subtraction of AB, and the i-bit inverter 6 is an inverter (inverter) that inverts each bit of the i-bit subtraction result output from the i-bit subtractor 5. ). The "2's complement" is obtained by the i-bit inverter 6 and the +1 incrementer 7. When the subtraction result of the subtractor 5 is positive (sign = 0), the selector 8 outputs the subtraction result of the subtractor 5 as it is,
If the subtraction result is negative (sign = 1), the subtraction result “2
Is output. By this, the absolute value of AB is obtained.
【０００５】図１０において、減算器５はＡ−Ｂの減算
を行い、減算器９はＢ−Ａの減算を行う。セレクタ８
は、減算器５の減算結果が正（符号＝０）のとき、減算
器５の減算結果をそのまま出力し、減算器５の減算結果
が負（符号＝１）のときには、減算器９の減算結果が正
になるまで減算器９の減算結果を出力する。このことに
よって、Ａ−Ｂの絶対値を求める。In FIG. 10, the subtractor 5 subtracts AB, and the subtractor 9 subtracts BA. Selector 8
When the subtraction result of the subtractor 5 is positive (sign = 0), the subtraction result of the subtractor 5 is output as it is, and when the subtraction result of the subtractor 5 is negative (sign = 1), the subtraction of the subtractor 9 is performed. The subtraction result of the subtractor 9 is output until the result becomes positive. By this, the absolute value of AB is obtained.
【０００６】図１１は、図９および図１０に示した差分
絶対値演算器の減算器５および減算器９の回路構成例を
示す。減算器５および減算器９は、ｉ個の加算器（フル
アダー、略称「ＦＡ」）２１〜２ｉで構成され、各加算
器２１〜２ｉでキャリーが発生したとき、キャリーが発
生した加算器のキャリー出力端子Ｃから上位ビットの加
算器のキャリー入力端子Ｃ０へキャリーが出力される。
加算器２１〜２ｉの入力端子Ｕには、被減数である入力
データａ１１〜ａ１ｉが入力され、入力端子Ｖには減数
である入力データｂ１１〜ｂ１ｉの値が反転（「１」の
とき「０」になり、「０」のとき「１」になる。）され
て入力され、最下位ビットのキャリー入力端子Ｃ０には
１が入力され、入力データｂ１１〜ｂ１ｉの反転した値
に１が加算される。したがって、入力データａ１１〜ａ
１ｉと入力データｂ１１〜ｂ１ｉの「２の補数」とが加
算されるので、すなわち入力データａ１１〜ａ１ｉと入
力データｂ１１〜ｂ１ｉとの減算が行われる。減算した
結果、加算器２１〜２ｉの出力端子Ｓおよび最上位ビッ
トの加算器２ｉのキャリー出力端子から減算値Ｓ１〜Ｓ
ｉおよびキャリーＣｉが出力される。減算結果が正のと
き、キャリーＣｉは１になり、負の場合はキャリーＣｉ
は０になるので、このキャリーＣｉによって符号を判断
することができる。FIG. 11 shows an example of the circuit configuration of the subtracter 5 and the subtractor 9 of the difference absolute value calculator shown in FIGS. 9 and 10. The subtractor 5 and the subtractor 9 are composed of i adders (full adders, abbreviated as “FA”) 21 to 2i, and when a carry occurs in each of the adders 21 to 2i, the carry of the adder in which the carry occurs The carry is output from the output terminal C to the carry input terminal C0 of the adder for the upper bits.
Input data a11 to a1i, which are the minuends, are input to the input terminals U of the adders 21 to 2i, and the values of the input data b11 to b1i, which are the subtraction, are inverted to the input terminal V (when it is "1", "0" , And becomes "1" when it is "0".) Is input, 1 is input to the carry input terminal C0 of the least significant bit, and 1 is added to the inverted value of the input data b11 to b1i. . Therefore, the input data a11 to a
1i and the “two's complement” of the input data b11 to b1i are added, that is, the input data a11 to a1i and the input data b11 to b1i are subtracted. As a result of the subtraction, the subtracted values S1 to S from the output terminals S of the adders 21 to 2i and the carry output terminals of the most significant bit adder 2i.
i and carry Ci are output. The carry Ci is 1 when the subtraction result is positive, and the carry Ci is negative when the result is negative.
Becomes 0, the code can be judged by this carry Ci.
【０００７】図１２は、図９に示した差分絶対値演算器
の＋１インクリメンタ７の回路構成例を示す。＋１イン
クリメンタ７は、ｉ個の加算器（フルアダー、略称「Ｆ
Ａ」）３１〜３ｉから構成され、各加算器３１〜３ｉで
キャリーが発生したとき、キャリーの発生した加算器の
キャリー出力端子Ｃ０から上位ビットの加算を行う加算
器のキャリー入力端子Ｃへキャリーが出力される。加算
器３１〜３ｉの入力端子Ｕには、被加数である入力デー
タａ２１〜ａ２ｉが入力され、最下位ビットの加算器３
１の入力端子Ｖには、加数である１が入力され、その他
の上位ビット加算器３２〜３ｉの入力端子Ｖは０に固定
され、加算が行われる。加算した結果、ビット加算器３
１〜３ｉの出力端子Ｓおよび最上位ビット加算器３ｉの
キャリー端子Ｃから、加算値Ｓ１１〜Ｓ１ｉおよびキャ
リーＣ１ｉが出力される。最下位ビットの加算器３１の
キャリー入力端子Ｃ０の入力データは、０に固定され
る。FIG. 12 shows an example of the circuit configuration of the +1 incrementer 7 of the difference absolute value calculator shown in FIG. The +1 incrementer 7 includes i adders (full adder, abbreviated as “F”).
A ”) 31 to 3i, and when a carry occurs in each of the adders 31 to 3i, a carry is carried from the carry output terminal C0 of the adder in which the carry is generated to the carry input terminal C of the adder for performing the addition of the upper bit. Is output. Input data a21 to a2i, which are augends, are input to the input terminals U of the adders 31 to 3i, and the adder 3 of the least significant bit is input.
The adder 1 is input to the input terminal V of 1 and the input terminals V of the other high-order bit adders 32 to 3i are fixed to 0 and addition is performed. Bit adder 3 as a result of addition
The addition values S11 to S1i and the carry C1i are output from the output terminals S of 1 to 3i and the carry terminal C of the most significant bit adder 3i. The input data of the carry input terminal C0 of the adder 31 of the least significant bit is fixed at 0.
【０００８】図１３は、図８に示した多入力加算器２の
構成を示す。図１３において、第１ビット加算器４１、
第２ビット加算器４２、…、第ｉビット加算器４ｉはそ
れぞれ第１ビット、第２ビット、…、第ｉビットについ
て｜Ａ−Ｂ｜の加算を行う。｜Ａ−Ｂ｜ｉは、｜Ａ−Ｂ
｜の第ｉビット目の値を表す。ここで、第ｉビット加算
器４ｉ〜第１ビット加算器４１はそれぞれ入力数Ｎの多
入力加算器であり、たとえば第ｉビット加算器４ｉはＮ
個の差分絶対値演算器１１〜１Ｎから出力される各演算
結果の第ｉビットを加算し、第１ビット加算器はＮ個の
差分絶対値演算器１１〜１Ｎから出力される各演算結果
の第１ビットを加算する。FIG. 13 shows the configuration of the multi-input adder 2 shown in FIG. In FIG. 13, the first bit adder 41,
The second bit adder 42, ..., The i-th bit adder 4i add | AB | for the first bit, the second bit ,. | AB | i is | AB
Represents the value of the i-th bit of |. Here, each of the i-th bit adder 4i to the first-bit adder 41 is a multi-input adder having an input number N. For example, the i-th bit adder 4i is N
The i-th bit of each operation result output from each of the absolute difference value calculators 11 to 1N is added, and the first bit adder adds the i-th bit of each operation result output from the N difference absolute value calculators 11 to 1N. Add the first bit.
【０００９】このような多入力加算器としては、Wallac
e Tree 加算回路を用いることができる。ここで、たと
えば８入力の多入力加算器の構成例を図１４に示す。８
入力加算器５０は、８入力 Wallace Tree 加算回路５１
と、２入力の高速加算器（Carry Look Ahead 加算器）
５２とで構成され、８入力 Wallace Tree 加算回路５１
の回路図を図１５に示す。As such a multi-input adder, Wallac
An e Tree adder circuit can be used. Here, FIG. 14 shows a configuration example of a multi-input adder having, for example, 8 inputs. 8
The input adder 50 is an 8-input Wallace Tree adder circuit 51.
And 2-input high-speed adder (Carry Look Ahead adder)
8 input Wallace Tree adder circuit 51
FIG. 15 shows a circuit diagram of the above.
【００１０】８入力 Wallace Tree 加算回路５１は、第
１ビット加算器６１〜第８ビット加算器６８から構成さ
れ、第ｎ（ｎは１〜８の整数）ビット加算器では、第ｎ
ビットの入力データｄｎ１〜ｄｎ８が入力される。各ビ
ット加算器６１〜６８は、図１５で示されるように、基
本的には３入力の複数の加算器（略称「ＦＡ」）から構
成され、その加算器では入力データおよび下位ビット加
算器からのキャリー入力の加算を順次行い、キャリーが
発生すれば上位ビット加算器へ出力する。各ビット加算
器６１〜６８の加算器は、図１５で示されるように、ツ
リー状に配置され、順次入力数を減らしてゆき、最終的
には、各ビット加算器６１〜６８におけるキャリーＣ２
１〜２Ａと加算値Ｓ２１〜２Ａを算出し、出力する。こ
のようにして、各ビット加算器において、加算を行うこ
とによって、加算器の数を削減することができ、効率的
に加算を行うことができる。The 8-input Wallace Tree adder circuit 51 is composed of a first bit adder 61 to an eighth bit adder 68, and an nth (n is an integer of 1 to 8) bit adder is an nth bit adder.
Bit input data dn1 to dn8 are input. As shown in FIG. 15, each of the bit adders 61 to 68 is basically composed of a plurality of three-input adders (abbreviated as “FA”), and the adder includes input data and a lower bit adder. The carry inputs are sequentially added, and if a carry occurs, the carry input is output to the upper bit adder. The adders of the bit adders 61 to 68 are arranged in a tree shape as shown in FIG. 15, and the number of inputs is sequentially reduced, and finally, the carry C2 in each of the bit adders 61 to 68.
1-2A and addition value S21-2A are calculated and output. By thus performing addition in each bit adder, the number of adders can be reduced, and addition can be performed efficiently.
【００１１】たとえば、第４ビット加算器６４において
は、加算器７１は、入力データｄ４１〜ｄ４３の加算を
行い、加算器７２は、入力データｄ４４〜ｄ４６の加算
を行い、加算器７３は、入力データｄ４７，ｄ４８の加
算を行う。加算器７１〜７３は、入力データｄ４１〜ｄ
４８を加算した結果、その加算値Ｓを加算器７４，７５
へ出力し、キャリーＣを第５ビット加算器６５へ出力す
る。加算器７４は、第３ビット加算器６３から入力され
るキャリーＣと加算器７１から入力される加算値Ｓとの
加算を行い、加算器７５は第３ビット加算器６３からの
入力されるキャリーＣと加算器７２，７３から入力され
る加算値Ｓとの加算を行う。For example, in the fourth bit adder 64, the adder 71 adds input data d41 to d43, the adder 72 adds input data d44 to d46, and the adder 73 inputs The data d47 and d48 are added. The adders 71 to 73 input the input data d41 to d.
As a result of adding 48, the added value S is added to the adders 74 and 75.
And carry C to the fifth bit adder 65. The adder 74 adds the carry C input from the third bit adder 63 and the added value S input from the adder 71, and the adder 75 adds the carry C input from the third bit adder 63. C is added to the added value S input from the adders 72 and 73.
【００１２】加算器７４は、前述のデータを加算した結
果、その加算値Ｓを加算器７７へ出力し、キャリーＣを
第５ビット加算器６５へ出力する。加算器７５は、前述
のデータを加算した結果、その加算値Ｓを加算器７６へ
出力し、キャリーＣを第５ビット加算器６５へ出力す
る。加算器７６は、第３ビット加算器６３から入力され
るキャリーＣと加算器７５から入力される加算値Ｓとの
加算を行い、その加算値Ｓを加算器７７へ出力し、キャ
リーＣが発生すれば、第５ビット加算器６５へ出力す
る。加算器７７は、第３ビット加算器６３から入力され
るキャリーＣと、加算器７４および加算器７６から入力
される加算値Ｓとの加算を行い、第４ビットにおける加
算値Ｓ２４とキャリーＣ２４を出力する。また、第４ビ
ット加算器〜第７ビット加算器の回路構成は同一であ
る。As a result of adding the above-mentioned data, the adder 74 outputs the addition value S to the adder 77 and the carry C to the fifth bit adder 65. As a result of adding the above-mentioned data, the adder 75 outputs the addition value S to the adder 76 and the carry C to the fifth bit adder 65. The adder 76 adds the carry C input from the third bit adder 63 and the addition value S input from the adder 75, outputs the addition value S to the adder 77, and the carry C is generated. If it does, it outputs to the 5th bit adder 65. The adder 77 adds the carry C input from the third bit adder 63 and the addition value S input from the adders 74 and 76 to obtain the addition value S24 and the carry C24 at the fourth bit. Output. The circuit configurations of the fourth bit adder to the seventh bit adder are the same.
【００１３】このようにして、各ビット加算器において
加算を行うけれども、第８ビット加算器６８において発
生したキャリーＣについて順次そのキャリーＣの加算を
行い、加算器８１〜８３は、第９ビットの加算を行い、
加算器８４においては第１０ビットの加算を行う。次
に、第１ビット加算器６１〜第８ビット加算器６８の各
加算器で求めた加算値Ｓ２１〜Ｓ２ＡとキャリーＣ２１
〜Ｃ２Ａは、図８で示されるように、２入力の高速加算
器５２によって順次累積加算が行われ、最終的な加算値
を最大１１ビットで出力する。In this way, although the addition is performed in each bit adder, the carry C generated in the eighth bit adder 68 is sequentially added, and the adders 81 to 83 add the ninth bit. And add
The adder 84 adds the 10th bit. Next, the addition values S21 to S2A obtained by the adders of the first bit adder 61 to the eighth bit adder 68 and the carry C21.
8 to C2A, as shown in FIG. 8, the 2-input high-speed adder 52 sequentially performs cumulative addition, and outputs a final addition value with a maximum of 11 bits.
【００１４】図１３で示される多入力加算回路２におい
ても、図１５の８入力加算回路５０と同様な加算が行わ
れ、第１ビット加算器４１〜第ｉビット加算器４ｉの各
加算器で求まった加算値ＳとキャリーＣは、図６で示さ
れるように Carry LookAhead 加算器などの高速加算器
３０によって累積加算が行われ、最終的な多入力加算回
路２の加算結果｜Ａ−Ｂ｜を、加算器３へ出力すること
ができる。 CarryLook Ahead 加算器４０は、加数と被
加数の各ビット毎の加算を行うと同時に、キャリーの計
算を独立して行うことによって加算処理速度を向上させ
ている。Also in the multi-input adder circuit 2 shown in FIG. 13, the same addition as in the 8-input adder circuit 50 of FIG. 15 is performed, and each of the first bit adder 41 to the i-th bit adder 4i is added. The added value S and the carry C obtained are cumulatively added by a high-speed adder 30 such as a Carry LookAhead adder as shown in FIG. 6, and the final addition result | AB of the multi-input adder circuit 2 is obtained. Can be output to the adder 3. The CarryLook Ahead adder 40 improves the addition processing speed by performing addition of each bit of the addend and the augend and performing the carry calculation independently.
【００１５】[0015]
【発明が解決しようとする課題】このように、従来の差
分絶対値累積加算回路においては、差分絶対値演算器１
１〜１Ｎを図９のように構成した場合、入力データの各
ビット毎に加算器が必要なため、図１１で示されるよう
に、加算器の個数はｉビット減算器にｉ個、図１２で示
されるように＋１インクリメンタにｉ個で合計２ｉ個必
要であり、また図１０に示した構成にする場合にも、１
つのｉビット減算器にｉ個の加算器を設けるため、２つ
合わせて２ｉ個の加算器が必要となる。そのため、図８
に示したＮ個の差分絶対値演算器１１〜１Ｎが使用され
る差分絶対値累積加算回路においては、差分絶対値演算
部分についてだけでも２Ｎｉ個の加算器が必要となる。As described above, in the conventional difference absolute value cumulative addition circuit, the difference absolute value calculator 1 is used.
When 1 to 1N are configured as shown in FIG. 9, an adder is required for each bit of the input data. Therefore, as shown in FIG. 11, the number of adders is i for the i-bit subtractor, and FIG. As shown in FIG. 10, +1 incrementer requires i in total of 2i, and in the case of the configuration shown in FIG.
Since one i-bit subtractor is provided with i adders, a total of 2i adders are required. Therefore, FIG.
In the difference absolute value cumulative addition circuit in which the N difference absolute value calculators 11 to 1N shown in (1) are used, 2Ni adders are required even only for the difference absolute value calculation part.
【００１６】このように従来の差分絶対値累積加算回路
においては、多数の加算器を必要とするため、全体の回
路規模が大きくなり、入力データのデータ数および各デ
ータのビット数をあまり大きくできないという問題があ
った。As described above, in the conventional differential absolute value cumulative addition circuit, since a large number of adders are required, the overall circuit scale becomes large, and the data number of input data and the bit number of each data cannot be increased so much. There was a problem.
【００１７】本発明の目的は、加算器の必要個数を減少
させて、データ数および各データのビット数が同一であ
る場合には全体の回路規模を削減し、また同一回路規模
である場合には入力データ数またはビット数を増大でき
るようにした差分絶対値累積加算回路を提供することで
ある。An object of the present invention is to reduce the required number of adders, to reduce the overall circuit scale when the number of data and the number of bits of each data are the same, and to reduce the total circuit scale. Is to provide a difference absolute value cumulative addition circuit capable of increasing the number of input data or the number of bits.
【００１８】[0018]
【課題を解決するための手段】本発明は、それぞれｉビ
ットから成る２数の差分値を求めるｉビット減算器と、
前記ｉビット減算器からボロー出力がないとき前記ｉビ
ット減算器の減算結果をそのまま出力し、前記ｉビット
減算器からボロー出力があるとき前記ｉビット減算器の
減算結果をビット反転して出力するビット反転切換回路
とを含む複数の差分絶対値演算回路と、各差分絶対値演
算回路のボローを最下位ビットとして入力するととも
に、各差分絶対値演算回路の減算結果を加算する多入力
加算回路と、前記多入力加算回路の出力を累積加算する
累積加算回路とを含むことを特徴とする差分絶対値累積
加算回路である。SUMMARY OF THE INVENTION The present invention comprises an i-bit subtractor for determining two difference values each consisting of i-bits,
When there is no borrow output from the i-bit subtractor, the subtraction result of the i-bit subtractor is output as it is, and when there is borrow output from the i-bit subtractor, the subtraction result of the i-bit subtractor is bit-inverted and output. A plurality of differential absolute value arithmetic circuits including a bit inversion switching circuit, and a multi-input adder circuit that inputs the borrow of each differential absolute value arithmetic circuit as the least significant bit and adds the subtraction result of each differential absolute value arithmetic circuit And a cumulative addition circuit that cumulatively adds the outputs of the multi-input addition circuit.
【００１９】[0019]
【作用】本発明に従えば、差分絶対値累積加算回路は、
複数の差分絶対値演算回路と多入力加算回路および累積
加算回路から成る。各差分絶対値演算回路のｉビット減
算器は、それぞれｉビットから成る２数の差分値を求
め、ビット反転切換回路は、ｉビット減算器からボロー
出力がないときｉビット減算器の減算結果をそのまま出
力し、前記ボロー出力があるときｉビット減算器の減算
結果をビット反転して出力する。したがって、ボロー出
力がないときには、そのまま前記２数の差分絶対値が出
力され、ボロー出力があるときには、前記２数の差分値
の「１の補数」が出力されることになる。一方、多入力
加算回路が各差分絶対値演算回路のボローを最下位ビッ
トとして入力するとともに、各差分絶対値演算回路の演
算結果を加算する。差分絶対値演算回路からボローが出
力された場合には、その差分絶対値演算回路の演算結果
は２数の差分値の「１の補数」であるから、その最下位
ビットにボロー、すなわち１を加算することは、差分値
の「２の補数」とをとることに相当し、２数の差分絶対
値を加算した場合と等しくなる。なお、差分絶対値演算
回路からボロー出力がない場合には、最下位ビットに０
が加算されるだけであるから、正しく２数の差分絶対値
が加算されることになる。このようにして、多入力加算
回路は、それぞれ対をなす複数のデータについて、差分
絶対値の加算結果を求める。そして、累積加算回路は、
多入力加算回路の出力を累積加算することによって、差
分絶対値累積加算結果を求める。According to the present invention, the absolute difference cumulative addition circuit is
It is composed of a plurality of absolute difference value calculation circuits, a multi-input addition circuit, and a cumulative addition circuit. The i-bit subtractor of each difference absolute value calculation circuit obtains two difference values each consisting of i-bits, and the bit inversion switching circuit outputs the subtraction result of the i-bit subtractor when there is no borrow output from the i-bit subtractor. When the borrow output is present, the subtraction result of the i-bit subtractor is bit-inverted and output. Therefore, when there is no borrow output, the difference absolute value of the two numbers is output as it is, and when there is a borrow output, the “1's complement” of the difference value of the two numbers is output. On the other hand, the multi-input adder circuit inputs the borrow of each difference absolute value operation circuit as the least significant bit and adds the operation results of each difference absolute value operation circuit. When a borrow is output from the difference absolute value calculation circuit, the calculation result of the difference absolute value calculation circuit is the “1's complement” of the difference value between two numbers, so a borrow, that is, 1 is set to the least significant bit. Adding is equivalent to taking the “two's complement” of the difference value, and is equivalent to adding two difference absolute values. If there is no borrow output from the difference absolute value calculation circuit, the least significant bit is set to 0.
Is added, the two absolute difference values are correctly added. In this way, the multi-input addition circuit obtains the addition result of the absolute difference values for each of a plurality of pairs of data. And the cumulative addition circuit
The output of the multi-input adder circuit is cumulatively added to obtain the difference absolute value cumulative addition result.
【００２０】[0020]
【実施例】この発明の実施例である差分絶対値累積加算
回路の構成を図１に示す。図１において、Ｘ１，Ｘ２，
…，ＸＮは、それぞれｉビットから成るＮ個の第１の入
力データ、Ｙ１，Ｙ２，…，ＹＮは、それぞれｉビット
から成るＮ個の第２の入力データである。差分絶対値演
算器１０１，１０２，…，１０Ｎは、従来例として図８
に示した差分絶対値演算器１１，１２，…，１Ｎとは異
なり、後述するように、ボローとともに、２数の差分絶
対値または２数の差分値の「１の補数」を出力する。多
入力加算器１１２は、各差分絶対値演算器１０１，１０
２，…，１０Ｎから出力されるｉビットの減算結果を入
力して加算するとともに、各差分絶対値演算器１０１，
１０２，…，１０Ｎから出力されるボローｂ１，ｂ２，
…，ｂＮを、多入力加算器１１２の最下位ビット加算器
に入力して加算する。FIG. 1 shows the configuration of a differential absolute value cumulative addition circuit according to an embodiment of the present invention. In FIG. 1, X1, X2,
, XN are N first input data each consisting of i bits, and Y1, Y2, ..., YN are N second input data each consisting of i bits. The absolute difference calculators 101, 102, ..., 10N are shown in FIG.
Unlike the absolute difference value calculators 11, 12, ..., 1N shown in FIG. 1, as will be described later, it outputs two differential absolute values or “one's complement” of two differential values together with borrow. The multi-input adder 112 includes the difference absolute value calculators 101, 10
2, ..., 10N, the i-bit subtraction results are input and added, and the difference absolute value calculators 101,
102, ..., borrows b1, b2 output from 10N
, BN are input to the least significant bit adder of the multi-input adder 112 and added.
【００２１】加算器１１３は、多入力加算器１１２の加
算結果をアキュームレータ１１４に一時格納し、次の多
入力加算器１１２の加算結果が入力されると、その加算
結果をアキュームレータ１１４の値に対して加算する。
したがって、このような回路を用いて、第１入力データ
Ｘ１，Ｘ２，…，ＸＮ、第２入力データＹ１，Ｙ２，
…，ＹＮを順次入力することによって、加算器１１３
は、差分絶対値累積加算結果を求めることができる。第
１入力データＸ１〜ＸＮおよび第２入力データＹ１〜Ｙ
Ｎの添字１〜Ｎを省略して、ＸおよびＹとし、入力デー
タとして総括的に示すことがある。The adder 113 temporarily stores the addition result of the multi-input adder 112 in the accumulator 114. When the addition result of the next multi-input adder 112 is input, the addition result is compared with the value of the accumulator 114. And add.
Therefore, by using such a circuit, the first input data X1, X2, ..., XN and the second input data Y1, Y2,
, YN are sequentially input to adder 113
Can obtain the difference absolute value cumulative addition result. First input data X1 to XN and second input data Y1 to Y
The suffixes 1 to N of N may be omitted and designated as X and Y, which may be collectively shown as input data.
【００２２】図２は、図１に示した差分絶対値演算器１
０１〜１０Ｎの構成を示す。図２において、減算器１１
５はＸ−Ｙの演算を行う減算器で、ビット反転器（イン
バータ）１１６は減算器１１５から出力されるｉビット
の減算結果の各ビットを反転する。セレクタ１１８は、
減算器１１５の減算結果が正（ボローｂ＝０）であると
き、Ｘ−Ｙの値をそのまま出力し、減算器１１５の減算
結果が負（ボローｂ＝１）であるとき、ビット反転器１
１６によりビット反転された値すなわちＸ−Ｙの「１の
補数」をボローとともに出力する。ここでは、差分絶対
値演算器１０１〜１０Ｎの出力をまとめて｜Ｘ−Ｙ｜で
表す。FIG. 2 is a difference absolute value calculator 1 shown in FIG.
The structure of 01-10N is shown. In FIG. 2, the subtractor 11
Reference numeral 5 denotes a subtracter for performing an X-Y operation, and a bit inverter (inverter) 116 inverts each bit of the i-bit subtraction result output from the subtractor 115. The selector 118 is
When the subtraction result of the subtractor 115 is positive (borrow b = 0), the XY value is output as it is, and when the subtraction result of the subtractor 115 is negative (borrow b = 1), the bit inverter 1
The value bit-inverted by 16, that is, the "1's complement" of XY is output together with borrow. Here, the outputs of the absolute difference value calculators 101 to 10N are collectively represented by | X−Y |.
【００２３】図３は、図２に示した差分絶対値演算器の
減算器１１５の回路構成例を示す。減算器１１５は、ｉ
個の加算器（フルアダー、略称「ＦＡ」）１２１〜１２
ｉで構成され、各加算器１２１〜１２ｉでキャリーが発
生したとき、キャリーが発生した加算器のキャリー出力
端子Ｃから上位ビットの加算器のキャリー入力端子Ｃ０
へキャリーが出力される。加算器１２１〜１２ｉの入力
端子Ｕには、被減数である入力データｘ１１〜ｘ１ｉが
入力され、入力端子Ｖには減数である入力データｙ１１
〜ｙ１ｉの値が反転（「１」のとき「０」になり、
「０」のとき「１」になる。）されて入力される。最下
位ビットのキャリー入力端子Ｃ０には１が入力され、入
力データｙ１１〜ｙ１ｉの反転した値に１が加算され
る。したがって、入力データｘ１１〜ｘ１ｉと入力デー
タｙ１１〜ｙ１ｉの「２の補数」とが加算されるので、
すなわち入力データｘ１１〜ｘ１ｉと入力データｙ１１
〜ｙ１ｉとの減算が行われる。減算した結果、加算器１
２１〜１２ｉの出力端子Ｓおよび最上位ビットの加算器
１２ｉのキャリー出力端子から減算値Ｓ５１〜Ｓ５ｉお
よびキャリーＣ５ｉが出力される。減算結果が正のと
き、キャリーＣ５ｉは１になり、負の場合はキャリーＣ
５ｉは０になるので、このキャリーＣ５ｉによって符号
を判断することができる。FIG. 3 shows a circuit configuration example of the subtractor 115 of the difference absolute value calculator shown in FIG. The subtractor 115 uses i
Adders (full adder, abbreviated as “FA”) 121 to 12
i, and when a carry occurs in each of the adders 121 to 12i, the carry output terminal C of the adder in which the carry occurs to the carry input terminal C0 of the adder of the higher bit.
The carry is output. Input data x11 to x1i, which are the minuends, are input to the input terminals U of the adders 121 to 12i, and input data y11, which is the subtraction, are input to the input terminal V.
~ The value of y1i is inverted (when it is "1", it becomes "0",
When it is "0", it becomes "1". ) Is input. 1 is input to the carry input terminal C0 of the least significant bit, and 1 is added to the inverted value of the input data y11 to y1i. Therefore, since the input data x11 to x1i and the “two's complement” of the input data y11 to y1i are added,
That is, the input data x11 to x1i and the input data y11
~ Y1i is subtracted. Result of subtraction, adder 1
Subtracted values S51 to S5i and carry C5i are output from the output terminals S of 21 to 12i and the carry output terminal of the most significant bit adder 12i. The carry C5i becomes 1 when the subtraction result is positive, and the carry C5i when the subtraction result is negative.
Since 5i becomes 0, the code can be determined by this carry C5i.
【００２４】図４は、図１に示した多入力加算器１１２
の構成を示す。図４において、第１ビット加算器１３
１、第２ビット加算器１３２、…、第ｉビット加算器１
３ｉはそれぞれ第１ビット、第２ビット、…、第ｉビッ
トについて｜Ｘ−Ｙ｜の加算を行う。｜Ｘ−Ｙ｜ｉは、
｜Ｘ−Ｙ｜の第ｉビット目の値を示す。ここで、第ｉビ
ット加算器１３ｉ〜第２ビット加算器１３２はそれぞれ
入力数Ｎの多入力加算器であり、たとえば第ｉビット加
算器１３ｉはＮ個の差分絶対値演算器１０１〜１０Ｎか
ら出力される各演算結果の第ｉビットを加算し、第２ビ
ット加算器１３２はＮ個の差分絶対値演算器１０１〜１
０Ｎから出力される各演算結果の第２ビットを加算す
る。第１ビット加算器１３１は、入力数２Ｎの多入力加
算器であり、Ｎ個の差分絶対値演算器から出力される各
演算結果の第１ビットとともに、各差分絶対値演算器か
ら出力されるボローｂ１，ｂ２，…，ｂＮを加算する。FIG. 4 shows the multi-input adder 112 shown in FIG.
Shows the configuration of. In FIG. 4, the first bit adder 13
1, 2nd bit adder 132, ..., i-th bit adder 1
3i performs | X−Y | addition for the first bit, the second bit, ..., And the i-th bit, respectively. | X−Y | i is
The value of the i-th bit of | X−Y | is shown. Here, each of the i-th bit adder 13i to the second bit adder 132 is a multi-input adder having the number of inputs N. For example, the i-th bit adder 13i outputs from the N difference absolute value calculators 101 to 10N. The i-th bit of each calculated result is added, and the second bit adder 132 outputs N difference absolute value calculators 101 to 1
The second bit of each operation result output from 0N is added. The first bit adder 131 is a multi-input adder with 2N inputs, and is output from each difference absolute value calculator together with the first bit of each calculation result output from the N difference absolute value calculators. The borrows b1, b2, ..., BN are added.
【００２５】このように、多入力加算器１１２におい
て、差分絶対値演算回路１０１〜１０Ｎからボローが出
力されたとき、差分絶対値演算回路から出力される演算
結果の「１の補数」とともに、そのボローを加算してい
るので、演算結果の「２の補数」をとることに相当し、
演算結果の絶対値を得ることができる。In this way, in the multi-input adder 112, when the borrow is output from the difference absolute value operation circuits 101 to 10N, the operation result "1's complement" output from the difference absolute value operation circuit and its Since borrow is added, it is equivalent to taking the "2's complement" of the operation result,
The absolute value of the calculation result can be obtained.
【００２６】このような多入力加算器としては、Wallac
e Tree 加算回路を用いることができる。ここで、たと
えば８入力の多入力加算器の構成例を図５に示す。ただ
し、第１ビット加算器は、ボローが入力されるので、入
力データの数は１６である。８入力加算器１５０は、８
入力 Wallace Tree 加算回路１５１と、高速加算器（Ca
rry Look Ahead 加算器）１５２で構成され、８入力 Wa
llace Tree 加算回路１５１の回路図を図６に示す。As such a multi-input adder, Wallac
An e Tree adder circuit can be used. Here, for example, a configuration example of an 8-input multi-input adder is shown in FIG. However, since the borrow is input to the first bit adder, the number of input data is 16. The 8-input adder 150 has 8
Input Wallace Tree Adder circuit 151 and high-speed adder (Ca
rry Look Ahead adder) 152, 8 input Wa
A circuit diagram of the llace Tree adder circuit 151 is shown in FIG.
【００２７】８入力 Wallace Tree 加算回路１５１は、
第１ビット加算器１６１〜第８ビット加算器１６８から
構成され、第１ビット加算器を除く第ｎ（ｎは２〜８の
整数）ビット加算器では、第ｎビットの入力データｅｎ
１〜ｅｎ８が入力され、第１ビット加算器では入力デー
タｅ１１〜ｅ１８およびボローｂ１〜ｂ８が入力され
る。各ビット加算器は、図６で示されるように基本的に
は３入力の加算器（フルアダー、略称「ＦＡ」）で構成
され、各加算器では入力データおよび下位ビット加算器
から入力されるキャリーの加算を順次行い、キャリーが
発生すれば上位ビット加算器へ出力する。各ビット加算
器１６１〜１６８の加算器は、図６で示されるように、
ツリー状に配置され、順次入力数を減らしてゆき、最終
的には、各ビット加算器１６１〜１６８において、キャ
リーＣ６１〜６Ａと加算値Ｓ６１〜６Ａとを算出し、出
力する。このようにして、各ビット加算器１６１〜１６
８において、加算を行うことによって、加算器の数を削
減することができ、効率的に加算を行うことができる。The 8-input Wallace Tree adder circuit 151
In the n-th (n is an integer of 2 to 8) bit adder including the first bit adder 161 to the eighth bit adder 168, the n-th bit input data en
1 to en8 are input, and input data e11 to e18 and borrows b1 to b8 are input to the first bit adder. As shown in FIG. 6, each bit adder is basically composed of a three-input adder (full adder, abbreviated as “FA”), and each adder carries input data and a carry input from the lower bit adder. Are sequentially added, and if a carry occurs, it is output to the upper bit adder. The adders of the bit adders 161 to 168 are, as shown in FIG.
The bits are arranged in a tree shape and the number of inputs is sequentially reduced. Finally, in each bit adder 161-168, carry C61-6A and addition value S61-6A are calculated and output. In this way, each bit adder 161-16
In 8, the number of adders can be reduced by performing addition, and the addition can be performed efficiently.
【００２８】たとえば、第４ビット加算器１６４におい
ては、加算器１７１は、入力データｅ４１〜ｅ４３の加
算を行い、加算器１７２は、入力データｅ４４〜ｅ４７
の加算を行い、加算器１７３は、入力データｅ４７，ｅ
４８の加算を行う。加算器１７１〜１７３は、入力デー
タｅ４１〜ｅ４８を加算した結果、その加算値Ｓを加算
器１７４，１７５へ出力し、キャリーＣを第５ビット加
算器１６５へ出力する。加算器１７４は、第３ビット加
算器１６３から入力されるキャリーＣと加算器１７１か
ら入力される加算値Ｓとの加算を行い、加算器１７５
は、第３ビット加算器１６３から入力されるキャリーＣ
と加算器１７２および１７３から入力される加算値Ｓと
の加算を行う。For example, in the fourth bit adder 164, the adder 171 adds the input data e41 to e43, and the adder 172 inputs the input data e44 to e47.
Of the input data e47, e
Add 48. As a result of adding the input data e41 to e48, the adders 171 to 173 output the added value S to the adders 174 and 175 and the carry C to the fifth bit adder 165. The adder 174 adds the carry C input from the third bit adder 163 and the addition value S input from the adder 171, and adds the adder 175.
Is the carry C input from the third bit adder 163.
And the addition value S input from the adders 172 and 173 are added.
【００２９】加算器１７４は、前述のデータを加算した
結果、その加算値Ｓを加算器１７６へ出力し、キャリー
Ｃを第５ビット加算器１６５へ出力する。加算器１７５
は、前述のデータを加算した結果、その加算値Ｓを加算
器１７７へ出力し、キャリーＣを第５ビット加算器１６
５へ出力する。加算器１７６は、第３ビット加算器１６
３から入力されるキャリーＣと加算器１７４から入力さ
れる加算値Ｓとの加算を行い、その加算値Ｓを加算器１
７７へ出力し、キャリーＣが発生すれば、第５ビット加
算器１６５へ出力する。加算器１７７は、第３ビット加
算器１６５から入力されたキャリーＣと、加算器１７５
および加算器１７６から入力される加算値Ｓとの加算を
行い、第４ビットにおける加算値Ｓ６４とキャリーＣ６
４を出力する。また、第４ビット加算器〜第７ビット加
算器の回路構成は同一である。As a result of adding the above-mentioned data, the adder 174 outputs the addition value S to the adder 176 and the carry C to the fifth bit adder 165. Adder 175
Outputs the addition value S to the adder 177 as a result of adding the above-mentioned data, and the carry C to the fifth bit adder 16
Output to 5. The adder 176 is the third bit adder 16
Carry C input from 3 and addition value S input from adder 174 are added, and the addition value S is added to adder 1
When the carry C is generated, it is output to the fifth bit adder 165. The adder 177 adds the carry C input from the third bit adder 165 and the adder 175.
And the addition value S input from the adder 176 are added, and the addition value S64 and the carry C6 in the fourth bit are added.
4 is output. The circuit configurations of the fourth bit adder to the seventh bit adder are the same.
【００３０】このようにして、各ビット加算器１６１〜
１６８において加算を行うけれども、第８ビット加算器
においては、発生したキャリーＣについて順次そのキャ
リーＣの加算を行い、加算器１８１〜１８３において
は、第９ビットの加算を行い、加算器１８４において
は、第１０ビットの加算を行う。次に、第１ビット加算
器１６１〜第８ビット加算器１６８の各加算器で求めた
加算値Ｓ６１〜Ｓ６ＡとキャリーＣ６１〜Ｃ６Ａとは、
図４で示されるように、高速加算器１５２によって加算
が行われ、最終的な加算値を最大１１ビットで出力す
る。In this way, each bit adder 161 ...
Although addition is performed in 168, the carry C generated in the eighth bit adder is sequentially added in the carry C, the ninth bit is added in adders 181 to 183, and the adder 184 adds , The 10th bit is added. Next, the addition values S61 to S6A and the carrys C61 to C6A obtained by the adders of the first bit adder 161 to the eighth bit adder 168 are:
As shown in FIG. 4, the addition is performed by the high-speed adder 152, and the final addition value is output with 11 bits at maximum.
【００３１】また、第１ビット加算器１６１の入力デー
タの数は、図１５で示される従来の第１ビット加算器６
１に比べて、ボロー入力データｂ１〜ｂ８の増加分、す
なわち８入力多い。このボロー入力データｂ１〜ｂ８の
増加に伴い、第１ビット加算器１６１においては、加算
器１９１〜１９４が増加し、第２ビット加算器１６２に
おいては、加算器１９１〜１９４からキャリーＣが出力
され、その加算を行うために、加算器１９５，１９６が
増加し、合計６個の加算器が増加している。The number of input data of the first bit adder 161 is the same as that of the conventional first bit adder 6 shown in FIG.
Compared to 1, there is an increase of borrow input data b1 to b8, that is, there are eight more inputs. As the borrow input data b1 to b8 increase, the adders 191 to 194 increase in the first bit adder 161, and the carry C is output from the adders 191 to 194 in the second bit adder 162. In order to perform the addition, the number of adders 195 and 196 is increased, and the total of six adders is increased.
【００３２】多入力加算回路１１２においても、図６で
示される８入力加算回路１５０と同様な加算が行われ、
第１ビット加算器１３１〜第ｉビット加算器１３ｉの各
加算器で求まった加算値ＳとキャリーＣは、図４で示さ
れるように Carry LookAhead 加算器などの２入力の高
速加算器１３０によって累積加算が行われ、最終的な多
入力回路の加算結果｜Ｘ−Ｙ｜を、加算器１１３へ出力
することができる。 Carry Look Ahead 加算器は、加数
と被加数の各ビット毎の加算を行うと同時に、キャリー
の計算を独立して行うことによって加算処理速度を向上
させている。Also in the multi-input adder circuit 112, the same addition as in the 8-input adder circuit 150 shown in FIG. 6 is performed,
The addition value S and carry C obtained by the adders of the first bit adder 131 to the i-th bit adder 13i are accumulated by the 2-input high-speed adder 130 such as the Carry LookAhead adder as shown in FIG. The addition is performed, and the final addition result | X−Y | of the multi-input circuit can be output to the adder 113. The Carry Look Ahead adder improves the addition processing speed by performing the carry calculation independently while performing addition for each bit of the addend and the augend.
【００３３】図４に示した第ｉビット加算器１３ｉ、
…、第２ビット加算器１３２はそれぞれの入力数Ｎの W
allace Tree 加算回路で構成することができ、第１ビッ
ト加算器１３１は、入力数２Ｎの Wallace Tree 加算回
路で構成することができる。このように、Wallace Tree
加算回路は、加算器をツリー状に接続して、入力数を
増加させる回路であるため、入力数が１個増加する毎に
必要とされる加算器の数は１個以内に抑えられる。The i-th bit adder 13i shown in FIG.
..., the second bit adder 132 has W for each input number N
The first bit adder 131 can be configured by an allace Tree adder circuit, and the first bit adder 131 can be configured by a Wallace Tree adder circuit having 2N inputs. Like this, Wallace Tree
Since the adder circuit is a circuit in which adders are connected in a tree shape to increase the number of inputs, the number of adders required for each increase in the number of inputs can be suppressed to one or less.
【００３４】図１３に示される従来の差分絶対値累積加
算回路における多入力加算回路２に比較して、図１に示
す本発明の差分絶対値累積加算回路における多入力加算
器１１２の異なる点は、第１ビット加算器１３１の入力
数が、ボローｂ１〜ｂｎの入力が増加したため、入力数
がＮから２Ｎに増加したことである。また、それに伴
い、図６の構成例に示されるように、第１ビット加算器
１３１の加算器が増加し、その加算器から第２ビット加
算器１３２へキャリーＣが出力されるので、第２ビット
多入力加算器１３２において、そのキャリーＣを加算す
るための加算器が増加し、同様にしてさらに上位ビット
の多入力加算器の加算が増加する。この各ビット加算器
における増加した加算器の数の合計は、第１ビット加算
器１３１における入力数がＮ個増加した場合、約Ｎ個と
見積もることができる。Compared with the multi-input adder circuit 2 in the conventional differential absolute value cumulative addition circuit shown in FIG. 13, the multi-input adder 112 in the differential absolute value cumulative addition circuit shown in FIG. 1 is different. The input number of the first bit adder 131 is increased from N to 2N because the inputs of the borrows b1 to bn are increased. Further, along with this, as shown in the configuration example of FIG. 6, the number of adders of the first bit adder 131 increases, and the carry C is output from the adder to the second bit adder 132. In the bit multi-input adder 132, the number of adders for adding the carry C increases, and in the same manner, the number of additions in the high-bit multi-input adder increases. The total number of increased adders in each bit adder can be estimated to be about N when the number of inputs in the first bit adder 131 increases by N.
【００３５】また、図９に示した従来の差分絶対値演算
器に比較して、図２に示す本発明に係る差分絶対値演算
器の異なる点は、＋１インクリメンタ７が設けられてい
ないことである。したがって、従来の差分絶対値演算器
の＋１インクリメンタ７には、図１２に示すようにｉ個
の加算器が設けられ、図１１に示す差分絶対値累積加算
回路にはＮ個の差分絶対値演算器１１〜１Ｎが設けられ
ているので、従来の差分絶対値演算器は、本発明の差分
絶対値演算器に比較して、全体でＮｉ個の加算器が多く
設けられている。さらに、図１０に示した従来の差分絶
対値演算器の加算器数は、図２に示す本発明の差分絶対
値演算器の加算器数よりｉビット減算器９の加算器数
分、すなわちｉ個多く設けられている。したがって、図
１０に示した従来の差分絶対値演算器の加算器数は、本
発明の差分絶対値演算器の加算器数より差分絶対値累積
加算回路１０１〜１０Ｎ全体でＮｉ個多く設けられてい
る。Further, compared with the conventional difference absolute value calculator shown in FIG. 9, the difference between the difference absolute value calculator according to the present invention shown in FIG. 2 is that the +1 incrementer 7 is not provided. Is. Therefore, the +1 incrementer 7 of the conventional difference absolute value calculator is provided with i adders as shown in FIG. 12, and the difference absolute value cumulative addition circuit shown in FIG. 11 has N difference absolute values. Since the arithmetic units 11 to 1N are provided, the conventional differential absolute value arithmetic unit is provided with a larger number of Ni adders as a whole than the differential absolute value arithmetic unit of the present invention. Further, the number of adders of the conventional difference absolute value calculator shown in FIG. 10 is equal to the number of adders of the i-bit subtractor 9, that is, i, from the number of adders of the difference absolute value calculator of the present invention shown in FIG. Many are provided. Therefore, the number of adders of the conventional difference absolute value calculator shown in FIG. 10 is larger than the number of adders of the difference absolute value calculator of the present invention by Ni in the total difference absolute value cumulative addition circuits 101 to 10N. There is.
【００３６】以上のことから、本発明の差分絶対値累積
加算回路における加算器数は、差分絶対値演算器１０１
〜１０Ｎにおいては、従来の差分絶対値演算器１１〜１
Ｎに比べてＮｉ個少なく、多入力加算器１１２において
は、従来の多入力加算器２に比べてＮ個多いため、全体
においては従来の差分絶対値累積加算回路に比較して、
Ｎｉ−Ｎ＝（ｉ−１）Ｎ個少ない。これによって、本発
明の差分絶対値累積加算回路に要する加算器数は、従来
に比較して大幅に削減され、データ数Ｎが多い場合には
従来に比較して約１／２に削減されることになる。From the above, the number of adders in the difference absolute value cumulative addition circuit of the present invention is the difference absolute value calculator 101.
-10N, the conventional difference absolute value calculators 11 to 1
Compared to the conventional multi-input adder 2, the number of Ni is smaller than that of the conventional multi-input adder 2 by N, and thus the total number of inputs is larger than that of the conventional differential absolute value cumulative addition circuit.
Ni-N = (i-1) N is less. As a result, the number of adders required for the differential absolute value cumulative addition circuit of the present invention is significantly reduced as compared with the conventional one, and when the number of data N is large, it is reduced to approximately 1/2 as compared with the conventional one. It will be.
【００３７】[0037]
【発明の効果】以上のように本発明によれば、２数の差
分値を求める差分絶対値演算回路において、ボロー出力
があるとき、その演算結果の「１の補数」を多入力加算
器へ出力する。また、そのボローを多入力加算器の第１
ビット加算器に出力し、その演算結果における「２の補
数」化のための＋１の加算を後段の多入力の第１ビット
加算器において一括して行っている。As described above, according to the present invention, in the difference absolute value arithmetic circuit for obtaining the difference value of two numbers, when there is borrow output, the "1's complement" of the arithmetic result is sent to the multi-input adder. Output. In addition, the borrow is the first of the multi-input adder.
The result is output to the bit adder, and +1 is added to the operation result to make it a "2's complement" collectively in the multi-input first bit adder in the subsequent stage.
【００３８】したがって、差分絶対値演算に要する加算
器の数を大幅に削減し、全体の回路規模を大幅に縮小す
ることができる。また、同一回路規模であれば、入力デ
ータ数または各データのビット数を増大させることがで
きるようになる。Therefore, the number of adders required for the difference absolute value calculation can be greatly reduced, and the overall circuit scale can be greatly reduced. Moreover, if the circuit scale is the same, the number of input data or the number of bits of each data can be increased.
【図１】本発明の実施例である差分絶対値累積加算回路
の構成を示す図である。FIG. 1 is a diagram showing a configuration of a differential absolute value cumulative addition circuit that is an embodiment of the present invention.
【図２】図１における各差分絶対値演算器１０１〜１０
Ｎの構成を示す図である。FIG. 2 is a diagram showing respective difference absolute value calculators 101 to 10 in FIG.
It is a figure which shows the structure of N.
【図３】図２におけるｉビット減算器１１５の構成例を
示す図である。FIG. 3 is a diagram showing a configuration example of an i-bit subtractor 115 in FIG.
【図４】図２における多入力加算器１１２の構成を示す
図である。FIG. 4 is a diagram showing a configuration of a multi-input adder 112 in FIG.
【図５】図４における多入力加算器１１２の構成例を示
す図である。5 is a diagram showing a configuration example of a multi-input adder 112 in FIG.
【図６】図５における８入力 Wallace Tree 加算回路１
５１の回路図である。FIG. 6 is an 8-input Wallace Tree adder circuit 1 in FIG.
It is a circuit diagram of 51.
【図７】２つの画像データの相関性を求めるときの画像
データの例を示す図である。FIG. 7 is a diagram showing an example of image data when the correlation between two image data is obtained.
【図８】従来の差分絶対値累積加算回路の構成を示す図
である。FIG. 8 is a diagram showing a configuration of a conventional differential absolute value cumulative addition circuit.
【図９】図８における差分絶対値演算器１１〜１Ｎの構
成例を示す図である。9 is a diagram showing a configuration example of difference absolute value calculators 11 to 1N in FIG.
【図１０】図８における差分絶対値演算器１１〜１Ｎの
他の構成例を示す図である。10 is a diagram showing another configuration example of the absolute difference value calculators 11 to 1N in FIG.
【図１１】図９および図１０におけるｉビット減算器５
およびｉビット減算器９の構成例を示す図である。FIG. 11 is an i-bit subtractor 5 in FIGS. 9 and 10.
3 is a diagram showing a configuration example of an i-bit subtractor 9 and FIG.
【図１２】図９におけるインクリメンタ７の構成例を示
す図である。12 is a diagram showing a configuration example of an incrementer 7 in FIG.
【図１３】図８における多入力加算器２の構成を示す図
である。13 is a diagram showing a configuration of a multi-input adder 2 in FIG.
【図１４】図１３における多入力加算器２の構成例を示
す図である。14 is a diagram showing a configuration example of a multi-input adder 2 in FIG.
【図１５】図１４における８入力 Wallace Tree 加算回
路５５の回路図である。15 is a circuit diagram of an 8-input Wallace Tree adder circuit 55 in FIG.
１０１〜１０Ｎ 差分絶対値演算器 １１２ 多入力加算器 １１３ 加算器 １１４ アキュムレータ １１５ ｉビット減算器 １１６ インバータ １１８ セレクタ １２１〜１２ｉ フルアダー １３０ 高速加算器 １３１〜１３ｉ ビット加算器 １５１ ８入力 Wallace Tree 加算回路 １５２ 高速加算器 １６１〜１６８ ビット加算器 101-10N Difference absolute value calculator 112 Multi-input adder 113 Adder 114 Accumulator 115 i-bit subtractor 116 Inverter 118 Selector 121-12i Full adder 130 High-speed adder 131-13i-bit adder 151 8-input Wallace Tree Adder circuit 152 High-speed Adder 161-168 bit adder
Claims (1)
を求めるｉビット減算器と、前記ｉビット減算器からボ
ロー出力がないとき前記ｉビット減算器の減算結果をそ
のまま出力し、前記ｉビット減算器からボロー出力があ
るとき前記ｉビット減算器の減算結果をビット反転して
出力するビット反転切換回路とを含む複数の差分絶対値
減算回路と、 各差分絶対値減算回路のボローを最下位ビットとして入
力するとともに、各差分絶対値減算回路の減算結果を加
算する多入力加算回路と、 前記多入力加算回路の出力を累積加算する累積加算回路
とを含むことを特徴とする差分絶対値累積加算回路。1. An i-bit subtractor for obtaining a difference value of two numbers each consisting of i-bits, and a subtraction result of the i-bit subtractor is output as it is when there is no borrow output from the i-bit subtractor. When there is a borrow output from the subtractor, a plurality of difference absolute value subtraction circuits including a bit inversion switching circuit that bit-inverts and outputs the subtraction result of the i-bit subtractor; Difference absolute value accumulation, characterized in that it includes a multi-input addition circuit that inputs as a bit and adds the subtraction results of each difference absolute value subtraction circuit, and a cumulative addition circuit that cumulatively adds the outputs of the multi-input addition circuit. Adder circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114997A JPH0651956A (en) | 1992-06-01 | 1993-05-17 | Difference absolute value cumulative adder circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14048692 | 1992-06-01 | ||
| JP4-140486 | 1992-06-01 | ||
| JP5114997A JPH0651956A (en) | 1992-06-01 | 1993-05-17 | Difference absolute value cumulative adder circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651956A true JPH0651956A (en) | 1994-02-25 |
Family
ID=26453622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114997A Pending JPH0651956A (en) | 1992-06-01 | 1993-05-17 | Difference absolute value cumulative adder circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0651956A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0972236A4 (en) * | 1996-10-23 | 2000-04-12 | Zapex Technologies Inc | A sum of the absolute values generator |
| JP2011023013A (en) * | 2005-05-25 | 2011-02-03 | Qualcomm Inc | System and method of performing two's complement operations in digital signal processor |
-
1993
- 1993-05-17 JP JP5114997A patent/JPH0651956A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0972236A4 (en) * | 1996-10-23 | 2000-04-12 | Zapex Technologies Inc | A sum of the absolute values generator |
| JP2011023013A (en) * | 2005-05-25 | 2011-02-03 | Qualcomm Inc | System and method of performing two's complement operations in digital signal processor |
| US8234319B2 (en) | 2005-05-25 | 2012-07-31 | Qualcomm Incorporated | System and method of performing two's complement operations in a digital signal processor |
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