JPH0651016A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にダイナミックＲＡＭの加速試験モードにエントリー
するために、高電圧印加判定用として用いられる半導体
集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a semiconductor integrated circuit used for judging a high voltage application in order to enter an acceleration test mode of a dynamic RAM.
【０００２】[0002]
【従来の技術】近年、半導体集積回路においては、信頼
性の向上のために、外部から印加された電源電圧を内部
において降圧し、当該降圧電圧を内部電源電圧として用
いることが行われている。この種の半導体集積回路にお
いては、外部から印加された電源電圧が、或る一定値以
上に上昇すると、その外部電源電圧に依存しないで、或
る一定の電圧値が保持されるように考慮されている。し
かしながら、半導体集積回路により形成されるトランジ
スタのストレスを加速する加速試験時においては、当該
加速試験のために、推奨動作範囲を越える一定レベル以
上の高電圧が電源ピンに印加されると、内部電源電圧と
しては、外部電源電圧に依存して上昇するように構成さ
れる。従って、上記の加速試験モードにエントリーする
ためには、そのための高電圧印加判定回路を付加するこ
とが必要となる。2. Description of the Related Art In recent years, in semiconductor integrated circuits, in order to improve reliability, a power supply voltage applied from the outside is stepped down internally and the stepped down voltage is used as an internal power supply voltage. In this type of semiconductor integrated circuit, when the power supply voltage applied from the outside rises above a certain constant value, it is considered that a certain constant voltage value is maintained without depending on the external power supply voltage. ing. However, during the acceleration test for accelerating the stress of the transistor formed by the semiconductor integrated circuit, if a high voltage exceeding a certain level exceeding the recommended operating range is applied to the power supply pin for the acceleration test, the internal power supply is The voltage is configured to increase depending on the external power supply voltage. Therefore, in order to enter the above acceleration test mode, it is necessary to add a high voltage application determination circuit for that purpose.
【０００３】一例として図４に示される従来の高電圧印
加判定回路２６は、ＰＭＯＳトランジスタ２８、２９お
よびＮＭＯＳトランジスタ３０〜３２より成る比較回路
２７と、電源・接地間に直列に接続された二つの抵抗３
４（抵抗値Ｒ1 ）および３５（抵抗値Ｒ2 ）より成る分
圧回路３３と、インバータ３６とを備えて構成されてい
る。図４には図示されていない基準電圧発生回路におい
て生成される基準電圧ＶR は、ＮＭＯＳトランジスタ３
０のゲートに入力されるが、比較回路２７を形成するＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタはカレ
ントミラー回路を構成しており、比較回路２７より出力
され、インバータ３６により反転されて出力される出力
レベルＶO は、電源電圧をＶCCとして、次式により
“Ｈ”レベルまたは“Ｌ”レベルとなる。As an example, a conventional high voltage application determination circuit 26 shown in FIG. 4 includes a comparison circuit 27 including PMOS transistors 28 and 29 and NMOS transistors 30 to 32, and two comparison circuits 27 connected in series between a power supply and ground. Resistance 3
The voltage dividing circuit 33 includes 4 (resistance value R 1 ) and 35 (resistance value R 2 ) and an inverter 36. The reference voltage V R generated in the reference voltage generation circuit not shown in FIG.
P is input to the gate of 0 but forms the comparison circuit 27.
The MOS transistor and the NMOS transistor form a current mirror circuit, and the output level V O output from the comparison circuit 27 and inverted by the inverter 36 is “H” according to the following equation with the power supply voltage V CC. Level or "L" level.
【０００４】 ＶR ＞ＶCC・Ｒ2 ／（Ｒ1 ＋Ｒ2 ）のとき、 ＶO ＝“Ｌ”レベル …………(1) ＶR ＜ＶCC・Ｒ2 ／（Ｒ1 ＋Ｒ2 ）のとき、 ＶO ＝“Ｈ”レベル …………(2) また、図５には、電源電圧の入力レベルと、出力レベル
ＶO の関係が示されているが、この場合においては、Ｒ
1 ：Ｒ2 ＝３：４としている。なお、本従来例において
は、電源電圧ＶCCは外部より供給される電源電圧であ
り、電圧ＶR は内部降圧回路により生成されて、内部電
源電圧の基準となる基準電圧であり、出力レベルＶO が
“Ｌ”レベルの時には、内部電源電圧は基準電圧ＶR の
レベルと等しくなり、また、出力レベルＶO が“Ｈ”レ
ベルになると、半導体集積回路の内部は、トランジスタ
の加速試験モードとなり、内部電源電圧は、外部より供
給さえる電源電圧ＶCCに比例して上昇するようになる。
更に、加速試験モード時においては、通常よりも多くの
ワード線を同時に選択して加速率を向上させ、加速試験
時間を短縮させることも行われている。When V R > V CC · R 2 / (R 1 + R 2 ), V O = “L” level (1) V R <V CC · R 2 / (R 1 + R 2 ) Then, V O = “H” level (2) Further, FIG. 5 shows the relationship between the input level of the power supply voltage and the output level V O , but in this case, R
1 : R 2 = 3: 4. In this prior art example, the power supply voltage V CC is a power supply voltage supplied from the outside, the voltage V R is a reference voltage which is generated by the internal step-down circuit and serves as a reference of the internal power supply voltage, and the output level V When O is at the "L" level, the internal power supply voltage becomes equal to the level of the reference voltage V R , and when the output level V O becomes the "H" level, the inside of the semiconductor integrated circuit enters the transistor acceleration test mode. The internal power supply voltage rises in proportion to the power supply voltage V CC supplied from the outside.
Further, in the accelerated test mode, it is also practiced to select more word lines than usual to improve the acceleration rate and shorten the accelerated test time.
【０００５】また、最近のもう一つの動向として、外部
電源電圧を低電圧化する傾向が見られる。このように、
外部電源電圧が低電圧化されると、外部電源電圧を内部
で降圧する必要がなくなり、これにより、むしろ内部降
圧回路において定常的に流れる消費電流が削減される状
態となり、内部降圧電源を排除して、外部から供給され
る電源が直接内部回路の電源として用いられる。As another recent trend, there is a tendency to lower the external power supply voltage. in this way,
When the external power supply voltage is lowered, it is not necessary to step down the external power supply voltage internally, which rather reduces the consumption current that constantly flows in the internal step-down circuit, eliminating the internal step-down power supply. Thus, the power supplied from the outside is directly used as the power for the internal circuit.
【０００６】実際に、かかる半導体集積回路を製造する
場合には、内部降圧する製品と、内部降圧を行わない製
品とを同一チップで造り、後工程の組立ての方法により
振分けるという製造方法が良く行われている。或るボン
ディング・オプション・パッドに、例えば電源線をボン
ディングすれば、内部高圧回路が活性化され、ボンディ
ングをしなければ、内部降圧回路は非活性化されて、外
部電源が直接内部回路の電源として用いられることにな
る。増大する品種数に対して短期間に対応するために
は、この製造方法は特に有効である。また、外部電源電
圧を直接用いている定電圧の製品においては、内部降圧
回路が活性化されていないために、基準電圧ＶR は発生
されない。よって、加速試験モードにエントリーするこ
とはできないが、外部電源電圧が上昇されれば、その分
の内部回路の電源電圧も上昇するため、これを利用して
加速試験が行われる。In actuality, when manufacturing such a semiconductor integrated circuit, a manufacturing method in which a product whose internal voltage is reduced and a product which does not undergo internal voltage reduction are manufactured by the same chip and distributed by a method of assembling in a later process is preferable. Has been done. For example, if a power supply line is bonded to a certain bonding option pad, the internal high voltage circuit is activated, and if the bonding is not performed, the internal step-down circuit is deactivated and the external power source is directly used as the power source for the internal circuit. Will be used. This manufacturing method is particularly effective in responding to an increasing number of varieties in a short period of time. Further, in a constant voltage product that directly uses the external power supply voltage, the reference voltage V R is not generated because the internal voltage down converter is not activated. Therefore, although it is not possible to enter the acceleration test mode, if the external power supply voltage rises, the power supply voltage of the internal circuit also rises accordingly, so that the acceleration test is performed using this.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、内部降圧回路が非活性化され、外
部電源電圧を直接内部回路の電源とするように、後工程
において組立てした場合に、基準電圧ＶR が発生されな
いので、加速試験モードにエントリーすることができず
に、通常よりも多くのワード線を選択して、加速率を向
上させることができないという欠点がる。In the above-described conventional semiconductor integrated circuit, when the internal step-down circuit is inactivated and the external power supply voltage is directly used as the power source for the internal circuit, it is assembled in a later step, Since the reference voltage V R is not generated, the acceleration test mode cannot be entered, and it is not possible to select more word lines than usual and improve the acceleration rate.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体集積回路
は、ダイナミックＲＡＭの加速試験モードにエントリー
するために、高電圧印加判定用として用いられる半導体
集積回路において、外部より供給される電源電圧を分圧
して出力する第１の分圧回路と、前記分圧回路の出力電
圧を介して所定の異なるレベルの検出信号を出力するし
きい値回路とを少なくとも含む電源電圧検出回路と、外
部より供給される電源電圧を分圧して出力する第２の分
圧回路と、外部から供給される電源電圧を降圧して生成
されて当該外部電源電圧のレベルに依存しない基準電圧
レベルと前記第２の分圧回路の出力電圧のレベルとを比
較して、所定のレベル信号を出力する比較回路とを少な
くとも含む電源電圧判定回路と、前記外部電源電圧のレ
ベルが所定のレベル値以上に上昇したことを検知する方
法として、前記電源電圧検出回路の出力によるか、また
は前記電源電圧判定回路の出力によるかを切替える切替
手段と、を少なくとも備えて構成される。A semiconductor integrated circuit according to the present invention uses a power supply voltage supplied from the outside in a semiconductor integrated circuit used for judging high voltage application in order to enter an acceleration test mode of a dynamic RAM. A power supply voltage detection circuit including at least a first voltage dividing circuit for dividing and outputting, and a threshold voltage circuit for outputting a detection signal of a predetermined different level via the output voltage of the voltage dividing circuit; A second voltage divider circuit for dividing and outputting the generated power supply voltage, a reference voltage level generated by stepping down the power supply voltage supplied from the outside and independent of the level of the external power supply voltage, and the second voltage dividing circuit. A power supply voltage determination circuit that includes at least a comparison circuit that compares the output voltage level of the voltage circuit and outputs a predetermined level signal; and the level of the external power supply voltage that has a predetermined level. As a method for detecting that rises above the value configured the power supply or by the output of the voltage detection circuit, or a switching means for switching either by output of the power supply voltage determining circuit, at least comprising in the.
【０００９】なお、前記切替手段は、ドレインが前記電
源電圧検出回路の出力端に接続され、ソースが所定の加
速試験モード・エントリー信号の出力端に接続されて、
ゲートに所定のモード選択信号が入力される第１のＮＭ
ＯＳトランジスタと、入力端に前記モード選択信号が入
力されて、当該モード選択信号を反転して出力するイン
バータと、ドレインが前記第１のＮＭＯＳトランジスタ
のソースに接続され、ゲートが前記インバータの出力端
に接続されて、ソースが前記電源電圧判定回路の出力端
に接続される第２のＮＭＯＳトランジスタとにより構成
してもよく、また、第１のメーク接点が前記電源電圧検
出回路の出力端に接続され、第２のメーク接点が前記電
源電圧判定回路の出力端に接続されて、前記電源電圧検
出回路の出力または前記電源電圧判定回路の出力の何れ
かを選択して、所定の加速試験モード・エントリー信号
として出力するように機能する切替スイッチにより構成
してもよい。In the switching means, the drain is connected to the output terminal of the power supply voltage detection circuit, and the source is connected to the output terminal of a predetermined acceleration test mode entry signal,
First NM whose gate receives a predetermined mode selection signal
An OS transistor, an inverter that receives the mode selection signal at its input end and inverts and outputs the mode selection signal, a drain is connected to the source of the first NMOS transistor, and a gate is at the output end of the inverter. And a source connected to the output terminal of the power supply voltage determining circuit, and a second NMOS transistor connected to the source, and the first make contact is connected to the output terminal of the power supply voltage detecting circuit. The second make contact is connected to the output terminal of the power supply voltage determination circuit, and either the output of the power supply voltage detection circuit or the output of the power supply voltage determination circuit is selected to select a predetermined acceleration test mode. You may comprise by the changeover switch which functions so that it may output as an entry signal.
【００１０】[0010]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１１】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ３、４およびＮＭＯＳトランジスタ５を含
む分圧回路２、ＰＭＯＳトランジスタ７およびＮＭＯＳ
トランジスタ８を含むしきい値回路６、およびインバー
タ９により形成される電源電圧検出回路１と、ＰＭＯＳ
トランジスタ１２、１３およびＮＭＯＳトランジスタ１
４〜１６を含む比較回路１１、抵抗１８および１９を含
む分圧回路１７、およびインバータ２０により形成され
る電源電圧判定回路１０と、インバータ２２、ＮＭＯＳ
トランジスタ２３、２４を含む切替回路２１とを備えて
構成される。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, in this embodiment, the PMOS
Voltage dividing circuit 2 including transistors 3 and 4 and NMOS transistor 5, PMOS transistor 7 and NMOS
A threshold voltage circuit 6 including a transistor 8, a power supply voltage detection circuit 1 formed by an inverter 9, and a PMOS
Transistors 12 and 13 and NMOS transistor 1
A power supply voltage determination circuit 10 formed by a comparison circuit 11 including 4 to 16, a voltage dividing circuit 17 including resistors 18 and 19, and an inverter 20, an inverter 22, and an NMOS.
And a switching circuit 21 including transistors 23 and 24.
【００１２】図１において、電源電圧検出回路１の出力
ＶO1は、図２に示されるように、外部電源電圧ＶCCが或
る一定レベル以上に上昇すると、“Ｌ”レベルから
“Ｈ”レベルに変化する。ここで、加速試験モードに対
するエントリーが、電源電圧検出回路１の出力ＶO1によ
り行われるか、または電源電圧判定回路１０の出力ＶO2
によって行われるかは、モード選択信号ＶM のレベルに
より選択されて切替えられる。半導体集積回路内におい
て内部降圧が行われて、基準電圧ＶR が得られる時に
は、モード選択信号ＶM のレベルを“Ｌ”レベルとする
ことにより、電源電圧判定回路１０の出力ＶO2によって
加速試験モードにエントリーされる。電源電圧判定回路
１０は、内部に含まれる比較回路１１がカレントミラー
回路により形成されているために、ＮＭＯＳトランジス
タのしきい値電圧とのバランスが、プロセス要因により
変動することがあっても、比較結果には殆ど影響される
ことがなく、電源電圧検出回路１による場合よりも優れ
ているために、出力ＶO2が加速試験モード・エントリー
の判定用として用いられる。In FIG. 1, the output V O1 of the power supply voltage detection circuit 1 changes from "L" level to "H" level when the external power supply voltage V CC rises above a certain level as shown in FIG. Changes to. Here, the entry for the acceleration test mode is performed by the output V O1 of the power supply voltage detection circuit 1 or the output V O2 of the power supply voltage determination circuit 10.
It is selected and switched depending on the level of the mode selection signal V M. When the internal voltage is reduced in the semiconductor integrated circuit and the reference voltage V R is obtained, the level of the mode selection signal V M is set to the “L” level so that the output V O2 of the power supply voltage determination circuit 10 accelerates the test. Entered the mode. Since the comparison circuit 11 included in the power supply voltage determination circuit 10 is formed by a current mirror circuit, the comparison with the threshold voltage of the NMOS transistor may be changed even if the balance with the threshold voltage of the NMOS transistor varies due to a process factor. The output V O2 is used for determination of the acceleration test mode entry because it is hardly affected by the result and is superior to the case by the power supply voltage detection circuit 1.
【００１３】他方、内部高圧が行われない場合には基準
電圧ＶR は必要ではなくなり、モード選択信号ＶM のレ
ベルを“Ｈ”レベルとすることより、電源電圧検出回路
１の出力ＶO1によって加速試験モードにエントリーされ
る。On the other hand, when the internal high voltage is not applied, the reference voltage V R becomes unnecessary, and the level of the mode selection signal V M is set to the “H” level so that the output V O1 of the power supply voltage detection circuit 1 can be used. Entered the accelerated test mode.
【００１４】次に、本発明の他の実施例について説明す
る。図３は当該他の実施例を示すブロック図であり、電
源電圧検出回路１と、電源電圧判定回路１０は、図１に
示される実施例の場合と全く同様である。本実施例の図
１の実施例との相違点は、図１における切替回路２１
を、図３に示されるように、切替スイッチ２５に置換え
ていることであり、この切替スイッチ２５により、加速
試験モードに対するエントリーを、電源電圧検出回路１
の出力ＶO1によるか、または電源電圧判定回路１０の出
力ＶO2によるかが選択される。この切替スイッタ２５
は、アルミ配線工事等により容易に切替えることができ
る。専用のボンディング・パッドと、ボンディングされ
ているか否かを判定する回路の占有面積が削減されるた
めに、内部電源降圧を行うか否かを、パッケージ封入前
に決定することができる場合には、前述の実施例の場合
のように切替信号を使用することなしに、本実施例のよ
うな手法を用いれば良い。Next, another embodiment of the present invention will be described. FIG. 3 is a block diagram showing the other embodiment, and the power supply voltage detection circuit 1 and the power supply voltage determination circuit 10 are exactly the same as those in the embodiment shown in FIG. The difference between this embodiment and the embodiment of FIG. 1 is that the switching circuit 21 in FIG.
Is replaced with a changeover switch 25 as shown in FIG. 3, and the changeover switch 25 causes the entry for the acceleration test mode to be changed to the power supply voltage detection circuit 1
Output V O1 or output V O2 of the power supply voltage determination circuit 10 is selected. This switching switch 25
Can be easily switched by aluminum wiring work. Since the area occupied by the dedicated bonding pad and the circuit that determines whether or not it is bonded is reduced, it is possible to determine whether or not the internal power supply voltage is to be reduced before packaging the package. The method of this embodiment may be used without using the switching signal as in the above-described embodiments.
【００１５】[0015]
【発明の効果】以上説明したように、本発明は、内部の
基準電圧を用いずに、外部電源電圧の上昇を検出するこ
とができるようにすることにより、低電圧を用いる半導
体集積回路においても、加速試験モードにエントリーす
ることができるという効果がある。As described above, the present invention makes it possible to detect a rise in the external power supply voltage without using an internal reference voltage, so that a semiconductor integrated circuit using a low voltage can also be used. The effect is that you can enter the accelerated test mode.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】前記実施例における動作の一例を示すレベル関
係図である。FIG. 2 is a level relationship diagram showing an example of operation in the embodiment.
【図３】本発明の他の実施例を示すブロック図である。FIG. 3 is a block diagram showing another embodiment of the present invention.
【図４】従来例を示す回路図である。FIG. 4 is a circuit diagram showing a conventional example.
【図５】従来例における動作の一例を示すレベル関係図
である。FIG. 5 is a level relationship diagram showing an example of operation in a conventional example.
１ 電源電圧検出回路 ２、１７、３３ 分圧回路 ３、４、７、１２、１３、２８、２９ ＰＭＯＳトラ
ンジスタ ５、８、１４〜１６、２３、２４、３０〜３２ ＮＭ
ＯＳトランジスタ ６ しきい値回路 ９、２０、２２、３６ インバータ １０、２６ 電源電圧判定回路 １１、２７ 比較回路 １８、１９、３４、３５ 抵抗 ２１ 切替回路 ２５ 切替スイッチ1 power supply voltage detection circuit 2, 17, 33 voltage divider circuit 3, 4, 7, 12, 13, 28, 29 PMOS transistor 5, 8, 14 to 16, 23, 24, 30 to 32 NM
OS transistor 6 threshold circuit 9, 20, 22, 36 inverter 10, 26 power supply voltage determination circuit 11, 27 comparison circuit 18, 19, 34, 35 resistance 21 change circuit 25 change switch
Claims (3)
エントリーするために、高電圧印加判定用として用いら
れる半導体集積回路において、 外部より供給される電源電圧を分圧して出力する第１の
分圧回路と、前記分圧回路の出力電圧を介して所定の異
なるレベルの検出信号を出力するしきい値回路とを少な
くとも含む電源電圧検出回路と、 外部より供給される電源電圧を分圧して出力する第２の
分圧回路と、外部から供給される電源電圧を降圧して生
成されて当該外部電源電圧のレベルに依存しない基準電
圧レベルと前記第２の分圧回路の出力電圧のレベルとを
比較して、所定のレベル信号を出力する比較回路とを少
なくとも含む電源電圧判定回路と、 前記外部電源電圧のレベルが所定のレベル値以上に上昇
したことを検知する方法として、前記電源電圧検出回路
の出力によるか、または前記電源電圧判定回路の出力に
よるかを切替える切替手段と、 を少なくとも備えることを特徴とする半導体集積回路。1. A first voltage divider circuit for dividing and outputting a power supply voltage supplied from the outside in a semiconductor integrated circuit used for judging a high voltage application for entering an acceleration test mode of a dynamic RAM. A power supply voltage detection circuit that includes at least a threshold circuit that outputs detection signals of different predetermined levels via the output voltage of the voltage division circuit; and a power supply voltage that is externally supplied and is divided and output. And a reference voltage level that is generated by stepping down the power supply voltage supplied from the outside and does not depend on the level of the external power supply voltage and the level of the output voltage of the second voltage divider circuit. A power supply voltage determination circuit that includes at least a comparison circuit that outputs a predetermined level signal, and a method for detecting that the level of the external power supply voltage has risen above a predetermined level value. And a switching unit that switches between the output of the power supply voltage detection circuit and the output of the power supply voltage determination circuit.
圧検出回路の出力端に接続され、ソースが所定の加速試
験モード・エントリー信号の出力端に接続されて、ゲー
トに所定のモード選択信号が入力される第１のＮＭＯＳ
トランジスタと、入力端に前記モード選択信号が入力さ
れて、当該モード選択信号を反転して出力するインバー
タと、ドレインが前記第１のＮＭＯＳトランジスタのソ
ースに接続され、ゲートが前記インバータの出力端に接
続されて、ソースが前記電源電圧判定回路の出力端に接
続される第２のＮＭＯＳトランジスタとにより構成され
る請求項１記載の半導体集積回路。2. The switching means has a drain connected to an output terminal of the power supply voltage detection circuit, a source connected to an output terminal of a predetermined acceleration test mode entry signal, and a gate receiving a predetermined mode selection signal. First NMOS input
A transistor, an inverter that receives the mode selection signal at its input end and inverts and outputs the mode selection signal, a drain is connected to the source of the first NMOS transistor, and a gate is at the output end of the inverter. 2. The semiconductor integrated circuit according to claim 1, further comprising a second NMOS transistor connected to the source and connected to the output terminal of the power supply voltage determination circuit.
記電源電圧検出回路の出力端に接続され、第２のメーク
接点が前記電源電圧判定回路の出力端に接続されて、前
記電源電圧検出回路の出力または前記電源電圧判定回路
の出力の何れかを選択して、所定の加速試験モード・エ
ントリー信号として出力するように機能する切替スイッ
チにより構成される請求項１記載の半導体集積回路。3. The switching means, wherein the first make contact is connected to the output end of the power supply voltage detection circuit and the second make contact is connected to the output end of the power supply voltage determination circuit, 2. The semiconductor integrated circuit according to claim 1, wherein either one of the output of the detection circuit or the output of the power supply voltage determination circuit is selected and configured by a changeover switch that functions to output as a predetermined acceleration test mode entry signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206371A JP2861657B2 (en) | 1992-08-03 | 1992-08-03 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206371A JP2861657B2 (en) | 1992-08-03 | 1992-08-03 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651016A true JPH0651016A (en) | 1994-02-25 |
| JP2861657B2 JP2861657B2 (en) | 1999-02-24 |
Family
ID=16522223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206371A Expired - Fee Related JP2861657B2 (en) | 1992-08-03 | 1992-08-03 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861657B2 (en) |
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| US6501303B1 (en) | 1999-05-27 | 2002-12-31 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2007134999A (en) * | 2005-11-10 | 2007-05-31 | Sharp Corp | Imaging device |
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