JPH06500656A - 拡張テーブルを使用するページングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 拡張テーブルを使用するベージングシステムこの発明は、ハツシュ技術がデータ 処理システムにおいてメモリからデータを探索および検索するために使用される ときの衝突の解決法に関する。より特定的には、この発明はデータ処理システム において仮想アドレスを実アドレスに変換する間のページテーブルの衝突の解決 法に対して特に有用である。

先行技術の説明 情報を効果的に記憶、探索および検索する技術は近代のデータ処理システム、特 に大型メインフレームシステムにおいて非常に重要である。ハツシュは、通常、 各々のレコードがキ一部分とデータ部分とに分割されるデータベースにおいて、 レコードから情報を得るために利用される。キ一部分は、レコードを検索、変更 および保守機能のために利用する動作を管理するために使用される。既存のハツ シュ技術の説明は、テッド　Ｇ、ルイス（Ｔｅｄ　Ｇ、　Ｌｅｖｉｓ）およびカ ーティス　Ｒ，クック（Ｃｕｒｔｉｓ　Ｒ，Ｃｏｏｋ）による「動的および静的 な内部テーブルのためのハツシュ（Ｍａｓｈｉｎｇ　Ｉｏｒ　Ｄ７ｎｘｍｉｃ　 ｘｎｄ　Ｓｌａ目ｃ　Ｉｎｔｅｒｎａｌ　Ｔａｂｌｅｓ）　Ｊと題された１９８ ８年１０月のＩＥＥＥの研究指導用シリーズ「コンピュータＪ　（Ｃｏｍｐｌ＋ ｔｅｒ）の４５−５６頁に見られる。

キーフィールドを利用するレコードの設計は、１９８３年２月のｒＡＣＭのコミ ュニケーションＪ　（Ｃｏｍａ＋ｕｎｉｃａｊｉ。

ｎｓ　ｏ（ｔｈｅ　ＡＣＭ　）　、第２６巻第２号、の１２０−１２５頁のウィ リアム　ケント（Ｗｉｌｌｉｘｍ　Ｋｅｎｔ）による［関係データベース理論に おける５つの正規形への簡単な手引き（ＡＳｉｍｐｌｅ　Ｇｕｉｄｅ　ｔｏ　Ｆ ｉｖｅ　Ｎｏｔｍａｌ　Ｆｏｒｍｓ　ｉｎ　Ｒｅ１ａｔｉｏｎｘｌ　Ｄａｔａｂ ａｓｅ　ＴｈｅｏＢ　）　Ｊと題された論文に説明されている。この論文は、効 果的な更新を提供し、かつデータの不一致を防ぐために、レコードに含まれる情 報に関するキーの選択を洞察している。

ソフトウェアシステムがますます複雑になるにつれ、より多くの記憶に対する需 要が増大している。仮想記憶システムは、仮想アドレスの実アドレスへのマツピ ングのためおそらくすべての記憶空間をアドレス指定可能な主記憶であると見な すようなユーザーにとって、明白な方法で、この需要を満たすことができる。そ のようなシステムにおい　。

では、仮想記憶の大きさは、主記憶のロケーションの数によってではな（、コン ピュータシステムのアドレス指定方式および利用可能な補助記憶の量によって制 限される。仮想アドレスを、メモリへのアクセスに使用できる物理アドレスに変 換することは、仮想アドレス指定空間を「ページ」と呼ばれる固定した大きさの セグメントに分割することによって達成され、それらは、データベースにおける レコードのデータ部分に類似している。仮想アドレス空間はページに分割され、 ページテーブルエントリはページのうち現在生または実メモリにあるページを指 定するために使用される。これを達成するための古典的な方法は、仮想アドレス の一部分をインデックスとして選択することである。仮想アドレスの別の部分は 比較セグメントとして選択される。

そして仮想アドレスの残りのビットは、ページへのインページまたはオフセット アドレスとして役立つ。仮想アドレスの、比較部分とインデックスとを組合わせ たものは、データベースシステムにおけるレコードのキ一部分に類似している。

仮想空間の非常に多数のワードを実メモリにマツプするためには、ダイレクトペ ージテーブルは実行不可能な程大きいであろう。（たとえば、２１２ワードペー ジを使用する、仮想空間の２５４ワードは、実メモリの大きさにかかわらず、２ ４２エントリを有さなければならないであろう。）過去に行なわれた試みでは、 ページのうち実メモリにあるもののみにページテーブルエントリを付し、そのた めページテーブルエントリの数が妥当な数に制限される。依然として残る問題は 、所与の仮想アドレスに対してページテーブルエントリにどのようにアクセスす るかということである。これは、いくつかの最下位ビット（たとえば１２）をペ ージのオフセットとして使用し、かつ次のＮ個の下位ビットをページテーブルの インデックスとすることによって達成されてきた。この方法が使われるとき、そ の動作は「ハツシュ」と呼ばれ、ページテーブルはまたハツシュテーブルと呼ば れる。ハツシュテーブルへのエントリは、そのすべてがＮビットの同じ値を有す る多数のページテーブルエントリの連鎖を開始する。各々のエントリはそれが表 わす仮想アドレスの残りのビットを含み、Ｎの値はハードウェアおよびアルゴリ ズムを実行するために利用されるソフトウェアによって決定される。

このシステムの動作において、命令プロセッサはこれらのＮ個のビットによって 指定されるハツシュエントリに進み、その仮想アドレスがＮビットの同じ値を含 むすべてのページの連鎖を位置付ける。それから命令プロセッサはあるページエ ントリから次へとその連鎖を進行し、各エントリで、一致が得られるまで、位置 付けられるべき仮想アドレスの比較部分をページテーブルエントリの記憶された 比較部分と比較する。一旦一致が得られると、実ページアドレスはエントリから 検索され、ページオフセットと連結され完全な実アドレスを形成する。命令プロ セッサが連鎖中に一致を見出さない（すなわち比較部分の値を含むエントリがな い）場合には、ページは実メモリにない。上述の連鎖技術を使用する先行技術の ページング変換方法は速度が遅くシステムの性能に有害な影響を与える。それに 加えて、連鎖の長さに依存してシステムの性能に望ましくないばらつきがあるか もしれない。

以下に続く図１に関する先行技術の技法のより詳細な説明はそのような先行技術 の技法に対してこの発明をより明白に規定しようとする意図で含まれたものであ る。ベージング技法はキーフィールドを使用することによって仮想メモリシステ ムにおいてメモリにアクセスするために利用されている。たとえば図１を参照す ると、そのようなシステムにおいて、仮想アドレス要求１０および１２は多くの 仮想アドレスを比較的小さい実アドレス空間にマツプするために使用されるかも しれない。これは、仮想アドレスを比較、インデックス（またはキー）およびオ フセットセグメントに分割することによって達成される。仮想アドレス１０およ び１２のインデックスまたはキ一部分１４および１６は、ページテーブル３２に おいてメモリ位置を参照するために使用される。仮想アドレス１０および１２の 比較部分１８および２０は、その各々がページテーブルエントリの数に関連する であろう値を表わす。仮想アドレス１０および１２のページオフセット２２およ び２４は、ページの要求アドレスのオフセット位置を表わし、それは実アドレス ２８を得るために適切な実ページアドレス３６とともに利用されるかもしれない 。仮想アドレス１０および１２のインデックス部分１４および１６のみがページ テーブルエントリ３４を選択するために利用されるため、説明されたタイプのペ ージングされた仮想メモリシステムにおけるユニーク（ｕｎｉｑｕｅ）でないイ ンデックス部分の間での衝突を解決するために補助技法が使用されなければなら ない。先に述べたそのような技術の１つは連鎖方法である。

先行技術の仮想メモリシステムがページテーブル３２のようなテーブルを組込む とき、仮想アドレス１０のインデックス１４の値は、所望のページテーブルエン トリ３４をページテーブル３２に位置付けるために使用される。ページテーブル エントリ３２は指定された実ページアドレス３６と比較セグメント３８とを含む 。第２の仮想アドレス１２はまた第２のエントリを同じページテーブル３２に位 置付けるために使用されることができ、そのインデックス値１６は、比較セグメ ント１８および２０の値の間で衝突がなければ、インデックス値１４と同じであ るかもしれない。

図１は、インデックス１４およびインデックス１６の両方が同じページテーブル エントリ３４を指す先行技術の具体例を示している。ユニークでないインデック ス値に出会う可能性があるため、ページテーブルエントリ３４の比較部分３８を 見ること、およびこれを仮想アドレス１０および１２の比較部分１８および２０ とそれぞれ比較することが必要である。図１はこの比較が同時に起こることを示 しているが、比較セグメント１８と比較セグメント３８との比較を、比較セグメ ント２０と比較セグメント３８との比較の後に、または先に行なうシーケンシャ ルな比較も、先行技術の実施例と矛盾するものではない。この比較はハードウェ アのコンパレータを使用してまたはソフトウェアのアルゴリズムによって達成さ れてもよく、それはどちらも現在当業者に既知である様々な方法で達成されるだ ろう。この説明においては、比較セグメント１８と比較セグメント３８との間で 比較一致が起こるが、比較セグメント２０と比較セグメント３８との間では一致 は起こらないと仮定する。

仮想アドレス１０の比較セグメント１８とページテーブルエントリ３４の比較セ グメント３８との値は、ライン４２およびライン４３．４４によって表わされる ように、比較装置またはステップ４０に連結される。ハードウェアの実現例にお いて、これらのラインの各々は信号伝達データラインを表わす。ソフトウェアの 実現例においては、それらはプログラムデータフローを表わす。これにより、比 較装置またはステップ４０によって行なわれる比較検査は、ライン４６および４ ８上の一致を示しそれらはそれぞれ能動化用ゲートまたはステップ５０および５ ２に連結されてそれらを能動化する。それはハードウェアで実現してもよいまた はソフトウェアで実現して達成されてもよい。

比較セグメント１８および３８が等しければ、ライン４９および５１によって示 されるように、能動化用ゲート５０は仮想アドレス１０のオフセットセグメント ２２を連結し、最下位ビットまたは実アドレス２８のオフセット２６として役立 つようにする。同様に、ページテーブルエントリ３４の実ページアドレス３６は 、ライン５４および５６によって表わされるようにゲート５２を介して連結され 、実アドレス２８の最上位ビット部分３０として役立つ。実ページアドレス３０ はオフセット部分２６と組合わされ、トータル実アドレス２８を形成する。

実行がハードウェアによって達成されるかまたはソフトウェアによるかに従って その場合次第で、比較装置またはステップ５８は仮想アドレス１２の比較セグメ ント２０とページテーブルエントリ３４の比較セグメント３８との比較を表わす 。比較セグメント２０と比較セグメント３８との値はライン６０およびライン４ ３．４５によって表わされるように、そのような比較のために比較装置またはス テップ５８に連結される。ライン６０．４３および４５は、ライン４２．４３お よび４５と同様に、ハードウェアまたはソフトウェアの実行が行なわれたかどう かに従ってデータラインかまたはプログラムデータフローを表わすだろう。

図示された実施例においては、インデックス１４およびインデックス１６は等し く、比較セグメント１８および２０の値は等しくないと仮定する。ページテーブ ルが所与のインデックス値を有するページテーブルエントリを１つしか含むこと ができないため、ページテーブルエントリ３４は仮想アドレス１０のみに対応し 、仮想アドレス１２には対応しない。このため、比較装置またはステップ５８は 仮想アドレス１２に対する比較がないことを示し、大量メモリアクセス６６への ライン６４上の出力によって示されているように、仮想アドレス１２が主記憶に ないためその内容を大容量記憶から得ることが必要であろう。図示された実施例 において比較セグメント２０は比較セグメント３８と一致しないと仮定している ため、ライン７０によって示されているようにバックアップ記憶に所望の位置に 記憶されたデータを供給するために使用されるよう、ライン６８によって示され ているように、完全な仮想アドレス１２は能動大量メモリアクセス６６に供給さ れる。

すなわち、図１は仮想アドレス１０および１２の両方が主記憶に存在する場合の 衝突を図示しているのではない。

仮想アドレスの両方が主記憶に存在すれば、曖昧さを解決するために衝突メカニ ズムが必要とされなければならない。

先に述べたように、これは典型的にはページテーブルエントリの拡張された連鎖 を探索することによって達成され、その各々は、所望の実アドレスの位置を見付 けることによってか、または仮想アドレスが主メモリにないことを示す「ページ フォルト」を与えることによって探索が終了するまで、連鎖の別の要素を指す。

この発明は、非衝突の場合を不利にすることなく、予測可能な数のメモリ参照で 探索を行なうことによって、より効果的な方法でページフォルトを判断できかつ ページングの衝突を解決することができる代替の衝突解決メカニズムに関する。

発明の概要 この発明は、ページアドレスの衝突が検出されるとダイナミックに拡大または収 縮されるページテーブルを利用する階層ルックアップメカニズムを使用すること によって、ページテーブルの衝突があるとき、メモリのページを規定する対応の ページテーブルエントリの位置決めが加速される、コンピュータの仮想アドレス の実アドレスへの変換に関する。また、衝突解決技法をデータベースからデータ ベース対象を選択するために使用してもよい。

図面の簡単な説明 この発明は、以下の図面を参照することによって示される。

図１は、衝突の解決法を示すのではないがここに記載された先行技術の連鎖衝突 の解決技法とともに使用されてもよい、仮想アドレスから実アドレスへの変換シ ステムのブロック図である。

図２は、図２を提供するために必要な図２ａと図２ｂとの位置を示すマツプであ る。

図２ａおよび図２ｂは、この発明に従った、仮想アドレスの実アドレスへの変換 時またはレコードをデータベース記憶システムに配置する際に生じ得る衝突の解 決法を示すブロック図である。

発明の詳細な説明 発明の仮想メモリの実施例 この発明は、仮想メモリページングシステムにおける、またはハツシュ技法を使 用するデータベースシステムのための、衝突解決法を得る方法を提供する。この 発明は、それが使用される各々の特定の機械でこの発明の使用を最適化するため に、好ましくは当業者に既知の方法でハードウェアおよびソフトウェアのトレー ドオフを使用して実行される。

この発明の仮想メモリアドレス指定の実施例は図２ａおよび図２ｂに示されてお り、図１と図２ａと図２ｂとの要素の間に類似性がある範囲では、図１を説明す るために使用した同じ要素の表示が図２ａおよび図２ｂを示すために利用されて いる。この発明はいかなる数の衝突レベルに対しても利用されるであろうが、図 ２ａおよび図２ｂにおいては、２つのレベルのインデックス衝突があると仮定し ている。

図２ａおよび図２ｂに示された発明の実施例においては、２つの仮想アドレス１ ０と１２があり、それらはインデックス部分１４と１６、比較部分１８と２０お よびオフセット部分２２と２４を有する。インデックス部分１４および１６は比 較部分１８および２０と重なるように示されており、それはいくつかのビットが 比較およびインデックス部分の両方の一部分を形成するかもしれないことを意味 しているが、またはそれらは隣接していて重なっていなくてもよい。サブインデ ックスセクション１５および１７もまた図２ａおよび図２ｂに示されており、そ れらはインデックス１４と１６との間にインデックス衝突がある場合に使用する ために、予め選択されたビットを比較部分１８および２０からそれぞれ借りるこ とによってダイナミックに選択されるだろう。インデックス１５と１７との間に さらに衝突がある場合には、ダイナミックに選択されるだろうインデックス部分 １９および２１はここに記載する方法でこの発明の実行をさらに拡大するために 使用できる。

図１のように、図２にはページテーブルＡとして示される第１のページテーブル ３２がある。要求される仮想アドレスのインデックス部分１４および１６の衝突 がないか、または仮想アドレスのうちの１つが主メモリにないとき、システムは 図１に関して説明したように動作する。しかしながら、インデックス１４とイン デックス１６との間に衝突があるとき、第１の付加的なページテーブル８２（拡 張Ｂ）が使用される。拡張されたインデックス１５とインデックス１７との間に なお衝突が存在するとき、第２の付加的なページテーブル９２（拡張Ｃ）が発生 される。先の先行技術の説明におけるのと同じように、インデックス１４および インデックス１６はともに同じページテーブルエントリ３４を指すと仮定する。

しかしながら、この発明においてページテーブル３２レベルでの衝突時に、イン デックス１４および１６によって指されるテーブル３２の拡張値８４それ自身が ライン８６によって示されるように拡張Ｂページテーブル８２を指す。これによ り、ページテーブルエントリ３４は、衝突が発生するとき、使用可能な比較セグ メントを含まない。その代わりに、拡張８４がページテーブル８２を指すために 使用され、それはページテーブルの衝突を解決する必要による要求に応じてダイ ナミックに作り出されるまたは破壊されるだろう。これは、ライン８５および８ ６によって示されるように、ページテーブルエントリ３４の拡張値８４が第２の ページテーブル８２を指すために使用できるようにする能動化用ゲート９１に、 ライン９０によって示されるように連結される、拡張フラグ８８を使用すること によって達成される。

インデックス１４と１６との間にこの第１の衝突が発生するので、衝突を解決す るために付加的なインデックス部分１５および１７が必要とされる。これらの付 加的なビットは、インデックス部分１４および１６の最上位ビットにそれぞれ隣 接する比較部分１８および２０のいくつかのビットを利用することによって与え られる。

図示された図２ａおよび図２ｂにおいて、第１の組の発生されたインデックス１ ５および１７はまた同一であり、かつライン９４および９６によって示されるよ うにページテーブル８２において同じページテーブルエントリ９８を選択する。

したがって、インデックス部分１５および１７におけるビットの数がインデック ス部分１４および１６におけるビットよりもおそらく少ないため、テーブル８２ およびテーブル９２のような連続するテーブルはテーブル３２よりも小さいだろ う。ページテーブルエントリ９８は、ライン１０２によって示されるように、拡 張フラグ１００を能動化用ゲート１０４に与え、それは、ライン１０６によって 示されるようにページテーブルエントリ９８の拡張値１０８が使用されるべきで あることを合図する。ライン１１０によって示されるように、拡張値１０８は拡 張Ｃページテーブル９２へのポインタとして供給され、それは当業者に既知の技 法による必要に応じてダイナミックに作り出され破壊されるであろう。

このレベルの既存の衝突のため、サブインデックスセクション１５および１７の 最上位ビットに隣接するいくつかのビットを利用することによって、インデック ス１９および２１が次に発生される。もちろん、発生されるかもしれないページ テーブル拡張の数は、インデックス部分１４および１６に見られるビットよりも 上位の仮想アドレスのビットの総数によって結果的に制限される。

図２ａおよび図２ｂの発明の図示された例において、次のグループの拡張インデ ックス１９および２１は、ページテーブル拡張９２の異なるページテーブルエン トリ１１６および１１８を指すライン１１２および１１４によって示されるよう にもはや同じページテーブルエントリを指さないと仮定する。このためページテ ーブル比較フラグ１２０がセットされ、これはライン１２２によって示されるよ うに能動化ゲート１２４に与えられて、ライン１２６によって示されるようにペ ージテーブルエントリ１１６の比較値１２８がライン１４０を介して比較装置ま たはステップ４０に供給されることを可能にする。同様の方法で、ライン１３２ によって示されるように比較フラグ１３０は能動化用ゲート１３４に供給され、 かつライン１３６によって示されるようにそれはページテーブルエントリ１１８ の比較値１３８が、ライン１４２を介して比較装置またはステップ５８に供給さ れることを可能にする。ライン１２６および１３６は、ライン１４０および１４ ２によって示されるように、比較値１２８および１３８からそれぞれの比較装置 またはステップ４０および５８への転送の開始を表わす。

比較は、比較装置またはステップ４０で仮想アドレス１０の比較値１８とページ テーブルエントリ１１６の対応の比較値１２８とについて行なわれる。比較値２ ０はまた、比較装置またはステップ５８でページテーブルエントリ１１８の比較 値１３８と比較される。ページテーブル９２が今両方の比較値のためのエントリ を含むため、比較装置またはステップ４０は、ライン４８によって示されるよう に能動化用ゲート１４３にページテーブルエントリ１１６から実ページアドレス 値１４４を供給するであろう。この値はそれからライン１４８によって示される ように、実アドレス１５２の最上位ビットの実ページアドレス部分１５０を形成 するために供給される。実アドレス１５２のオフセット値１５４は、ライン１５ ６および１５９によって示されるようにオフセット部分２２、およびライン４８ によって示されるように比較装置またはステップ４０によって能動化される能動 化用ゲート１５８から与えられる。それによってオフセット部分２２は、実アド レス１５２のオフセット値１５４を与えるために直接供給される。同様の方法で 、ページテーブルエントリ１１８は、ページテーブルエントリ１１８の実ページ アドレスセグメント１６６が、ライン１６８および］、　７２によって示される ように、能動化用ゲート１７０を介して供給されるようにし、このゲートは、ラ イン１７４によって示されるように比較装置またはステップ５８からの一致表示 によって能動化される。これにより、ライン１７８および１８４によって示され るように実アドレス１６２のオフセット１７６は、仮想アドレス１２のオフセッ ト部分２４から、ライン１７４によって示されるように比較装置またはステップ ５８によって能動化される能動化用ゲート１８０を介して与えられる。

比較テーブルエントリ１１６および１−１８のそれぞれの比較値１２８および１ ３８のどちらかがそれぞれ対応する比較セグメント１８および２０と一致しなけ れば、その特定の仮想アドレスに対して、要求された実アドレスは主メモリにな く、かつデータは大量メモリバックアップ記憶から得なければならない。

この発明のデータベースハツシュの適合データベースの探索の間に生じる衝突は この発明をこの実施例に適合することによって解決されるだろう。図２ａおよび 図２ｂの説明に関する上述の概念はまたここにも当てはまる。この実施例の実行 は図示的な目的のためにある特定のタイプのレコードを仮定することによって説 明される。ウィリアム　ケント（Ｗｉ　Ｉ　ｌ目ｔｎ　Ｋｅｎｊ）による上述の 論文に記録されたものを含むがしかしながらそれらに制限されない他の形式のデ ータベースレコードが当業者に明確な方法で代用されてもよい。以下の例は簡潔 な方法でこの発明を説明することを意図したものであり、当業者に明らかである ためデータベース設計技法の説明を意図するものではない。仮想メモリアドレス 指定の実施例の説明されたシステムの実行はまたこの実施例に適用可能である。

例示として、データベースは生徒の名前および様々な科目におけるクラスでのラ ンクから成り、かつ他の記憶情報におけるクラスランキングを基にしてクラス内 成績順位を与える。この特定のタイプのレコードは以下のものを等しいと定義す ることによってこの発明に直接置き換えることができるだろう。

比較部分　生徒の名前 インデックス部分　科目 オフセット部分　クラスでのランク 実アドレス　生徒についての記憶情報 この例において、比較およびインデックス部分は重なるのではなく隣接すると仮 定する。

類似した用語のデータベースレコードは、以下の２つのレコードを参照すること によってわかるとおり、図２ａおよび図２ｂの仮想アドレス選択方式に直接関係 するかもしれない。

ＢＲＯＷＮ　ＥＮＧＬＩＳＨ１６ ＧＲＥＥＮ　ＥＮＧＬＩＳＨ２１ ＥＮＧＬ　Ｉ　ＳＨを指定するレコードの部分が図２ａおよび図２ｂの実行にお いてインデックスとして使用されれば、第１のレベルで衝突が発生しかつ拡張テ ーブル８２が発生されなければならないことがわかる。ワードＥＮＧＬ　Ｉ　Ｓ Ｈのデジタル値は、テーブル８２を指す拡張部分８４を含むであろうテーブルエ ントリ３４を選択するかもしれない。

今、生徒の名前ＢＲＯＷＮおよびＧＲＥＥＮの最後の文字が拡張または補足イン デックス値として使用されるようにインデックスが拡張されるかもしれないと仮 定してみよう。この場合、第２の衝突が発生し、衝突を解決するためにページテ ーブル９２を使用することが必要である。たとえばＢＲＯＷＮのｒＷＪおよびＧ ＲＥＥＮのｒＥＪのような次の文字の組を使用することは、このレベルでの非衝 突インデックスをもたらす。このことが発生すると、比較セグメントｒＢＲＯＷ ＮＪおよびｒＧＲＥＥＮＪは、各々の生徒に関連した異なる記憶データベース値 にアクセスするために使用されるだろう。

データベースからの最後の結果はそれから、各々の生徒について戻された、かつ 仮想アドレスシステムの実ページアドレス値１４４および１６６に類似する独自 の記憶された値と組合わせてオフセットまたは生徒のクラスおよびランクを利用 して、クラスでのランクを各々の生徒に関する他の記憶情報と組合わせる値を形 成するだろう。

上述の発明は、添付の請求の範囲の意図および範囲から外れることなく、当業者 に明らかであろう多くの変更および実行に組込まれるであろうことが理解される はずである。

特に、この発明はメモリページを使用するシステムに関して説明されたが一方で 、それは当業者に周知の技法によってセグメント化、セグメント化の組合わせお よびページングまたは他の認識されたメモリ割当方式を使用するかもしれない、 他のメモリ構成に応用可能であろう。

補正嘗の写しく翻訳文）提出書（特許法第１８４条の８）平成　５年　６月１６ 日 １、国際出願番号 ＰＣＴ／ＵＳ９１１０９４６０ ２、発明の名称 拡張テーブルを使用するページングシステム　、３、特許出願人 住所　アメリカ合衆国、１９４２４　ペンシルバニア州、ブルー・ベル、ビイ・ オウ・ボックス・５００、タウンシップ・ライン中アンド・ユニオン・ミーティ ング・ローズ　（番地なし）名　称　ユニシス・コーポレイション 代表者　アンダーソン、ロナルド・シイ国　籍　アメリカ合衆国 ４、代理人 住　所　大阪市北区南森町２丁目１番２９号　住友銀行南森町ビル１９９２年１ １月３０日 ６、添付書類の目録 補正書の写しく翻訳文）　１通 拡張テーブルを使用するベージングシステムこの発明は、ハツシュ技術がデータ 処理システムにおいてメモリからデータを探索および検索するために使用される ときの衝突の解決法に関する。より特定的には、この発明はデータ処理システム において仮想アドレスを実アドレスに変換する間のページテーブルの衝突の解決 法に対して特に有用である。

先行技術の説明 情報を効果的に記憶、探索および検索する技術は近代のデータ処理システム、特 に大型メインフレームシステムにおいて非常に重要である。ハツシュは、通常、 各々のレコードがキ一部分とデータ部分とに分割されるデータベースにおいて、 レコードから情報を得るために利用される。キ一部分は、レコードを検索、変更 および保守機能のために利用する動作を管理するために使用される。既存のハツ シュ技術の説明は、テッド　Ｇ、ルイス（Ｔｅｄ　Ｇ、　Ｌｅｗｉｓ）およびカ ーティス　Ｒ，クック（Ｃｕｒｊｉｓ　Ｒ，Ｃｏｏｋ）　ニよる［動的および静 的な内部テーブルのためのハツシュ（Ｈａｓｈｉｎｇ　ｆｏｒ　Ｄ７ｎａｍｉｃ 　ａｎｄ　５ｔａｔｉｃ　Ｉｎｔｅｒｎａｌ　Ｔａｂｌｅｓ）　Ｊと題された１ ９８８年１０月のＩＥＥＥの研究指導用シリーズ「コンピュータＪ　（Ｃｏ町σ ｆｅｒ）の４５−５６頁に見られる。

キーフィールドを利用するレコードの設計は、１９８３年２月のｒＡＣＭのコミ ュニケーションＪ　（Ｃｏｍｍａｎｉｃ［ｉ。

ｎｓ　ｏＩ！ｂｅ　ＡＣＭ　）　、箪２６巻第２号、の１２０−１２５頁のウィ リアム　ケント（Ｗｉｌｌｉｇｍ　Ｋｅｎｔ）による［関係データベース理論に おける５つの正規形への簡単な手引き（＾Ｓｉｍｐｌｅ　Ｇｕｉｄｅ　ｔｏ　Ｆ ｉｖｅ　Ｎｏｔｍａｌ　Ｆｏｒｍｓ　ｉｎ　Ｒｅ１ｘｔｉｏｎｘｌ　Ｄａｔａｂ ｘｓｅ　Ｔｈｅｏｒｙ　）　Ｊと題された論文に説明されている。この論文は、 効果的な更新を提供し、かつデータの不一致を防ぐために、レコードに含まれる 情報に関するキーの選択を洞察している。

ニューヨーク（米国）の１９７９年９月の「データベースシステムについてのＡ ＣＭ論文集Ｊ　（ＡＣＭ　Ｔｒ＊ｎ５ｘｃｔｉｏｎｓｏｎ　Ｄｓ［１ｂａｓｅ　 Ｓ７ｓＳ７５ｔｅの第４巻第３号の３１５−３４４頁にあるロナルド　ファーシ ン（Ｒｏｎａｌｄ　ＦＢｉｎ）他による「拡張可能なハラシュー−動的ファイル のための速いアクセス方法（Ｅｘｔｅｎｄａｂｌｅ　Ｈａｓｈｉｎｇ−Ａ　Ｆｓ ｓｊ＾ｃｃｅｓｓ　Ｍｅｔｈｏｄ　１ｏｒ　Ｄ７ｎａｍｉｃ　Ｆｉｌｅｓ）　Ｊ と題された論文は、ページメモリ内でのハツシュを説明した。ファーシン（Ｆｘ ｇｉｎ　）他において、均整の取れた３つの構造を得る試みがなされる。図８゜ ているとは限らないリーフテーブルとしてのディレクトリテーブルを示している 。リーフページがオーバフローすると、ディレクトリの大きさは変化し、かつデ ィレクトリポインタのリーフページとの関係は変る。

ファーシン（ｐａｉｎ　）他のシステムは、探索木を「一様に（ｆｌａｔ）　Ｊ 維持するように設計される。それは最上位ビットで始まり、各々のノードが多数 の枝を有することを可能にする。木は、その次の最下位ビットによって指定され る多数のノードを有するかもしれない多数のノードの第１の層の最下位ビットを 拡張することによって一様に維持される。多数の前のテーブルは、単一の拡張テ ーブルに拡張するかもしれない。発生されるであろう固有の衝突を処理するため に、ファーシン（Ｆｘｇｔｎ　）他の論文のシステムを使用するときにいくつか のタイプの衝突の解決法が、必要となるであろう。

米国ワシントンのＩＥＥＥ　ＣＯＭＰ　ＳＯＣ，１９８５年１２月１６日の、「 超伝導システムについての第１回国際会議の議事録Ｊ　（Ｐｒｏｃｅｅｄｉｎｇ ｓ　ｏｆ　ｔｈｅ　Ｆｉｒｓｔ　Ｉｎｔｅｒｎｓｌｉｏａａｌ　Ｃｏｎｔｅｒｅ ｎｃｅ　ｏｎ　ＳｖｐｅｒｃｏｎｄａｃＨｎｇ　Ｓ７ｓＳ７５ｊｅの６９７−７ ０５頁にある、シュリーカント　Ｓ、サッカー（Ｓｈ＋ｅｅｋａｎｌ　Ｓ、　Ｔ ｈａｋｋａｒ）による「並列ハツシュハードウェアを使用する仮想アドレス変換 （Ｖｉｉｎｉｌ　Ａｄｄｒｅｓｓ　Ｔｒａｎｓｌｘｊｉｏｎ　ｔｌｓｉｎｇ　Ｐ ｘｒａｌｌｅｌ　Ｈｘｓｈｉｎｇ　Ｈａ＋ｄｖｕｅ　）　Ｊと題された論文は、 並列ハツシュハードウェアを説明している。その論文の中には、キーおよびアク セスキーを与えるためにコンパレータが使用されるかもしれないことが開示され ている。その論文はまた、ハツシュ機能の一般的な議論を含み、初期ハツシュア ドレスは仮想ページをキーとして使用して発生されることができるということを 教示している。

ソフトウェアシステムがますます複雑になるにつれ、より多くの記憶に対する需 要が増大している。仮想記憶システムは、仮想アドレスの実アドレスへのマツピ ングのためおそらくすべての記憶空間をアドレス指定可能な主記憶であると見な すようなユーザーにとって、明白な方法で、この需要を満たすことができる。そ のようなシステムにおいては、仮想記憶の大きさは、主記憶のロケーションの数 によってではなく、コンピュータシステムのアドレス指定方式および利用可能な 補助記憶の量によって制限される。仮想アドレスを、メモリへのアクセスに使用 できる物理アドレスに変換することは、仮想アドレス指定空間を「ページ」と呼 ばれる固定した大きさのセグメントに分割することによって達成され、それらは 、データベースにおけるレコードのデータ部分に類似している。仮想アドレス空 間はページに分割され、ページテーブルエントリはページのうち現在主または実 メモリにあるページを指定するために使用される。これを達成するための古典的 な方法は、仮想アドレスの一部分をインデックスとして選択することである。仮 想アドレスの別の部分は比較セグメントとして選択される。

そして仮想アドレスの残りのビットは、ページへのインページまたはオフセット アドレスとして役立つ。仮想アドレスの、比較部分とインデックスとを組合わせ たものは、データベースシステムにおけるレコードのキ一部分に類似している。

仮想空間の非常に多数のワードを実メモリにマツプするためには、ダイレクトペ ージテーブルは実行不可能な程大きいであろう。（たとえば、２１２ワードペー ジを使用する、仮想空間の２５４ワードは、実メモリの大きさにかかわらず、２ ４２エントリを有さなければならないであろう。）過去に行なわれた試みでは、 ページのうち実メモリにあるもののみにページテーブルエントリを付し、そのた めページテーブルエントリの数が妥当な数に制限される。依然として残る問題は 、所与の仮想アドレスに対してページテーブルエントリにどのようにアクセスす るかということである。これは、いくつかの最下位ビット（たとえば１２）をペ ージのオフセットとして使用し、かつ次のＮ個の下位ビットをページテーブルの インデックスとすることによって達成されてきた。この方法が使われるとき、そ の動作は「ハツシュ」と呼ばれ、ページテーブルはまたハツシュテーブルと呼ば れる。ハツシュテーブルへのエントリは、そのすべてがＮビットの同じ値を有す る多数のページテーブルエントリの連鎖を開始する。各々のエントリはそれが表 わす仮想アドレスの残りのビットを含み、Ｎの値はハードウェアおよびアルゴリ ズムを実行するために利用されるソフトウェアによって決定される。

このシステムの動作において、命令プロセッサはこれらのＮ個のビットによって 指定されるハツシュエントリに進み、その仮想アドレスがＮビットの同じ値を含 むすべてのページの連鎖を位置付ける。それから命令プロセッサはあるページエ ントリから次へとその連鎖を進行し、各エントリで、一致が得られるまで、位置 付けられるべき仮想アドレスの比較部分をページテーブルエントリの記憶された 比較部分と比較する。一旦一致が得られると、実ページアドレスはエントリから 検索され、ページオフセットと連結され完全な実アドレスを形成する。命令プロ セッサが連鎖中に一致を見出さない（すなわち比較部分の値を含むエントリがな い）場合には、ページは実メモリにない。上述の連鎖技術を使用する先行技術の ベージング変換方法は速度が遅くシステムの性能に有害な影響を与える。それに 加えて、連鎖の長さに依存してシステムの性能に望ましくないばらつきがあるか もしれない。

以下に続く図１に関する先行技術の技法のより詳細な説明はそのような先行技術 の技法に対してこの発明をより明白に規定しようとする意図で含まれたものであ る。ベージング技法はキーフィールドを使用することによって仮想メモリシステ ムにおいてメモリにアクセスするために利用されている。たとえば図１を参照す ると、そのようなシステムにおいて、仮想アドレス要求１０および１２は多くの 仮想アドレスを比較的小さい実アドレス空間にマツプするために使用されるかも しれない。これは、仮想アドレスを比較、インデックス（またはキー）およびオ フセットセグメントに分割することによって達成される。仮想アドレス１０およ び１２のインデックスまたはキ一部分１４および１６は、ページテーブル３２に おいてメモリ位置を参照するために使用される。仮想アドレス１０および１２の 比較部分１８および２０は、その各々がページテーブルエントリの数に関連する であろう値を表わす。仮想アドレス１０および１２のページオフセット２２およ び２４は、ページの要求アドレスのオフセット位置を表わし、それは実アドレス ２８を得るために適切な実ページアドレス３６とともに利用されるかもしれない 。仮想アドレス１０および１２のインデックス部分１４および１６のみがページ テーブルエントリ３４を選択するために利用されるため、説明されたタイプのベ ージングされた仮想メモリシステムにおけるユニーク（ｕｎｉｑｕｅ）でないイ ンデックス部分の間での衝突を解決するために補助技法が使用されなければなら ない。先に述べたそのような技術の１つは連鎖方法である。

先行技術の仮想メモリシステムがページテーブル３２のようなテーブルを組込む とき、仮想アドレス１０のインデックス１４の値は、所望のページテーブルエン トリ３４をページテーブル３２に位置付けるために使用される。ページテーブル エントリ３２は指定された実ページアドレス３６と比較セグメント３８とを含む 。第２の仮想アドレス１２はまた第２のエントリを同じページテーブル３２に位 置付けるために使用されることができ、そのインデックス値１６は、比較セグメ ント１８および２０の値の間で衝突がなければ、インデックス値１４と同じであ るかもしれない。

図１は、インデックス１４およびインデックス１６の両方が同じページテーブル エントリ３４を指す先行技術の具体例を示している。ユニークでないインデック ス値に出会う可能性があるため、ページテーブルエントリ３４の比較部分３８を 見ること、およびこれを仮想アドレス１０および１２の比較部分１８および２０ とそれぞれ比較することが必要である。図１はこの比較が同時に起こることを示 しているが、比較セグメント１８と比較セグメント３８との比較を、比較セグメ ント２０と比較セグメント３８との比較の後に、または先に行なうシーケンシャ ルな比較も、先行技術の実施例と矛盾するものではない。この比較は／％−ドウ エアのコンパレータを使用してまたはソフトウェアのアルゴリズムによって達成 されてもよく、それはどちらも現在当業者に既知である様々な方法で達成される だろう。この説明においては、比較セグメント１８と比較セグメント３８との間 で比較一致が起こるが、比較セグメント２０と比較セグメント３８との間では一 致は起こらないと仮定する。

仮想アドレス１０の比較セグメント１８とページテーブルエントリ３４の比較セ グメント３８との値は、ライン４２およびライン４３．４４によって表わされる ように、比較装置またはステップ４０に連結される。ハードウェアの実現例にお いて、これらのラインの各々は信号伝達データラインを表わす。ソフトウェアの 実現例においては、それらはプログラムデータフローを表わす。これにより、比 較装置またはステップ４０によって行なわれる比較検査は、ライン４６および４ ８上の一致を示しそれらはそれぞれ能動化用ゲートまたはステップ５０および５ ２に連結されてそれらを能動化する。それはハードウェアで実現してもよいまた はソフトウェアで実現して達成されてもよい。

比較セグメント１８および３８が等しければ、ライン４９および５１によって示 されるように、能動化用ゲート５０は仮想アドレス１０のオフセットセグメント ２２を連結し、最下位ビットまたは実アドレス２８のオフセット２６として役立 つようにする。同様に、ページテーブルエントリ３４の実ページアドレス３６は 、ライン５４および５６によって表わされるようにゲート５２を介して連結され 、実アドレス２８の最上位ビット部分３０として役立つ。実ページアドレス３０ はオフセット部分２６と組合わされ、トータル実アドレス２８を形成する。

実行がハードウェアによって達成されるかまたはソフトウェアによるかに従って その場合次第で、比較装置またはステップ５８は仮想アドレス１２の比較セグメ ント２０とページテーブルエントリ３４の比較セグメント３８との比較を表わす 。比較セグメント２０と比較セグメント３８との値はライン６０およびライン４ ３．４５によって表わされるように、そのような比較のために比較装置またはス テップ５８に連結される。ライン６０．４３および４５は、ライン４２．４３お よび４５と同様に、ハードウェアまたはソフトウェアの実行が行なわれたかどう かに従ってデータラインかまたはプログラムデータフローを表わすだろう。

図示された実施例においては、インデックス１４およびインデックス１６は等し く、比較セグメント１８および２０の値は等しくないと仮定する。ページテーブ ルが所与のインデックス値を有するページテーブルエントリを１つしか含むこと ができないため、ページテーブルエントリ３４は仮想アドレス１０のみに対応し 、仮想アドレス１２には対応しない。このため、比較装置またはステップ５８は 仮想アドレス１２に対する比較がないことを示し、大量メモリアクセス６６への ライン６４上の出力によって示されているように、仮想アドレス１２が主記憶に ないためその内容を大容量記憶から得ることが必要であろう。図示された実施例 において比較セグメント２０は比較セグメント３８と一致しないと仮定している ため、ライン７０によって示されているようにバックアップ記憶に所望の位置に 記憶されたデータを供給するために使用されるよう、ライン６８によって示され ているように、完全な仮想アドレス１２は能動大量メモリアクセス６６に供給さ れる。

すなわち、図１は仮想アドレス１０および１２の両方が主記憶に存在する場合の 衝突を図示しているのではない。

仮想アドレスの両方が主記憶に存在すれば、曖昧さを解決するために衝突メカニ ズムが必要とされなければならない。

先に述べたように、これは典型的にはページテーブルエントリの拡張された連鎖 を探索することによって達成され、その各々は、所望の実アドレスの位置を見付 けることによってか、または仮想アドレスが主メモリにないことを示す「ページ フォルト」を与えることによって探索が終了するまで、連鎖の別の要素を指す。

この発明は、非衝突の場合を不利にすることな（、予測可能な数のメモリ参照で 探索を行なうことによって、より効果的な方法でページフォルトを判断できかつ ページングの衝突を解決することができる代替の衝突解決メカニズムに関する。

発明の概要 この発明は、ページアドレスの衝突が検出されるとダイナミックに拡大または収 縮されるページテーブルを利用する階層ルックアップメカニズムを使用すること によって、ページテーブルの衝突があるとき、メモリのページを規定する対応の ページテーブルエントリの位置決めが加速される、コンピュータの仮想アドレス の実アドレスへの変換に関する。また、衝突解決技法をデータベースからデータ ベース対象を選択するために使用してもよい。

図面の簡単な説明 この発明は、以下の図面を参照することによって示される。

図１は、衝突の解決法を示すのではないがここに記載された先行技術の連鎖衝突 の解決技法とともに使用されてもよい、仮想アドレスから実アドレスへの変換シ ステムのブロック図である。

図２は、図２を提供するために必要な図２ａと図２ｂとの位置を示すマツプであ る。

ｆＭ２ａおよび図２ｂは、この発明に従った、仮想アドレスの実アドレスへの変 換時またはレコードをデータベース記憶システムに配置する際に生じ得る衝突の 解決法を示すブロック図である。

この発明は、仮想メモリページングシステムにおける、またはハツシュ技法を使 用するデータベースシステムのための、衝突解決法を得る方法を提供する。この 発明は、それが使用される各々の特定の機械でこの発明の使用を最適化するため に、好ましくは当業者に既知の方法でハードウェアおよびソフトウェアのトレー ドオフを使用して実行される。

この発明の仮想メモリアドレス指定の実施例は図２ａおよび図２ｂに示されてお り、図１と図２ａと図２ｂとの要素の間に類似性がある範囲では、図１を説明す るために使用した同じ要素の表示が図２ａおよび図２ｂを示すために利用されて いる。この発明はいかなる数の衝突レベルに対しても利用されるであろうが、図 ２ａおよび図２ｂにおいては、２つのレベルのインデックス衝突があると仮定し ている。

図２ａおよび図２ｂに示された発明の実施例においては、２つの仮想アドレス１ ０と１２があり、それらはインデックス部分１４と１６、比較部分１８と２０お よびオフセット部分２２と２４を有する。インデックス部分１４および１６は比 較部分１８および２０と重なるように示されており、それはいくつかのビットが 比較およびインデックス部分の両方の一部分を形成するかもしれないことを意味 しているが、またはそれらは隣接していて重なっていなくてもよい。サブインデ ックスセクション１５および１７もまた図２８および図２ｂに示されており、そ れらはインデックス１４と１６との間にインデックス衝突がある場合に使用する ために、予め選択されたビットを比較部分１８および２０からそれぞれ借りるこ とによってダイナミックに選択されるだろう。インデックス１５と１７との間に さらに衝突がある場合には、ダイナミックに選択されるだろうインデックス部分 １９および２１はここに記載する方法でこの発明の実行をさらに拡大するために 使用できる。

ＴＩ！Ｊ１のように、Ｉｌ！Ｊ２にはページテーブルＡとして示される第１のペ ージテーブル３２がある。要求される仮想アドレスのインデックス部分１４およ び１６の衝突がないか、または仮想アドレスのうちの１つが主メモリにないとき 、システムは図１に関して説明したように動作する。しかしながら、インデック ス１４とインデックス１６との間に衝突があるとき、第１の付加的なページテー ブル８２（拡張Ｂ）が使用される。拡張されたインデックス１５とインデックス １７との間になお衝突が存在するとき、第２の付加的なページテーブル９２（拡 張Ｃ）が発生される。先の先行技術の説明におけるのと同じように、インデック ス１４およびインデックス１６はともに同じページテーブルエントリ３４を指す と仮定する。しかしながら、この発明においてページテーブル３２レベルでの衝 突時に、インデックス１４および１６によって指されるテーブル３２の拡張値８ ４それ自身がライン８６によって示されるように拡張Ｂページテーブル８２を指 す。これにより、ページテーブルエントリ３４は、衝突が発生するとき、使用可 能な比較セグメントを含まない。その代わりに、拡張８４がページテーブル８２ を指すために使用され、それはページテーブルの衝突を解決する必要による要求 に応じてダイナミックに作り出されるまたは破壊されるだろう。これは、ライン ８５および８６によって示されるように、ページテーブルエントリ３４の拡張値 ８４が第２のページテーブル８２を指すために使用できるようにする能動化用ゲ ート９１に、ライン９０によって示されるように連結される、拡張フラグ８８を 使用することによって達成される。

インデックス１４と１６との間にこの第１の衝突が発生するので、衝突を解決す るために付加的なインデックス部分１５および１７が必要とされる。これらの付 加的なビットは、インデックス部分１４および１６の最上位ビットにそれぞれ隣 接する比較部分１８および２０のいくつかのビットを利用することによって与え られる。

図示された図２ａおよび図２ｂにおいて、第１の組の発生されたインデックス１ ５および１７はまた同一であり、かつライン９４および９６によって示されるよ うにページテーブル８２において同じページテーブルエントリ９８を選択する。

したがって、インデックス部分１５および１７におけるビットの数がインデック ス部分１４および１６におけるビットよりもおそらく少ないため、テーブル８２ およびテーブル９２のような連続するテーブルはテーブル３２よりも小さいだろ う。ページテーブルエントリ９８は、ライン１０２によって示されるように、拡 張フラグ１００を能動化用ゲート１０４に与え、それは、ライン１０６によって 示されるようにページテーブルエントリ９８の拡張値１０８が使用されるべきで あることを合図する。ライン１１０によって示されるように、拡張値１０８は拡 張Ｃページテーブル９２へのポインタとして供給され、それは当業者に既知の技 法による必要に応じてダイナミックに作り出され破壊されるであろう。

このレベルの既存の衝突のため、サブインデックスセクション１５および１７の 最上位ビットに隣接するいくつかのビットを利用することによって、インデック ス１９および２１が次に発生される。もちろん、発生されるかもしれないページ テーブル拡張の数は、インデックス部分１４および１６に見られるビットよりも 上位の仮想アドレスのビットの総数によって結果的に制限される。

図２ａおよびｒ１！Ｊ２ｂの発明の図示された例において、次のグループの拡張 インデックス１９および２１は、ページテーブル拡張９２の異なるページテーブ ルエントリ１１６および１１８を指すライン１１２および１１４によって示され るようにもはや同じページテーブルエントリを指さないと仮定する。このためペ ージテーブル比較フラグ１２０がセットされ、これはライン１２２によって示さ れるように能動化ゲート１２４に与えられて、ライン１２６によって示されるよ うにページテーブルエントリ１１６の比較値１２８がライン１４０を介して比較 装置またはステップ４０に供給されることを可能にする。同様の方法で、ライン １３２によって示されるように比較フラグ１３０は能動化用ゲート１３４に供給 され、かつライン１３６によって示されるようにそれはページテーブルエントリ １１８の比較値１３８が、ライン１４２を介して比較装置またはステップ５８に 供給されることを可能にする。ライン１２６および１３６は、ライン１４０およ び１４２によって示されるように、比較値１２８および１３８からそれぞれの比 較装置またはステップ４０および５８への転送の開始を表わす。

比較は、比較装置またはステップ４０で仮想アドレス１０の比較値１８とページ テーブルエントリ１１６の対応ノ比較値１２８とについて行なわれる。比較値２ ０はまた、比較装置またはステップ５８でページテーブルエントリ１１８の比較 値１３８と比較される。ページテーブル９２が全両方の比較値のためのエントリ を含むため、比較装置またはステップ４０は、ライン４８によって示されるよう に能動化用ゲート１４３にページテーブルエントリ１１６から実ページアドレス 値１４４を供給するであろう。この値はそれからライン１４８によって示される ように、実アドレス１５２の最上位ビットの実ページアドレス部分１５０を形成 するために供給される。実アドレス１５２のオフセット値１５４は、ライン１５ ６および１５９によって示されるようにオフセット部分２２、およびライン４８ によって示されるように比較装置またはステップ４０によって能動化される能動 化用ゲート１５８から与えられる。それによってオフセット部分２２は、実アド レス１５２のオフセット値１５４を与えるために直接供給される。同様の方法で 、ページテーブルエントリ１１８は、ページテーブルエントリ１１８の実ページ アドレスセグメント１６６が、ライン１６８および１７２によって示されるよう に、能動化用ゲート１７０を介して供給されるようにし、このゲートは、ライン １７４によって示されるように比較装置またはステップ５８からの一致表示によ って能動化される。これにより、ライン１７８および１８４によって示されるよ うに実アドレス１６２のオフセット１７６は、仮想アドレス１２のオフセット部 分２４から、ライン１，７４によって示されるように比較装置またはステップ５ ８によって能動化される能動化用ゲート１８０を介して与えられる。

比較テーブルエントリ１１６および１１８のそれぞれの比較値１２８および１３ ８のどちらかがそれぞれ対応する比較セグメント１８および２０と一致しなけれ ば、その特定の仮想アドレスに対して、要求された実アドレスは主メモリになく 、かつデータは大量メモリバックアップ記憶から得なければならない。

この発明のデータベースハツシュの適合データベースの探索の間に生じる衝突は この発明をこの実施例に適合することによって解決されるだろう。図２ａおよび 図２ｂの説明に関する上述の概念はまたここにも当てはまる。この実施例の実行 は図示的な目的のためにある特定のタイプのレコードを仮定することによって説 明される。ウィリアム　ケント（Ｗｉｌｌｉｓｍ　１ｅｎｔ）による上述の論文 に記録されたものを含むがしかしながらそれらに制限されない他の形式のデータ ベースレコードが当業者に明確な方法で代用されてもよい。以下の例は簡潔な方 法でこの発明を説明することを意図したものであり、当業者に明らかであるため データベース設計技法の説明を意図するものではない。仮想メモリアドレス指定 の実施例の説明されたシステムの実行はまたこの実施例に適用可能である。

例示として、データベースは生徒の名前および様々な科目におけるクラスでのラ ンクから成り、かつ他の記憶情報におけるクラスランキングを基にしてクラス内 成績順位を与える。この特定のタイプのレコードは以下のものを等しいと定義す ることによってこの発明に直接置き換えることができるだろう。

比較部分　生徒の名前 インデックス部分　科目 オフセット部分　クラスでのランク 実アドレス　生徒についての記憶情報 この例において、比較およびインデックス部分は重なるのではなく隣接すると仮 定する。

類似した用語のデータベースレコードは、以下の２つのレコードを参照すること によってわかるとおり、図２ａおよび図２ｂの仮想アドレス選択方式に直接関係 するかもしＢＲＯＷＮ　ＥＮＧＬＩＳＨ１６ ＧＲＥＥＮ　ＥＮＧＬＩＳＨ２１ ＥＮＧＬ　Ｉ　ＳＨを指定するレコードの部分が図２ａおよび図２ｂの実行にお いてインデックスとして使用されれば、第１のレベルで衝突が発生しかつ拡張テ ーブル８２が発生されなければならないことがわかる。ワードＥＮＧＬＩＳＨの デジタル値は、テーブル８２を指す拡張部分８４を含むであろうテーブルエント リ３４を選択するかもしれない。

今、生徒の名前ＢＲＯＷＮおよびＧＲＥＥＮの最後の文字が拡張または補足イン デックス値として使用されるようにインデックスが拡張されるかもしれないと仮 定してみよう。この場合、第２の衝突が発生し、衝突を解決するためにページテ ーブル９２を使用することが必要である。たとえばＢＲＯＷＮのｒＷＪおよびＧ ＲＥＥＮの［Ｅ了のような次の文字の組を使用することは、このレベルでの非衝 突インデックスをもたらす。このことが発生すると、比較セグメントｒＢＲＯＷ ＮＪおよびｒＧ　ＲＥ　Ｅ　ＮＪは、各々の生徒に関連した異なる記憶データベ ース値にアクセスするために使用されるだろう。

データベースからの最後の結果はそれから、各々の生徒について戻された、かつ 仮想アドレスシステムの実ページアドレス値１４４および１６６に類似する独自 の記憶された値と組合わせてオフセットまたは生徒のクラスおよびランクを利用 して、クラスでのランクを各々の生徒に関する他の記憶情報と組合わせる値を形 成するだろう。

上述の発明は、添付の請求の範囲の意図および範囲から外れることなく、当業者 に明らかであろう多くの変更および実行に組込まれるであろうことが理解される はずである。

特に、この発明はメモリページを使用するシステムに関して説明されたが一方で 、それは当業者に周知の技法によってセグメント化、セグメント化の組合わせお よびページングまたは他の認識されたメモリ割当方式を使用するかもしれない、 他のメモリ構成に応用可能であろう。

請求の範囲 １、規定された階層レベルでメモリに記憶される対象を表わす異なる２進ビツト 指定子のインデックス値が比較されるときのメモリ探索システムにおける比較衝 突を解決するためのプロセスであって、前記指定子（１０，１２）の各々が第１ 、第２および第３のセグメントを含み、前記第１のセグメントは比較値（ＣＯＭ Ｐ　１８．２０）を表わし、前記第２のセグメントは前記インデックス値（ＩＮ ＤＥＸＡ　１４，１６）を表わし、 ａ）　前記第２のセグメント（ＩＮＤＥＸ　Ａ　１４゜１６）を使用して（２３ ，２５）、前記第１のテーブルエントリ（３４）の第１のフラグ（８８）が複数 の指定子（１０，１２）の前記第２のセグメント（１４，１６）が前記第１のテ ーブル（３２）で同じエントリを指すことを示すとき第１のテーブル（３２）で 第１のテーブルエントリ（３４）を指すステップと、 ｂ）　前記第１のテーブルエントリ（３４）に見られる拡張値（８４）を使用し て（９１）、第２のテーブル（８２）を指すステップと、 Ｃ）　前記指定子（１０，１２）の前記第１のセグメン）　（１８，２０）から 選択された対応するビットの第１のグループ（ＩＮＤＥＸ　Ｂ　１５．１７）を 使用して（９６，９４）、前記第２のテーブル（８２）で第２のエントリ（９８ ）を指すステップと、 ｄ）　必要に応じて、もし第２のフラグ（１，００）が異なる指定子の前記第１ のグループのビットを示せば前記第２のテーブルエントリ（９８）に見られる付 加的な拡張値（１，０８）を使用して（１０４）、前記第２のテーブルの同じ第 ２のエントリ（９８）を指すステップとを含み、前記第２の拡張値は付加的なテ ーブル（９２）を指し、さらに、 ｅ）　異なる指定子の対応するグループのビットに対して同じエントリを与えな い少なくとも１つのグループのビットが見付けられるまでまたは前記第１のセグ メントの前記ビットのすべてが使用されるまで付加的なフラグ、拡張値、前記指 定子の他の対応するビットのテーブルとグループ（１９，２１）および前記第１ のセグメントから選択される前記指定子の他の対応するビットの付加的なグルー プ（１９，２１）を必要に応じて使用するステップと、ｆ）　前記フラグの１つ が異なる指定子のビットの特定のグループに対して同じエントリが見られないこ とを示すとき、前記２進ビツト指定子（１９，２１）の各々に関連する記憶され た比較セグメント（１２８，１３８）を検索する（１２４．１３４）、最終テー ブル（９２）の最終テーブルエントリ（１１６，１１８）を参照するステップと 、前記記憶された比較セグメント（１２８，１３８）を対応する指定子に関連す る前記第１のセグメント（１８，２０）と比較する（４０．５８）ステップと、 対応する記憶された比較セグメントが前記第１のセグメントと一致すれば、前記 最終テーブルエントリ（１１６゜１１８）にある記憶された値のセグメント（１ ４４，１６６）を前記２進ビツト指定子の前記第３のセグメント（２２，２４） の２進ビツトと組合わせる（１４３，１５８゜１７０．１８０）ステップとを含 む、プロセス。

２、前記２進ビツト指定子がデータベースレコードを表わす、請求項１に記載の プロセス。

３、前記２進ビツト指定子は仮想メモリアドレスを表わし、前記記憶された値の セグメントは実メモリアドレスの最上位ビット部分を表わし、前記第３のセグメ ントは前記実メモリアドレスの最下位ビット部分を表わす、請求項１に記載のプ ロセス。

４、前記仮想メモリアドレスはメモリページテーブルアドレスである、請求項３ に記載のプロセス。

国際調音報告 Ｍｅ　ＰＣＴ／ＬＩ５９１／（１９４６０、−ＰＣＴ／ＵＳ　９１１０９４６０ フロントベージの続き （７２）発明者　デュッダ、クラウス・ゲスタフアメリカ合衆国、５５１１３　 ミネソタ州、ラムシイ・カランティ、ローズビル、ウェスト・エルドリッジ・ア ベニュ、１７７２（７２）発明者　ハンコック、ビータ−・ジョンアメリカ合衆 国、５５１１０　ミネソタ州、ラムシイ・カランティ、ホワイト・ベア・レイク 、ミツドランド・アベニュ、３１８３

Claims (6)

【特許請求の範囲】
1. １．規定された階層レベルでメモリに記憶された対象を表わす異なる２進ビット 指定子のインデックス値が比較されるときに、メモリ探索システムにおける比較 衝突を解決するためのプロセスであって、前記２進ビット指定子の各々は第１、 第２および第３のセグメントを含み、前記第１のセグメントは比較値を表わし、 かつ前記第２のセグメントは前記インデックス値を表わし、 ａ）複数の前記第２のセグメントを比較し、もし同じであれば、第１のテーブル で第１のテーブルエントリを指すステップと、 ｂ）前記第１のテーブルエントリで見出された拡張値を利用して第２のテーブル で第２のテーブルエントリを指すステップと、 ｃ）少なくとも１つのグループのビットが別の２進ビット指定子の対応するグル ープのピットと一致しないことが発見されるまで、または前記第１および第２の セグメントのすべての前記ビットが比較されるまで、前記２進ビット指定子の対 応するビットの組を比較し、必要に応じて連携的に前記第１および第２のセグメ ントから選択される前記２進ビット指定子の他の対応するビットの付加的なグル ープを比較するステップと、 ｄ）異なる２進ビット指定子の前記第１の比較されたグループのビットが一致し て第３のテーブルの第３のテーブルエントリを指す場合は、前記第２のテーブル エントリに見られる拡張値を利用するステップと、ｅ）前記第１のグループのビ ットの各々の連締するグループのビットの各々を比較し、対応する後続のテーブ ルエントリにおいて見出される拡張値を利用した後続の比較の間に一致が見出さ れたときはいつでも、前記第１および第２のセグメントのすべてのビットが比較 されていない限り、その次に続くテーブルにおいて次に続く拡張値エントリを指 すステップと、 ｆ）比較される特定のグループのビットに対して一致が見付けられないとき、最 後のテーブルで拡張値を使用して最終のテーブルで最終のテーブルエントリを指 すステップと、 ｇ）前記最終のテーブルにおいて、最終テーブルエントリを参照して、前記２進 ビット指定子の各々と関連する記憶された比較セグメントを検索するステップと 、ｈ）前記記憶された比較セグメントを、対応する２進ビット指定子に関連する 第１のセグメントと比較するステップと、 ｉ）対応する記憶された比較セグメントが前記第３のセグメントと一致するなら ば、前記最終のテーブルエントリにある記憶された値のセグメントを、前記２進 ビット指定子の前記第３のセグメントの関連するものに対応する２進ビット指定 子と組合わせるステップとを含む、プロセス。
2. ２．前記２進ビット指定子がデータベースレコードを表わす、請求項１に記載の プロセス。
3. ３．前記２進ビット指定子が仮想メモリアドレスを表わし、前記記憶された値の セグメントは実メモリアドレスの最上位ビット部分を表わし、前記第３のセグメ ントは前記実メモリアドレスの最下位ビット部分を表わす、請求項１に記載のプ ロセス。
4. ４．前記テーブルエントリはページテーブルエントリであり、前記テーブルは拡 張テーブルおよび最終テーブルの発生を制御するフラグを含むページテーブルで ある、請求項３に記載のプロセス。
5. ５．対象の探索のための衝突解決法を提供するプロセスであって、前記対象は対 象指定子を使用するメモリから検索され、前記対象指定子の各々はインデックス 部分、比較部分および組合わせ部分を含み、前記部分の各々はいくつかのビット を含み、 ａ）複数の前記対象指定子のインデックス部分の第１のグループを比較して、２ つ以上の前記インデックス部分が同じであるかどうかを決定するステップと、ｂ ）前記対象指定子の比較およびインデックス部分から連続的に選択される、前記 対象指定子の他のインデックス部分の付加的なグループを比較するステップとを 含み、それはインデックス部分の衝突が発生しない比較を得ようとして、前記比 較部分の関連するものからのビットを含めることによって前記インデックス部分 のビットの数を拡大するためのものであり、さらに、 ｃ）前記インデックス部分の衝突の各々に対して拡張テーブルを連携的に発生す るステップを含み、前記拡張テーブルは、非衝突インデックス部分が見出される までまたは前記インデックスおよび比較部分のすべてのビットが比較されるまで 前記拡張インデックス部分の関数であるエントリを含み、さらに、 ｄ）対象指定子に関連する対象の第１の要素を含む非衝突対象指定子が見出され ると最終テーブルを発生するステップと、 ｅ）関連する非衝突対象指定子の組合わせ部分を前記非衝突対象指定子と関連す る対象の第２の要素として組合わせて前記対象を与えるステップとを含む、プロ セス。
6. ６．衝突を有するかもしれない仮想メモリページングシステムにおいて衝突解決 法を提供するプロセスであって、メモリページは、その各々がインデックス部分 、比較部分およびオフセット部分を含む要求アドレスを利用することによって検 索され、 ａ）複数の前記要求アドレスのインデックス部分を比較して２つ以上の前記イン デックス部分が同じであるかどうかを決定し、したがってインデックス値の衝突 を示すステップと、 ｂ）前記２進ビット指定子の対応するビットの第１のグループおよび必要に応じ て、インデックス部分の衝突が発生しない比較を得るように前記インデックス値 を拡張するために、前記要求アドレスの前記比較およびインデックス部分から連 続的に選択された他の要求アドレスのビットの付加的なグループを比較するステ ップと、ｃ）前記インデックス部分の衝突の各々に対して連続的に拡張テーブル を発生するステップを含み、前記拡張テーブルは、非衝突インデックス部分が見 付けられるまでまたは前記インデックスおよび比較部分のすべてのビットが比較 されるまで前記拡張インデックス部分の関数であるエントリを含み、さらに、 ｄ）非衝突要求アドレスが見られると最終テーブルを発生するステップを含み、 それは、前記非衝突要求アドレスに関連する実アドレスの最上位ビット部分を含 み、さらに、 ｅ）前記非衝突要求アドレスのオフセット部分を実アドレスの最下位ビット部分 として、前記要求アドレスに対する関連した最終テーブルに含まれる前記要求ア ドレスの最上位ビット部分と組合わせて前記メモリから前記対象を検索するため に実アドレスを与えるステップとを含む、プロセス。