JPH0646344B2

JPH0646344B2 - 暗号回路

Info

Publication number: JPH0646344B2
Application number: JP12659588A
Authority: JP
Inventors: 光森田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-05-23
Filing date: 1988-05-23
Publication date: 1994-06-15
Anticipated expiration: 2009-06-15
Also published as: JPH01295293A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、データを暗号化または復号化するのに必要
な処理を安全に実現する為の暗号回路に関するものであ
る。

「従来の技術」ＤＥＳ〔１〕・ＦＥＡＬ〔２〕を代表例とするブロック
暗号では、パディングによる暗号解読に手がかりを与
える危険、既知平文攻撃に弱い、ブロック単位にデ
ータが挿入され改ざんされても発覚しない危険がある
〔３〕〕ので、各種暗号利用モードが提案されている
〔４〕。

暗号のランダム化機能に加え、この各種暗号利用モード
を実現する暗号回路として、、第１４図に示すような構
成が提案されている。データを拡散する処理は、主とし
てアルゴリズム処理部内で処理され、３個の鍵レジスタ
と１個の初期値レジスタを備える。制御は、マイクロプ
ログラム制御部により行われる。

一方、暗号鍵を安全に管理するため、暗号回路の外部で
は暗号鍵を暗号化して扱い、暗号回路内部で暗号鍵を元
の平文の形で扱う鍵管理メカニズムが、ＩＳＯから提案
されている〔５〕。

第１４図に示される暗号回路により、この鍵管理メカニ
ズムを実現しようとする場合、２種類の方式が考えられ
る。第１の方は、鍵管理メカニズムを何回かの処理に分
け、暗号回路を何回も利用して実行する。第２の方式
は、暗号回路中で、若干の回路を付加し、マイクロプロ
グラム処理を追加して対処する方法である。

例えば、Ｅ（Ａ，Ｂ），Ｅ（Ａ，Ｃ）→Ｅ（Ｃ，Ｂ）つまり、Ａなる暗号鍵で暗号化されたＢとＣから、Ｃな
る暗号鍵で暗号化されたＢを生成する場合、第１の方式ではＡを先ず復号鍵レジスタにセットし、Ｅ
（Ａ，Ｂ）を暗号回路に入力し、アルゴリズム処理部に
より復号され、回路外に、値Ｂを出力する。Ｅ（Ａ，
Ｃ）を暗号回路に入力し、同様に復号し回路外に、値Ｃ
を出力する。次に、値Ｃを暗号鍵レジスタにセットし、
値Ｂをアルゴリズム処理部により暗号化して、暗号回路
外に取り出す。

第２の方式では、第１５図の破線に示すような若干の回
路を付加し、次の処理をマイクロプログラム処理として
内部的に実現する。Ａを先ず復号鍵レジスタにセット
し、Ｅ（Ａ，Ｂ）を、アルゴリズム処理部により復号
し、値Ｂを初期値レジスタに蓄積する。次に、Ｅ（Ａ，
Ｃ）を暗号回路に入力し、同様に復号したあと暗号鍵レ
ジスタに蓄積する。次に、初期値レジスタに入力された
値Ｂを、暗号鍵レジスタに蓄積された値Ｃにより暗号化
して出力する。

第１の方式の問題は、処理途中で、暗号化されていない
値Ｂ，Ｃが、暗号回路外に取り出されるため、内部処理
を外部から観測しにくいＬＳＩ等で暗号回路を実現して
も、容易に秘密が分かるので、安全上の欠点が有る。

第２の方式の問題は、第１に回路量が増大し、第２にマ
イクロプログラムにするステップ量が増大することであ
る。更に、マイクロプログラム処理のタイミングに併せ
て、Ａ，Ｅ（Ａ，Ｂ），Ｅ（Ａ，Ｃ）の値を取り込む必
要があるので、暗号回路の外に、データ入力を制御する
タイミング機構が必要となる。

以上の問題は、ここで示した処理内容に限らず、第２図
に示すうち、複合処理モードで特に著しい問題となって
いた。

この発明の目的は、上記国際標準機能〔４，５〕のう
ち、必要な機能を抽出し、経済性（少ハード量と高速性
を合わせもつ）と安全性を考慮した暗号回路を実現する
ことにある。

「課題を解決するための手段」この発明によれば第１入力信号は、第１鍵レジスタに入
力し、第２入力信号は、第１・２・３・４セレクタにそ
れぞれ入力し、第３入力信号は、１ビットの第１排他的
論理和回路並びに第５セレクタに入力し、第４入力信号
は、ＡＮＤ回路に入力し、第１出力信号が、第２・３鍵
レジスタにそれぞれ入力され、第１・２・３鍵レジスタ
の出力は、第６セレクタにそれぞれ入力し、その第６セ
レクタの出力は暗号処理回路に入力し、第１セレクタの
出力はブロック連鎖レジスタにパラレル入力され、第５
セレクタの出力信号はブロック連鎖レジスタに下位桁か
ら左シフトに入力され、そのブロック連鎖レジスタの出
力は、第２排他的論理和回路および第３セレクタにそれ
ぞれ入力され、第２排他的論理和回路の出力は、第３セ
レクタに入力されるとともに第７セレクタに入力され、
第２セレクタの出力は、第２排他的論理和回路のもう１
つの入力信号に入力され、第３セレクタの出力は、入力
パリティ回路に入力され、入力パリティ回路の第１出力
信号は、暗号処理回路に入力され、パリティエラーを表
示する入力パリティ回路の第２の出力信号は、第２出力
信号として出力され、暗号処理回路の処理結果は、第４
セレクタのもう一つの入力信号として入力され、第４セ
レクタの出力は、出力パリティ回路に入力され、その出
力パリティ回路の第１の出力信号は第１・２・７セレク
タに入力され、出力パリティ回路のパリティエラーを表
示する第２の出力信号は、入力パリティ回路の第２の出
力信号とともにワイアードオアの形で、第２出力信号と
して出力され、第７セレクタの出力信号は第１出力信号
として出力され、出力パリティ回路の第１の出力信号の
うち上位１ビット信号がＡＮＤ回路のもう一つに入力さ
れ、ＡＮＤ回路の出力は、第１排他的論理和回路のもう
一つの入力信号として入力され、第１排他的論理和回路
の出力は、第５セレクタならびに第３出力信号に出力さ
れる。

つまりこの発明は、上記国際標準機能〔４，５〕のう
ち、特に３種に暗号利用モードによる暗号／復号処理
と、多階層の鍵管理機能のうち必要な機能を抽出し、回
路共有化に着目して、経済性（少ハード量と高速性を合
わせもつ）を実現し、かつ暗号回路内で全ての処理を実
現出来る高い安全性を考慮した暗号回路を実現すること
にある。

少ないハード量は、各種利用モード間の共有部分が多い
ので実現された。

高速性は、論理深度を浅くするため、セレクタを多用す
ることで実現された。

安全性は、鍵管理処理を含めて暗号回路内部で実現され
ることによる。

この発明では、安全性を高めるため、暗号回路内部で、
多階層の鍵管理メカニズムを実現するようにしたので従
来技術における前記第１の方式の欠点を有しない。

又、この発明では、鍵管理メカニズムを何回かの処理に
分け、制御信号と入力データを対にして入力し、データ
入力を制御する複雑なタイミング機構を不用とする。複
雑な処理の場合でも、この制御信号を入力データと対に
して入力する機能により内部のシーケンス処理量を増大
させないで済むので、回路量を増大させずに、柔軟に多
くの処理に対応できる。

また、この発明では、パリティモード有無両方に対応で
きる。これは、ＤＥＳには暗号鍵においては８ビット毎
にパリティを持つ、パリティ付モードのみの仕様がある
が、ＦＥＡＬは１ブロック６４ビット全部をパリティな
しで扱う暗号鍵仕様とＤＥＳ同様のパリティ付仕様の両
方があるので、この発明によればＤＥＳとＦＥＡＬ両方
に対応可能である。

「実施例」第１図はこの発明の実施例を示す。

第１入力信号は、第１鍵レジスタ１０に入力し、第２入
力信号は、第１・２・３・４セレクタ１１，１２，１
３，１４にそれぞぞれ入力し、第３入力信号は、１ビッ
トの第１排他的論理和回路１５並びに第５セレクタ１６
に入力し、第４入力信号は、ＡＮＤ回路１７に入力し、
第１出力信号が、第２・３鍵レジスタ１８，１９にそれ
ぞれ入力され、第１・２・３鍵レジスタ１０，１８，１
９の出力は、第６セレクタ２１にそれぞれ入力し、第６
セレクタ２１の出力は暗号処理回路２２に入力し、第１
セレクタ１１の出力はブロック連鎖レジスタ２３にパラ
レル入力され、第５セレクタ１６の出力信号はブロック
連鎖レジスタ２３に下位桁から左シフトに入力され、そ
のブロック連鎖レジスタ２３の出力は、第２排他的論理
和回路２４および第３セレクタ１３にそれぞれ入力さ
れ、第２排他的論理和回路２４の出力は、第３セレクタ
１３に入力されるとともに第７セレクタ２５に入力さ
れ、第２セレクタ１２の出力は、第２排他的論理和回路
２４のもう１つの入力信号に入力され、第３セレクタ１
３の出力は、入力パリティ回路２６に入力され、入力パ
リティ回路２６の第１出力信号は、暗号処理回路２２に
入力され、パリティエラーを表示する入力パリティ回路
２６の第２の出力信号は、第２出力信号として出力さ
れ、暗号処理回路２２の処理結果は、第４セレクタ１４
のもう一つの入力信号として入力され、第４セレクタ１
４の出力は、出力パリティ回路２７に入力され、その出
力パリティ回路２７の第１の出力信号は第１・２・７セ
レクタ１１，１２，２５に入力され、出力パリティ回路
２７のパリティエラーを表示する第２の出力信号は、入
力パリティ回路２６の第２の出力信号とともにワイアー
ドオアの形で、第２出力信号として出力され、第７セレ
クタ２５の出力信号は第１出力信号として出力され、出
力パリティ回路２７の第１の出力信号のうち上位１ビッ
ト信号がＡＮＤ回路１７のもう一つに入力され、ＡＮＤ
回路１７の出力は、第１排他的論理和回路１５のもう一
つの入力信号として入力され、第１排他的論理和回路１
５の出力は、第５セレクタ１６ならびに第３出力信号に
出力される。

第１鍵レジスタ１０は外部から入力された暗号鍵を１ブ
ロック分保持し、第２鍵レジスタ１８、第３鍵レジスタ
１９は共に出力パリティ回路２７経由で暗号鍵を１ブロ
ック分保持する。暗号処理回路２２は暗号化、つまり暗
号鍵によるブロック単位の暗号処理を行い、また復号、
つまり暗号鍵によるブロック単位の復号処理を行う。ブ
ロック連鎖レジスタ２３はパラレル入力されるデータを
ブロック毎保持し、全データを左へ１ビットシフトし、
最下位（右端）ビットに外から１ビット入力し保持す
る。入力パリティ回路２６はパリティモードでない時は
入力データをそのまま出力し、パリティモードの場合は
パリティチェックを行ってその結果を出力し、またパリ
ティの付与を行う。出力パリティ回路２７はパリティモ
ードでない場合は入力データをそのまま出力し、パリテ
ィモードの場合はパリティチェックをしてその結果を出
力すると共にパリティ削除を行う。

この第１図に示した構成によれば第２図に示す各種の暗
号化処理モードを実行することができる。第２図におい
てＥ（Ａ，Ｂ，Ｃ）はこのモードで暗号鍵Ａの下でＢを
暗号化した値を示し、Ｄ（Ａ，Ｂ，Ｃ）はＣモードで暗
号鍵Ａの下でＢを復号した値を示す。Ｃは基本モード
（ＥＣＢ）、暗号文ブロック連鎖モード（ＣＢＣ）、暗
号文フィードバックモード（ＣＦＢ）のいずれかであ
り、基本モード（ＥＣＢ）はその表示を省略した。

次に各種モードの処理を説明する。ＥＥＣＢモードは２
ステップで行われ、第１ステップでは第３図Ａに示すよ
うに鍵ｋは第２入力信号として入力され、出力パリティ
回路２７でパリティチェックがされ、パリティ削除され
た鍵が第２鍵レジスタ１８に格納される。第２ステップ
では第３図Ｂに示すようにデータｄが第２入力信号とし
て入力され、暗号処理回路２２で鍵ｋで暗号化処理がさ
れて出力される。

ＤＥＣＢモードも２ステップで行われ、第１ステップは
ＥＥＣＢモードの第１ステップと同じであり、第２ステ
ップでは第４図に示すようにデータｄが第２入力信号と
して入力され、暗号処理回路２２で鍵ｋにより復号処理
がなされる。

ＥＣＢＣモードは、３ステップからなる。第１ステップ
は、ＥＥＣＢモードの第１ステップと同じで、第２鍵レ
ジスタ１８に暗号鍵ｋを設定する。

第２ステップは、第５図Ａに示すように第２入力信号の
値を、ブロック連鎖レジスタ２３に初期値ＩＶとして設
定保持する。

第３ステップは、第５図Ｂに示すように第２入力信号の
入力データと、ブロック連鎖レジスタ２３に保持された
値との排他的論理和を回路２４で取り、第２鍵レジスタ
１８に蓄積される暗号鍵ｋを使って暗号処理回路２２に
より暗号化され、その結果を、第１出力信号として出力
するとともに、ブロック連鎖レジスタ２３にその値を蓄
積する。ここで、入力データは、ブロック単位に入力さ
れる。つまり、第３ステップが設定された後は、入力デ
ータのブロック単位毎に、この処理が繰り返される。こ
の結果、前の入力データブロックが、ブロック連鎖レジ
スタ２３を介して、次の出力に影響を与えられることに
なる。

ＤＣＢＣモードは、３ステップからなる。第１ステッ
プ、第２ステップは、ＥＣＢＣモードと同様の処理で、
暗号鍵と初期値を設定する。

第３ステップは、第６図に示すように第２入力信号の入
力データを、第２鍵レジスタ１８に蓄積される暗号鍵ｋ
を使って暗号処理回路２２により復号化し、その結果と
ブロック連鎖レジスタ２３に蓄積される値との排他的論
理和を回路２４で取り、第１出力信号として出力する。
次に、第２入力信号の入力データをブロック連鎖レジス
タ２３に蓄積する。ここで、ＥＥＣＢモードと同様に入
力データは、ブロック単位に入力され、第３ステップが
設定された後は、入力データのブロック単位毎に、この
処理が繰り返される。

ここで、重要な事は、第２入力信号の入力データの各ブ
ロックは、暗号処理回路２２の入力となるとともに、ブ
ロック連鎖レジスタ２３の入力ともなることであり、ブ
ロック連鎖レジスタ２３への書き込みは、前の値が、排
他的論理和の処理に使われた後と言うことである。

ＥＣＦＢモードは、２ステップからなる。第１ステップ
は、ＥＥＣＢモードの第１ステップと同じで、第２鍵レ
ジスタ１８に暗号鍵ｋを設定する。

第２ステップは、第７図に示すようにブロック連鎖レジ
スタ２３に蓄積されていたその時の値を暗号処理回路２
２に入力し、第２鍵レジスタ１８の鍵ｋを使って暗号化
し、その結果から上位１ビットを取り出し、第４入力信
号と論理積をＡＮＤ回路１７で取り、その値と第３入力
信号との排他的論理和を回路１５で取り、その結果を第
３出力信号として出力するとともに、ブロック連鎖レジ
スタ２３の下位ビットとしてレジスタ全体を左１ビット
シフトして入力する。ここで、第３入力信号からの入力
データは、ビット単位に入力される。つまり、第２ステ
ップが設定された後は、入力データのビット毎に、この
処理が繰り返される。この結果、前の入力データビット
が、ブロック連鎖レジスタ２３を介して、次の出力に影
響を与えられる。

ここで、重要なことは、ブロック連鎖レジスタ２３の初
期状態を一つの値に決定するため、第３入力信号のう
ち、最初の６４ビット（ブロック暗号の単位ビット数に
対応する。ここでは、６４ビットとした）の入力は、初
期値入力とし、その間、第４入力信号は、“０”とし、
第３入力信号の６５ビット目以降は、これに併せて、第
４入力信号を、“１”とする。

ＤＣＦＢモードは、２ステップからなる。第１ステップ
は、ＤＣＦＢモードの第１ステップと同じで、第２鍵レ
ジスタ１８に暗号鍵を設定する。

第２ステップは、第８図に示すようにブロック連鎖レジ
スタ２３に蓄積されていたその時の値を暗号処理回路２
２に入力し、第２鍵レジスタ１８の鍵を使って暗号化
し、その結果から上位１ビットを取り出し、第４入力信
号と論理積をＡＮＤ回路１７で取り、その値と第３入力
信号との排他的論理和を回路１５で取り、その結果を第
３出力信号として出力するとともに、第３入力信号の値
をブロック連鎖レジスタ２３の下位ビットとしてレジス
タ全体を左１ビットシフトして入力する。

ここで、重要なことは、ＥＣＦＢモードとは異なり、第
４入力信号は、常に“１”とすることである。また、暗
号処理回路の処理は、暗号化（Ｅ）であり、ＣＦＢ−１
の定義に従うことである。

ＯＦＣモードは３ステップよりなり、第１ステップはＥ
ＥＣＢモードの第１ステップと同様で第２鍵レジスタ１
８に鍵ｋが設定される。第２ステップは第９図Ａに示す
ように第２入力信号のデータｄ₁が暗号処理回路２２で
第２鍵レジスタ１８の鍵により復号され、その結果Ｄ
（ｋ，ｄ₁）はブロック連鎖レジスタ２３に設定され
る。第３ステップにおいて第９図Ｂに示すように第２入
力信号のデータｄ₂と、ブロック連鎖レジスタ２３のＤ
（ｋ，ｄ₁）との排他的論理和が回路２４でとられ、そ
の出力が暗号処理回路２２で第２鍵レジスタ１８の鍵に
より暗号化されて第１出力信号となる。

ＲＦＭＫモードは４ステップよりなり、第１ステップは
第１０図Ａに示すようにマスター鍵ｋが第１鍵レジスタ
１０に設定される。第２ステップでは第１０図Ｂに示す
ように第２入力信号のデータｄ₁が暗号処理回路２２で
第１鍵レジスタ１０の鍵により復号され、その結果Ｄ
（ｋ，ｄ₁）が第２鍵レジスタ１８に設定される。第３
ステップは第１０図Ｃに示すように第２入力信号のデー
タｄ₂が暗号処理回路２２で第１鍵レジスタ１０の鍵に
より復号され、その結果Ｄ（ｋ，ｄ₂）がブロック連鎖
レジスタ２３に格納される。第４ステップは第１０図Ｄ
に示すようにブロック連鎖レジスタ２３のデータＤ
（ｋ，ｄ₂）が暗号処理回路２２で第２鍵レジスタ１８
の鍵Ｄ（ｋ，ｄ₁）により暗号化されて第１出力信号と
なる。

ＲＴＭＫモードは４ステップよりなり、第１ステップ、
第２ステップはＲＦＭＫモードの第１ステップ、第２ス
テップとそれぞれ同じで第１鍵レジスタ１０に鍵ｋが、
第２鍵レジスタ１８に鍵Ｄ（ｋ，ｄ₁）がそれぞれ設定
される。第３ステップは第１１図Ａに示すように第２入
力信号のデータｄ₂が暗号処理回路２２で第２鍵レジス
タ１８鍵Ｄ（ｋ，ｄ₁）により復号され、その結果Ｄ
（Ｄ（ｋ，ｄ₁），ｄ₂）がブロック連鎖レジスタ２３に
格絡される。第４ステップは第１１図Ｂに示すようにブ
ロック連鎖レジスタ２３のデータが暗号処理回路２２で
第１鍵レジスタ１０の鍵により暗号化されて第１出力信
号として出力される。

ＥＫＰモードは７ステップよりなり、第１、第２ステッ
プはＲＦＭＫモードの第１、第２ステップと同様であ
り、第１鍵レジスタ１０に鍵ｋが、第２鍵レジスタ１８
に鍵Ｄ（ｋ，ｄ₁）が設定される。第３ステップは第１
２図Ａに示すように第２入力信号のデータｄ₂が暗号処
理回路２２で第１鍵レジスタ１０の鍵ｋにより復号さ
れ、その結果Ｄ（ｋ，ｄ₂）は第３鍵レジスタ１９に設
定される。第４ステップは第１２図Ｂに示すように第２
入力信号のデータｄ₃が暗号処理回路２２で第１鍵レジ
スタ１０の鍵ｋにより復号され、その結果Ｄ（ｋ，
ｄ₃）はブロック連鎖レジスタ２３に設定される。第５
ステップは第１２図Ｃに示すようにブロック連鎖レジス
タ２３内のＤ（ｋ，ｄ₃）が暗号処理回路２２で第２鍵
レジスタ１８内の鍵Ｄ（ｋ，ｄ₁）により暗号化され、
その結果Ｅ（Ｄ（ｋ，ｄ₁），Ｄ（ｋ，ｄ₃）はブロック
連鎖レジスタ２３に設定される。第６ステップは第１２
図Ｄに示すようにブロック連鎖レジスタ２３のデータが
暗号処理回路２２で第３鍵レジスタ１９の鍵Ｄ（ｋ，ｄ
₂）により復号され、その結果Ｄ〔Ｄ（ｋ，ｄ₂），Ｅ
（Ｄ（ｋ，ｄ₁），Ｄ（ｋ，ｄ₃）〕はブロック連鎖レジ
スタ２３に格納される。第７ステップは第１２図Ｅに示
すようにブロック連鎖レジスタ２３のデータが暗号処理
回路２２で第２鍵レジスタ１８の鍵Ｄ（ｋ，ｄ₁）によ
り暗号化され、その結果が第１出力信号として出力され
る。

ＤＫＰモードは７ステップよりなり、第１、第２、第３
ステップはＥＫＰモードの第１、第２、第３モードと同
様であり、第１鍵レジスタ１０に鍵ｋが、第２鍵レジス
タ１８に鍵Ｄ（ｋ，ｄ₁）が、第３鍵レジスタ１９に鍵
Ｄ（ｋ，ｄ₂）がそれぞれ格納される。第４ステップは
第１３図Ａに示すように第２入力信号のデータｄ₃が暗
号処理回路２２で第２鍵レジスタ１８の鍵Ｄ（ｋ，
ｄ₁）により復号され、その結果Ｄ（Ｄ（ｋ，ｄ₁），ｄ
₃）がブロック連鎖レジスタ２３が格納される。第５ス
テップは第１３図Ｂに示すようにブロック連鎖レジスタ
２３のデータが暗号処理回路２２で第３鍵レジスタ１９
の鍵Ｄ（ｋ，ｄ₂）により暗号化され、その結果Ｅ〔Ｄ
（ｋ，ｄ₂），Ｄ（Ｄｃｋ，ｄ₁，ｄ₃）〕がブロック連
鎖レジスタ２３に格納される。第６ステップは第１３図
Ｃに示すようにブロック連鎖レジスタ２３のデータが暗
号処理回路２２で第２鍵レジスタ１８の鍵Ｄ（ｋ，
ｄ₁）により復号され、その結果Ｄ｛Ｄ（ｋ，ｄ₁），Ｅ
〔Ｄ（ｋ，ｄ₂），Ｄ（Ｄ（ｋ，ｄ₁），ｄ₃）〕｝はブ
ロック連鎖レジスタ２３に格納される。第７ステップは
第１３図Ｄに示すようにブロック連鎖レジスタ２３のデ
ータが暗号処理回路２２で第１鍵レジスタ１０の鍵ｋに
より暗号化され、その結果は第１出力信号として出力さ
れる。

以上述べたようにこの発明の暗号回路によれば各種のモ
ードの処理を行うことができる。

この発明はＤＥＳ、ＦＥＡＬなどブロック暗号一般に適
用可能である。またそのブロック幅は６４ビットに限ら
ない。

「発明の効果」この発明によれば一部の回路を各種モードで共有化する
ことで少ないハード量で暗号回路が実現できる。この
為、１チップのＬＳＩで上記の機能が実現でき、鍵レジ
スタを内蔵するので暗号鍵を直接読み出せない等、秘密
が漏れない機能が実現できる。少ないハード量の為、高
密度なＬＳＩ技術など高度な技術を要しない。この発明
の安全性は、鍵管理処理を含めて暗号回路内部で、全て
実行されることで実現できる。

又、この発明は、鍵管理メカニズムを何回かの処理に分
け、制御信号と入力データを対して入力し、データ入力
を制御する複雑なタイミング機構を不用とする。また、
複雑な処理の場合でも、この制御信号を入力データと対
にして入力することにより内部のシーケンス処理量を増
大させないで済むので、回路量を増大させずに、柔軟に
多くの処理に対応できる。

〔１〕U.S.A.Department of Commerce/Netional Bureau
of Standards,“Data Encryption Standard,”FIPS-PU
B-46(Jan.,1977). 〔２〕清水、宮口：「高速データ暗号アルゴリズムＦＥ
ＡＬ」、電子情報通信学会論文誌Ｄ、Vol. J70-D，No.
７，pp.1413-1423（昭和62年７月）．〔３〕池野、小山：「現代暗号論理」、電子情報通信学
会刊、第４章、（昭和61年９月）．〔４〕ＩＳ8372：“Information Processing-Modes of
Operation for a 64-bit Block Cipher Algorithm”
（ＩＳＯ刊行物）．〔５〕ＩＳＯ／ＤＰ8732：“Banking-key management(W
holesale)”（ＩＳＯ刊行物）．

【図面の簡単な説明】

第１図はこの発明の暗号回路を示す図、第２図は各種処
理モードを示す図、第３図はＥＥＣＢモードの処理を示
す図、第４図はＤＥＣＢモードの処理を示す図、第５図
はＥＣＢＣモードの処理を示す図、第６図はＤＣＢＣモ
ードの処理を示す図、第７図はＥＣＦＢモードの処理を
示す図、第８図はＤＣＦＢモードの処理を示す図、第９
図はＯＦＣモードの処理を示す図、第１０図はＲＦＭＫ
モードの処理を示す図、第１１図はＲＴＴＭＫモードの
処理を示す図、第１２図はＥＫＰモードの処理を示す
図、第１３図はＤＫＰモードの処理を示す図、第１４
図、及び第１５図はそれぞれ従来の暗号回路を示すブロ
ック図である。

Claims

【特許請求の範囲】

【請求項１】第１入力信号は、第１鍵レジスタに入力
し、第２入力信号は、第１・２・３・４セレクタにそれ
ぞれ入力し、第３入力信号は、１ビットの第１排他的論
理和回路並びに第５セレクタに入力し、第４入力信号
は、ＡＮＤ回路に入力し、第１出力信号が、第２・３鍵レジスタにそれぞれ入力さ
れ、第１・２・３鍵レジスタの出力は、第６セレクタに
それぞれ入力し、その第６セレクタの出力は暗号処理回
路に入力し、上記第１セレクタの出力はブロック連鎖レジスタにパラ
レル入力され、上記第５セレクタの出力信号は上記ブロ
ック連鎖レジスタに下位桁から左シフトに入力され、そ
のブロック連鎖レジスタの出力は、第２排他的論理和回
路および上記第３セレクタにそれぞれ入力され、第２排
他的論理和回路の出力は、上記第３セレクタに入力され
るとともに第７セレクタに入力され、上記第２セレクタ
の出力は、第２排他的論理和回路のもう１つの入力信号
に入力され、上記第３セレクタの出力は、入力パリティ
回路に入力され、その入力パリティ回路の第１出力信号
は、上記暗号処理回路に入力され、パリティエラーを表
示する上記入力パリティ回路の第２の出力信号は、第２
出力信号として出力され、上記暗号処理回路の処理結果
は、上記第４セレクタのもう一つの入力信号として入力
され、上記第４セレクタの出力は、出力パリティ回路に
入力され、その出力パリティ回路の第１の出力信号は上
記第１・２・７セレクタに入力され、上記出力パリティ
回路のパリティエラーを表示する第２の出力信号は、上
記入力パリティ回路の第２の出力信号とともにワイアー
ドオアの形で、第２出力信号として出力され、上記第７
セレクタの出力信号は上記第１出力信号として出力さ
れ、上記出力パリティ回路の第１の出力信号のうち上位
１ビット信号が上記ＡＮＤ回路のもう一つに入力され、
そのＡＮＤ回路の出力は、上記第１排他的論理和回路の
もう一つの入力信号として入力され、その第１排他的論
理和回路の出力は、上記第５セレクタならびに第３出力
信号に出力される暗号回路。