JPH064462A - Bus coupling system - Google Patents

Bus coupling system

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JPH064462A
JPH064462A JP4161494A JP16149492A JPH064462A JP H064462 A JPH064462 A JP H064462A JP 4161494 A JP4161494 A JP 4161494A JP 16149492 A JP16149492 A JP 16149492A JP H064462 A JPH064462 A JP H064462A
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JP
Japan
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bus
access
function
access request
master
Prior art date
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Withdrawn
Application number
JP4161494A
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Japanese (ja)
Inventor
Akira Jinzaki
明 陣▲崎▼
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To improve the throughput of the system by connecting plural bus masters to plural buses so that an access between each bus can be executed, with regard to the bus coupling system for coupling plural buses. CONSTITUTION:In the case where a first bus master means 104 designates an address for accessing a second bus 102 to a first bus 101, an inter-bus access control means 109 outputs a second bus access request 107 to a second bus master means 108. A second bus master means 108 executes arbitration of a competition between a first bus 101 and a second bus 102, and controls a switch means 103. In the case a second bus master means 108 designates an address for accessing a first bus to a second bus 102, a first bus access request 105 is executed to a first bus master means 104, and after waiting for a bus opening notice 106 therefrom, a second bus 102 is accessed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、複数のバスを結合する
ためのバス結合方式に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus coupling system for coupling a plurality of buses.

【0002】[0002]

【従来の技術及び発明が解決しようとする課題】計算機
システムにおいては、プロセッサ、メモリ、又は入出力
装置等を接続するために、アドレス線、データ線、制御
線からなるバスが用いられる。
2. Description of the Related Art In a computer system, a bus consisting of an address line, a data line and a control line is used to connect a processor, a memory, an input / output device or the like.

【0003】ここで、バスに多くのデバイス、特にプロ
セッサなどの能動的にバスアクセスを行うバスマスタデ
バイス(以下、単にバスマスタと呼ぶ)が多く接続され
ていると、各バスマスタによるバスへのアクセスが競合
する確立が高くなるため、システム全体のスループット
をバスの処理能力以上に向上させることができないとい
う問題点を有している。
If many devices are connected to the bus, especially a bus master device (hereinafter simply referred to as a bus master) that actively accesses the bus, such as a processor, the bus masters compete for access to the bus. However, there is a problem in that the throughput of the entire system cannot be improved beyond the processing capacity of the bus because the probability of communication becomes higher.

【0004】例えば、バス上に2つのバスマスタと、メ
モリ等の2つのスレーブデバイスが接続され、上述の2
つのバスマスタは上述の2つのスレーブデバイスにアク
セスする可能性があるとする。この場合、第1のバスマ
スタがバスをアクセスしている間は、第2のバスマスタ
は、バスをアクセスできず、第1のバスマスタのバスサ
イクルの実行の終了を待つ必要がある。また、第1のバ
スマスタが第1のスレーブデバイスをアクセスし、第2
のバスマスタが第2のスレーブデバイスをアクセスする
ような場合でも、バスサイクルを実行する権利は同時に
は1つのバスマスタにしか与えられないため、権利を与
えられなかったバスマスタはバスサイクルの実行を待た
なければならない。
For example, two bus masters and two slave devices such as memories are connected to the bus, and the above-mentioned 2
It is assumed that one bus master may access the above two slave devices. In this case, while the first bus master is accessing the bus, the second bus master cannot access the bus and needs to wait for the completion of the execution of the bus cycle of the first bus master. Also, the first bus master accesses the first slave device,
Even when the bus master of the above accesses the second slave device, the right to execute the bus cycle is given to only one bus master at the same time. Therefore, the bus master not given the right must wait for the execution of the bus cycle. I have to.

【0005】従来の計算機システムでは、バスマスタは
プロセッサ1個という場合が多く、上述の問題は深刻で
はなかったが、複数のプロセッサをバスによって結合し
たマルチプロセッサシステムでは重要な課題となる。
In the conventional computer system, the bus master is often one processor, and the above-mentioned problem is not serious, but it is an important problem in a multiprocessor system in which a plurality of processors are connected by a bus.

【0006】また、ディスクコントローラやネットワー
クコントローラなどのインテリジェント化によりプロセ
ッサ以外のバスマスタが増加しており、それらをバスに
接続する場合にも上述と同様の問題が発生する。
Further, the number of bus masters other than processors is increasing due to the intelligentization of disk controllers and network controllers, and the same problem as described above occurs when connecting them to the bus.

【0007】本発明は、複数のバスマスタを複数のバス
に接続し各バス間のアクセスを可能とすることにより、
システムのスループットを向上させることを目的とす
る。
According to the present invention, by connecting a plurality of bus masters to a plurality of buses and enabling access between the buses,
The purpose is to improve the throughput of the system.

【0008】[0008]

【課題を解決するための手段】本発明の第1の態様とし
て以下の構成を有する。まず、複数のバスを選択的に接
続するスイッチ手段を有する。
The first aspect of the present invention has the following configuration. First, it has a switch means for selectively connecting a plurality of buses.

【0009】次に、各バスにそれぞれ対応して設けら
れ、自バス内に閉じたバスアクセス制御を行うバス内ア
クセス制御手段を有する。また、各バスにそれぞれ対応
して設けられ、自バス以外の他バスへその他バスのバス
アクセス要求を出力するバスアクセス要求出力手段を有
する。
Next, there is an in-bus access control means that is provided for each bus and that performs closed bus access control within its own bus. Further, it has a bus access request output means which is provided corresponding to each bus and outputs a bus access request of the other bus to a bus other than the own bus.

【0010】更に、各バスにそれぞれ対応して設けら
れ、自バス以外のバスアクセス要求出力手段からの自バ
スのバスアクセス要求に応じて自バスのバスアクセス制
御を行うバス間アクセス制御手段を有する。
Further, there is provided inter-bus access control means which is provided corresponding to each bus and which controls the bus access of its own bus in response to a bus access request of its own bus from a bus access request output means other than the own bus. .

【0011】そして、2つ以上の前述したバスにまたが
るバスアクセス時にスイッチ手段にバスアクセスに係る
バス同士を接続させるスイッチ制御手段を有する。本発
明の第2の態様として以下の構成を有する。
Further, there is provided switch control means for connecting the buses related to the bus access to the switch means when the bus access is made over two or more of the above-mentioned buses. The second aspect of the present invention has the following configuration.

【0012】図1は、本発明の第2の態様のブロック図
である。まず、スイッチ手段103は、第1及び第2の
バス101、102を選択的に接続する。
FIG. 1 is a block diagram of the second aspect of the present invention. First, the switch means 103 selectively connects the first and second buses 101 and 102.

【0013】次に、第1のバスマスタ手段104は、第
1のバス101に接続される。そして、第1のバス10
1を開放していないときに第1のバス101をアクセス
する機能を有する。また、第1のバス101をアクセス
していない時に外部からの第1のバスアクセス要求10
5に対して第1のバス101を開放し外部に第1のバス
開放通知106を出力する機能を有する。更に、外部か
らの第1のバス101へのアクセスが終了した場合に第
1のバス101を確保する機能を有する。
Next, the first bus master means 104 is connected to the first bus 101. And the first bus 10
It has a function of accessing the first bus 101 when 1 is not released. Further, when the first bus 101 is not accessed, the first bus access request 10 from the outside is sent.
5 has the function of opening the first bus 101 and outputting the first bus release notification 106 to the outside. Further, it has a function of securing the first bus 101 when the access to the first bus 101 from the outside is completed.

【0014】続いて、第2のバスマスタ手段108は、
第2のバス102に接続される。そしてまず、第2のバ
ス102を開放していないときに第2のバス102をア
クセスする機能を有する。次に、第2のバス102をア
クセスしていない時に外部からの第2のバスアクセス要
求107に対して第2のバス102を開放する機能を有
する。また、外部からの第2のバス102へのアクセス
が終了した場合に第2のバス102を確保する機能を有
する。更に、第2のバス102を開放した場合にスイッ
チ手段103に第1のバス101と第2のバス102を
接続させる機能を有する。加えて、第1のバスマスタ手
段104による第2のバス102へのアクセスが終了し
た場合にスイッチ手段103に第1のバス101と第2
のバス102を切り離させる機能を有する。更に、第1
のバス101をアクセスするアドレスを第2のバス10
2に対して指定しようとする場合であって外部からの第
2のバスアクセス要求107が入力していないときに第
1のバスアクセス要求105を第1のバスマスタ手段1
04に出力する機能を有する。その後、第1のバスマス
タ手段104からの第1のバス開放通知106を待って
スイッチ手段103に第1のバス101と第2のバス1
02を接続させる機能を有する。その後、第1のバス1
01をアクセスするアドレスを第2のバス102に対し
て指定する機能を有する。そして、アクセスを終了した
場合にスイッチ手段103に第1のバス101と第2の
バス102を切り離させる機能を有する。
Then, the second bus master means 108
It is connected to the second bus 102. First, it has a function of accessing the second bus 102 when the second bus 102 is not open. Next, it has a function of releasing the second bus 102 in response to a second bus access request 107 from the outside when the second bus 102 is not being accessed. Further, it has a function of securing the second bus 102 when the access to the second bus 102 from the outside is completed. Further, it has a function of connecting the first bus 101 and the second bus 102 to the switch means 103 when the second bus 102 is opened. In addition, when the access to the second bus 102 by the first bus master means 104 is completed, the switch means 103 is provided with the first bus 101 and the second bus 102.
Has a function of disconnecting the bus 102. Furthermore, the first
Address for accessing the bus 101 of the second bus 10
2 when the second bus access request 107 from the outside is not input, the first bus access request 105 is sent to the first bus master unit 1
04 has the function of outputting. After that, after waiting for the first bus release notification 106 from the first bus master means 104, the first bus 101 and the second bus 1 are sent to the switch means 103.
02 has the function of connecting. Then the first bus 1
It has a function of designating an address for accessing 01 to the second bus 102. Then, it has a function of causing the switch means 103 to disconnect the first bus 101 and the second bus 102 when the access is completed.

【0015】更に、バス間アクセス制御手段109は、
第1のバス101に接続され、第1のバスマスタ手段1
04が第2のバス102をアクセスするアドレスを第1
のバス101に対して指定した場合に第2のバスマスタ
手段108に第2のバスアクセス要求107を出力する
機能を有する。
Further, the inter-bus access control means 109 is
First bus master means 1 connected to the first bus 101
04 assigns the first address to access the second bus 102
It has a function of outputting the second bus access request 107 to the second bus master means 108 when the bus 101 is designated.

【0016】上述の本発明の第2の態様において、第2
のバスマスタ手段108から第1のバスマスタ手段10
4への第1のバスアクセス要求105と、それに対する
応答である第1のバスマスタ手段104から第2のバス
マスタ手段108への第1のバス開放通知106は、バ
ス間アクセス制御手段109を介して通知されるように
構成されてもよい。
In the second aspect of the present invention described above, the second
Bus master means 108 to first bus master means 10
The first bus access request 105 to the fourth bus 4 and the first bus release notification 106 from the first bus master means 104 to the second bus master means 108, which is a response thereto, are transmitted via the inter-bus access control means 109. It may be configured to be notified.

【0017】本発明の第3の態様として以下の構成を有
する。図2は、本発明の第3の態様のブロック図であ
る。まず、スイッチ手段203は、第1及び第2のバス
201、202を選択的に接続する。
The third aspect of the present invention has the following configuration. FIG. 2 is a block diagram of the third aspect of the present invention. First, the switch means 203 selectively connects the first and second buses 201 and 202.

【0018】第1のバスマスタ手段208は、第1のバ
ス201に接続される。そして、まず、第1のバス20
1を開放していないときに第1のバス201をアクセス
する機能を有する。次に、第1のバス201をアクセス
していない時に外部からの第1のバスアクセス要求20
4に対し第1のバス201を開放し外部に第1のバス開
放通知205を出力する機能を有する。また、外部から
の第1のバス201へのアクセスが終了した場合に第1
のバス201を確保する機能を有する。続いて、外部か
らの第2のバスアクセス中止信号206に応じて第1の
バス201を介した第2のバス202へのアクセスを中
止する機能を有する。更に、中止後に第1のバス201
を開放し外部に第1のバス開放通知205を通知する機
能を有する。そして、中止後に外部からの第2のバスア
クセスリトライ信号207に応じて中止した第1のバス
201を介した第2のバス202へのアクセスを再開す
る機能を有する。
The first bus master means 208 is connected to the first bus 201. And first, the first bus 20
It has a function of accessing the first bus 201 when 1 is not released. Next, the first bus access request 20 from the outside when the first bus 201 is not accessed
4 has a function of releasing the first bus 201 and outputting a first bus release notification 205 to the outside. Also, when the access to the first bus 201 from the outside is completed, the first
It has a function of securing the bus 201. Subsequently, it has a function of stopping access to the second bus 202 via the first bus 201 in response to an external second bus access stop signal 206. Furthermore, after the cancellation, the first bus 201
Has a function of releasing the first bus release notification 205 to the outside. After the suspension, it has a function of restarting access to the second bus 202 via the suspended first bus 201 in response to a second bus access retry signal 207 from the outside.

【0019】第2のバスマスタ手段213は、第2のバ
ス202に接続される。そして、まず、第2のバス20
2を開放していないときに第2のバス202をアクセス
する機能を有する。次に、第2のバス202をアクセス
していない時に外部からの第2のバスアクセス要求20
9に対し第2のバス202を開放し外部に第2のバス開
放通知210を出力する機能を有する。また、外部から
の第2のバス202へのアクセスが終了した場合に第2
のバス202を確保する機能を有する。続いて、外部か
らの第1のバスアクセス中止信号211に応じて第2の
バス202を介した第1のバス201へのアクセスを中
止する機能を有する。更に、中止後に第2のバス202
を開放し外部に第2のバス開放通知210を出力する機
能を有する。そして、中止後に外部からの第1のバスア
クセスリトライ信号212に応じて中止した第2のバス
202を介した第1のバス201へのアクセスを再開す
る機能を有する。
The second bus master means 213 is connected to the second bus 202. And first, the second bus 20
It has a function of accessing the second bus 202 when the 2 is not released. Next, the second bus access request 20 from the outside when the second bus 202 is not accessed
9 has a function of releasing the second bus 202 and outputting a second bus release notification 210 to the outside. In addition, when the external access to the second bus 202 is completed, the second
Has a function of securing the bus 202. Subsequently, it has a function of stopping access to the first bus 201 via the second bus 202 in response to a first bus access stop signal 211 from the outside. Furthermore, after the cancellation, the second bus 202
To release the second bus release notification 210 to the outside. After the suspension, it has a function of restarting access to the first bus 201 via the suspended second bus 202 in response to an external first bus access retry signal 212.

【0020】第1のバス間アクセス制御手段215は、
第1のバスマスタ手段208が第2のバス202をアク
セスするアドレスを第1のバス201に対し指定した場
合に第2のバスマスタ手段213に第2のバスアクセス
要求209を出力する機能を有する。次に、外部からの
第2のバスアクセス要求取下げ信号214に応じて第1
のバスマスタ手段208に第2のバスアクセス中止信号
206を出力すると共に第2のバスアクセス要求209
を取り下げる機能を有する。また、第1のバスマスタ手
段208からの第1のバス開放通知205に応じてスイ
ッチ手段203に第1のバス201と第2のバス202
を接続させる機能を有する。更に、第2のバスマスタ手
段213による第1のバス201へのアクセスが終了し
た場合にスイッチ手段203に第1のバス201と第2
のバス202を切り離させる機能を有する。そして、第
2のバスアクセス中止信号206の出力後に第2のバス
マスタ手段213による第1のバス201へのアクセス
が終了した場合に第1のバスマスタ手段208に第2の
バスアクセスリトライ信号207を出力する機能を有す
る。
The first inter-bus access control means 215 is
The first bus master unit 208 has a function of outputting a second bus access request 209 to the second bus master unit 213 when the first bus 201 specifies an address for accessing the second bus 202. Next, in response to the second bus access request cancellation signal 214 from the outside, the first
Second bus access stop signal 206 to the second bus access means 209 and second bus access request 209.
With the function of withdrawing. Also, in response to the first bus release notification 205 from the first bus master unit 208, the switch unit 203 is provided with the first bus 201 and the second bus 202.
Has the function of connecting. Further, when the access to the first bus 201 by the second bus master unit 213 is completed, the switch unit 203 is provided with the first bus 201 and the second bus 201.
It has a function of disconnecting the bus 202. A second bus access retry signal 207 is output to the first bus master unit 208 when the access to the first bus 201 by the second bus master unit 213 is completed after the output of the second bus access stop signal 206. Have the function to

【0021】第2のバス間アクセス制御手段217は、
第2のバスマスタ手段213が第1のバス201をアク
セスするアドレスを第2のバス202に対し指定した場
合に第1のバスマスタ手段208に第1のバスアクセス
要求204を出力する機能を有する。次に、外部からの
第1のバスアクセス要求取下げ信号216に応じて第2
のバスマスタ手段213に第1のバスアクセス中止信号
211を出力すると共に第1のバスアクセス要求204
を取り下げる機能を有する。また、第2のバスマスタ手
段213からの第2のバス開放通知210に応じてスイ
ッチ手段203に第1のバス201と第2のバス202
を接続させる機能を有する。更に、第1のバスマスタ手
段208による第2のバス202へのアクセスが終了し
た場合にスイッチ手段203に第1のバス201と第2
のバス202を切り離させる機能を有する。そして、第
1のバスアクセス中止信号211の出力後に第1のバス
マスタ手段208による第2のバス202へのアクセス
が終了した場合に第2のバスマスタ手段213に第1の
バスアクセスリトライ信号212を出力する機能を有す
る。
The second inter-bus access control means 217 is
It has a function of outputting the first bus access request 204 to the first bus master unit 208 when the second bus master unit 213 specifies an address for accessing the first bus 201 for the second bus 202. Then, in response to the first bus access request withdrawal signal 216 from the outside, the second
Of the first bus access stop signal 211 to the first bus access request 204
With the function of withdrawing. Further, in response to the second bus release notification 210 from the second bus master unit 213, the switch unit 203 is provided with the first bus 201 and the second bus 202.
Has the function of connecting. Further, when the access to the second bus 202 by the first bus master unit 208 is completed, the switch unit 203 is provided with the first bus 201 and the second bus 202.
It has a function of disconnecting the bus 202. Then, when the access to the second bus 202 by the first bus master unit 208 is completed after the output of the first bus access stop signal 211, the first bus access retry signal 212 is output to the second bus master unit 213. Have the function to

【0022】バス間アクセス競合調停手段218は、第
1のバス間アクセス制御手段215から第2のバスアク
セス要求209が出力されかつ第2のバス間アクセス制
御手段217から第1のバスアクセス要求204が出力
されている場合において、第1のバスアクセス要求20
4を優先する場合には第2のバス間アクセス制御手段2
17に第1のバスアクセス要求取下げ信号216を出力
する機能を有する。そして、第2のバスアクセス要求2
09を優先する場合には第1のバス間アクセス制御手段
215に第2のバスアクセス要求取下げ信号214を出
力する機能を有する。
The inter-bus access competition arbitration means 218 outputs the second bus access request 209 from the first inter-bus access control means 215 and the second inter-bus access control means 217 to the first bus access request 204. Is output, the first bus access request 20
When priority is given to No. 4, the second inter-bus access control means 2
17 has a function of outputting the first bus access request cancellation signal 216. Then, the second bus access request 2
When the priority is given to 09, it has a function of outputting the second bus access request cancellation signal 214 to the first inter-bus access control means 215.

【0023】以上の本発明の第1、第2、又は第3の態
様の構成において、バスアクセス要求の対象となったバ
スがスイッチ手段によって他のバスと接続された以後、
バスアクセス要求の対象となったバスに接続される装置
は、そのバス上で消滅したアドレスストローブ信号など
の制御信号に対する処理をそのバス上で消滅していない
データストローブ信号などの他の制御信号に基づいて行
うように構成することができる。
In the above configuration of the first, second or third aspect of the present invention, after the bus which is the target of the bus access request is connected to another bus by the switch means,
The device connected to the bus that is the target of the bus access request processes the control signal such as the address strobe signal that has disappeared on the bus to another control signal such as the data strobe signal that has not disappeared on the bus. Can be configured to be based on.

【0024】又は、スイッチ制御手段は、スイッチ手段
に2つ以上のバス同士を接続させるときに、接続された
バス上で消滅しているアドレスストローブ信号などの制
御信号を再生するように構成することもできる。
Alternatively, the switch control means may be configured to reproduce a control signal such as an address strobe signal that has disappeared on the connected buses when connecting the two or more buses to the switch means. You can also

【0025】[0025]

【作用】本発明の第1の態様においては、通常は、スイ
ッチ制御手段は、スイッチ手段に複数のバス同士を接続
させておらず、各バスに接続されるバス内アクセス制御
手段は、自バス内に閉じたバスアクセス制御を、独立に
かつ並行して行うことができる。この結果、装置全体の
スループットを向上させることができる。
In the first aspect of the present invention, normally, the switch control means does not connect a plurality of buses to the switch means, and the intra-bus access control means connected to each bus is its own bus. Internal bus access control can be performed independently and in parallel. As a result, the throughput of the entire device can be improved.

【0026】そして、任意のバスに接続される装置が他
のバスをアクセスする場合、バスアクセス要求出力手段
が自バス以外の他バスへバスアクセス要求を出力する。
この結果、他バスのバス間アクセス制御手段は、バスア
クセス要求に基づいてその他バスのバスアクセスを行
う。また、スイッチ制御手段は、スイッチ手段に上述の
バスアクセスに係るバス同士を接続させる。
When a device connected to an arbitrary bus accesses another bus, the bus access request output means outputs a bus access request to another bus other than the own bus.
As a result, the inter-bus access control means for the other bus performs bus access for the other bus based on the bus access request. Also, the switch control means connects the buses related to the above-mentioned bus access to the switch means.

【0027】本発明の第2の態様では、第1のバス10
1に他バスアクセス機能を持たない汎用CPUなどの第
1のバスマスタ手段104が接続され、第2のバス10
2に他バスアクセス機能を有する第2のバスマスタ手段
108が接続される構成において、第1のバス101と
第2のバス102との間の相互アクセスが実現される。
In the second aspect of the present invention, the first bus 10
1 is connected to a first bus master unit 104 such as a general-purpose CPU having no other bus access function, and the second bus 10
In the configuration in which the second bus master unit 108 having the other bus access function is connected to 2, the mutual access between the first bus 101 and the second bus 102 is realized.

【0028】ここで、第1のバスマスタ手段104が第
2のバス102をアクセスするアドレスを第1のバス1
01に対して指定した場合、バス間アクセス制御手段1
09が第2のバスマスタ手段108に第2のバスアクセ
ス要求107を出力する。この結果、第2のバスマスタ
手段108は、第1のバス101と第2のバス102の
間の競合の適切な調停制御を行い、また、スイッチ手段
103を制御する。これにより、第1のバスマスタ手段
104は第1のバス101を介して第2のバス102を
アクセス可能となる。
Here, the address for the first bus master means 104 to access the second bus 102 is the first bus 1
If 01 is specified, inter-bus access control means 1
09 outputs the second bus access request 107 to the second bus master unit 108. As a result, the second bus master unit 108 performs appropriate arbitration control of the competition between the first bus 101 and the second bus 102, and also controls the switch unit 103. As a result, the first bus master unit 104 can access the second bus 102 via the first bus 101.

【0029】一方、第2のバスマスタ手段108が第1
のバス101をアクセスするアドレスを第2のバス10
2に対して指定する場合には、まず、第2のバスマスタ
手段108自身が第1のバスマスタ手段104に第1の
バスアクセス要求105を出力する。そして、第2のバ
スマスタ手段108は、第1のバスマスタ手段104か
らのバス開放通知106を待って、第1のバス101を
アクセスするアドレスを第2のバス102に対して指定
する。これにより、第2のバスマスタ手段108は第2
のバス102を介して第1のバス101をアクセス可能
となる。
On the other hand, the second bus master means 108 is the first
Address for accessing the bus 101 of the second bus 10
In the case of specifying for 2, first, the second bus master unit 108 itself outputs the first bus access request 105 to the first bus master unit 104. Then, the second bus master unit 108 waits for the bus release notification 106 from the first bus master unit 104, and specifies the address for accessing the first bus 101 to the second bus 102. As a result, the second bus master unit 108 becomes the second bus master unit 108.
The first bus 101 can be accessed via this bus 102.

【0030】本発明の第3の態様では、第1のバス20
1と第2のバス202の双方に、他バスアクセス機能を
持たない汎用CPUなどの第1のバスマスタ手段208
と第2のバスマスタ手段209が接続される構成におい
て、第1のバス201と第2のバス202との間の相互
アクセスが実現される。
In the third aspect of the present invention, the first bus 20
First bus master unit 208 such as a general-purpose CPU having no other bus access function on both the first and second buses 202
And the second bus master unit 209 are connected, mutual access between the first bus 201 and the second bus 202 is realized.

【0031】ここで、第1のバスマスタ手段208が第
2のバス202をアクセスするアドレスを第1のバス2
01に対して指定した場合に、第1のバス間アクセス制
御手段215が第2のバスマスタ手段213に第2のバ
スアクセス要求209を出力する。この結果、第2のバ
ス間アクセス制御手段217は、第2のバスマスタ手段
213からの第2のバス開放通知210に応じてスイッ
チ手段203を制御する。これにより、第1のバスマス
タ手段208は第1のバス201を介して第2のバス2
02をアクセス可能となる。
Here, the address for the first bus master unit 208 to access the second bus 202 is the first bus 2
When 01 is designated, the first inter-bus access control means 215 outputs the second bus access request 209 to the second bus master means 213. As a result, the second inter-bus access control means 217 controls the switch means 203 according to the second bus release notification 210 from the second bus master means 213. As a result, the first bus master unit 208 causes the second bus 2 via the first bus 201.
02 becomes accessible.

【0032】同様に、第2のバスマスタ手段213が第
1のバス201をアクセスするアドレスを第2のバス2
02に対して指定した場合に、第2のバス間アクセス制
御手段217が第1のバスマスタ手段208に第1のバ
スアクセス要求204を出力する。この結果、第1のバ
ス間アクセス制御手段215は、第1のバスマスタ手段
208からの第1のバス開放通知205に応じてスイッ
チ手段203を制御する。これにより、第2のバスマス
タ手段213は第2のバス202を介して第1のバス2
01をアクセス可能となる。
Similarly, the address for the second bus master unit 213 to access the first bus 201 is set to the second bus 2
In the case of specifying 02, the second inter-bus access control means 217 outputs the first bus access request 204 to the first bus master means 208. As a result, the first inter-bus access control means 215 controls the switch means 203 according to the first bus release notification 205 from the first bus master means 208. As a result, the second bus master unit 213 causes the first bus 2 via the second bus 202.
01 becomes accessible.

【0033】また、第2のバスアクセス要求209と第
1のバスアクセス要求204が競合した場合には、バス
間アクセス競合調停手段218が調停を行う。そして、
バス間アクセス競合調停手段218は、第2のバスアク
セス要求209を優先する場合には、第2のバス間アク
セス制御手段217に第1のバスアクセス要求取下げ信
号216を出力する。これを受け取った第2のバス間ア
クセス制御手段217は、第2のバスマスタ手段213
に第1のバスアクセス中止信号211を出力すると共に
第1のバスアクセス要求204を取り下げる。これによ
り、第1のバスマスタ手段208は第1のバス201を
介して第2のバス202をアクセス可能となる。
When the second bus access request 209 and the first bus access request 204 conflict, the inter-bus access conflict arbitration means 218 arbitrates. And
The inter-bus access contention arbitration means 218 outputs the first bus access request withdrawal signal 216 to the second inter-bus access control means 217 when giving priority to the second bus access request 209. Upon receiving this, the second inter-bus access control means 217, the second bus master means 213.
And outputs the first bus access stop signal 211 to the first bus access request 204 and withdraws the first bus access request 204. As a result, the first bus master unit 208 can access the second bus 202 via the first bus 201.

【0034】同様に、バス間アクセス競合調停手段21
8は、第1のバスアクセス要求204を優先する場合に
は、第1のバス間アクセス制御手段215に第2のバス
アクセス要求取下げ信号214を出力する。これを受け
取った第1のバス間アクセス制御手段215は、第1の
バスマスタ手段208に第2のバスアクセス中止信号2
06を出力すると共に第2のバスアクセス要求209を
取り下げる。これにより、第2のバスマスタ手段213
は第2のバス202を介して第1のバス201をアクセ
ス可能となる。
Similarly, inter-bus access contention arbitration means 21.
When giving priority to the first bus access request 204, 8 outputs the second bus access request withdrawal signal 214 to the first inter-bus access control means 215. Upon receiving this, the first inter-bus access control means 215 sends the second bus access stop signal 2 to the first bus master means 208.
06 is output and the second bus access request 209 is canceled. As a result, the second bus master unit 213
Makes it possible to access the first bus 201 via the second bus 202.

【0035】ここで、バスアクセス要求の対象となった
バスがスイッチ手段によって他のバスと接続された以
後、バスアクセス要求の対象となったバスに接続される
装置は、そのバス上で消滅したアドレスストローブ信号
などの制御信号に対する処理を行うことができない。そ
こで、これらの装置は、その処理を、そのバス上で消滅
していないデータストローブ信号などの他の制御信号に
基づいて行うように構成すれば、アドレスストーブ信号
に対する処理と同様の処理が可能となる。
Here, after the bus targeted for the bus access request is connected to another bus by the switch means, the device connected to the bus targeted for the bus access request disappears on the bus. Processing for control signals such as address strobe signals cannot be performed. Therefore, if these devices are configured to perform the processing based on other control signals such as a data strobe signal that has not disappeared on the bus, the same processing as that for the address stove signal can be performed. Become.

【0036】又は、スイッチ制御手段が、スイッチ手段
に2つ以上のバス同士を接続させるときに、接続された
バス上で消滅しているアドレスストローブ信号などの制
御信号を再生するように構成すれば、バスアクセス要求
の対象となったバスに接続される装置は、アドレススト
ーブ信号に対する処理を行うことができる。
Alternatively, when the switch control means connects two or more buses to the switch means, the switch control means reproduces a control signal such as an address strobe signal disappearing on the connected buses. A device connected to the bus that is the target of the bus access request can perform processing on the address stove signal.

【0037】[0037]

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。 <第1の実施例の全体構成>図3は、本発明の第1の実
施例が適用されるネットワークの構成図である。
Embodiments of the present invention will now be described in detail with reference to the drawings. <Overall Configuration of First Embodiment> FIG. 3 is a configuration diagram of a network to which the first embodiment of the present invention is applied.

【0038】光ファイバリング306を中心に構成され
るネットワーク301には、複数のノード302(図3
では、#000、#***、#%%%、などの番号で示されている)
が接続される。
A network 301 constructed around an optical fiber ring 306 has a plurality of nodes 302 (see FIG. 3).
Are indicated by numbers such as # 000, # ***, # %%%, etc.)
Are connected.

【0039】ノード302において、プロセッサバス3
05には複数のプロセッサ304が接続され、プロセッ
サバス305はメッセージ通信装置303に収容され
る。メッセージ通信装置303は、プロセッサバス30
5を介してプロセッサ304が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング306に
対して入力又は出力されるメッセージデータが格納され
たフレームを処理する。このメッセージ通信装置303
内のバスの構成が、本発明に最も関連する。
At node 302, processor bus 3
A plurality of processors 304 are connected to 05, and a processor bus 305 is accommodated in the message communication device 303. The message communication device 303 has a processor bus 30.
5, the processor 304 processes the message data transmitted or received, and processes the frame in which the message data input to or output from the optical fiber ring 306 is stored. This message communication device 303
The configuration of the buses within is most relevant to the present invention.

【0040】次に、図4は、第1の実施例における図3
のノード302内のメッセージ通信装置303の構成図
である。実メモリ407は、メッセージデータを一時保
持する通信バッファとして機能する。
Next, FIG. 4 shows FIG. 3 in the first embodiment.
3 is a configuration diagram of a message communication device 303 in the node 302 of FIG. The real memory 407 functions as a communication buffer that temporarily holds message data.

【0041】制御メモリ408は、メッセージの通信に
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ407内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
(通信状態)を示すデータを記憶する。
The control memory 408, for each virtual page address in the virtual storage space used for message communication, if the virtual page address is assigned to the real page address in the real memory 407, the real page The address and data indicating the page state (communication state) of the virtual page address are stored.

【0042】プロセッサバスインタフェース412は、
図3のプロセッサバス305を収容すると共に外部バス
401に接続され、図3のプロセッサ304からプロセ
ッサバス305を介して入力されるメッセージデータ等
を、外部バス401及びバーチャルメモリコントローラ
409を介して実メモリ407に出力し、逆に、実メモ
リ407からバーチャルメモリコントローラ409及び
外部バス401を介して入力されるメッセージデータ等
を、プロセッサバス305を介してプロセッサ304に
出力する。
The processor bus interface 412 is
3 is connected to the external bus 401 while accommodating the processor bus 305 of FIG. 3, and message data and the like input from the processor 304 of FIG. 3 via the processor bus 305 is real memory via the external bus 401 and the virtual memory controller 409. 407, and conversely, message data and the like input from the real memory 407 via the virtual memory controller 409 and the external bus 401 are output to the processor 304 via the processor bus 305.

【0043】また、プロセッサバスインタフェース41
2は、外部バス401、バス結合部411及びCPUバ
ス402を介して、CPU413との間で、通信制御デ
ータの授受を行う。
Further, the processor bus interface 41
2 exchanges communication control data with the CPU 413 via the external bus 401, the bus coupling unit 411, and the CPU bus 402.

【0044】図3には明示してないが、図4では、プロ
セッサバス305は、1ノードあたり2本設けられてい
る。従って、プロセッサバスインタフェース412も、
各プロセッサバス305に対応して、#0と#1の2つが設
けられている。そして、#0のプロセッサバスインタフェ
ース412は、制御線419を用いて、#0と#1の各プロ
セッサバスインタフェース412が外部バス401をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース412は、制御線421、422
を介して、後述するCPUバスアービタ414及びI/
Oコントローラ415との間でバスの使用に関する制御
データを授受しながら、外部バス401の競合制御を行
って、必要なときには制御線420を介してバス結合部
411の開閉制御を行う。
Although not explicitly shown in FIG. 3, in FIG. 4, two processor buses 305 are provided per node. Therefore, the processor bus interface 412 also
Two # 0 and # 1 are provided corresponding to each processor bus 305. Then, the # 0 processor bus interface 412 uses the control line 419 to perform contention control when the # 0 and # 1 processor bus interfaces 412 access the external bus 401. Further, the processor bus interface 412 of # 0 has control lines 421 and 422.
Via a CPU bus arbiter 414 and I /
While exchanging control data regarding bus use with the O controller 415, competition control of the external bus 401 is performed, and opening / closing control of the bus coupling unit 411 is performed via the control line 420 when necessary.

【0045】ネットワーク制御回路410は、フレーム
の送信時には、CPU413からCPUバス402、I
/Oコントローラ415、及びネットワーク命令/結果
バス403を介して入力される送信命令に基づいて、制
御メモリアクセスバス406を介して制御メモリ408
をアクセスしながら、実メモリ407からバーチャルメ
モリコントローラ409及びネットワークデータ送信バ
ス405を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング306に送出し、その送信結果を、ネット
ワーク命令/結果バス403、I/Oコントローラ41
5、及びCPUバス402を介してCPU413に通知
する。
The network control circuit 410 sends the frame from the CPU 413 to the CPU bus 402, I.
/ O controller 415 and control command 408 via control memory access bus 406 based on send commands input via network command / result bus 403.
While accessing, read message data to be transmitted from the real memory 407 via the virtual memory controller 409 and the network data transmission bus 405, construct a transmission frame including the message data, and send it to the optical fiber ring 306. The transmission result is sent to the network command / result bus 403 and I / O controller 41.
5 and the CPU 413 via the CPU bus 402.

【0046】また、ネットワーク制御回路410は、光
ファイバリング306からのフレームの受信時には、制
御メモリアクセスバス406を介して制御メモリ408
をアクセスしながら、その受信フレームを他のノード3
02へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス40
4からバーチャルメモリコントローラ409を介して実
メモリ407に格納し、その受信結果を、ネットワーク
命令/結果バス403、I/Oコントローラ415、及
びCPUバス402を介してCPU413に通知する。
Further, the network control circuit 410, when receiving a frame from the optical fiber ring 306, controls the control memory 408 via the control memory access bus 406.
Access the received frame to another node 3
Relay to 02. Alternatively, the message data in the received frame is extracted and the network data reception bus 40
4 to the real memory 407 via the virtual memory controller 409, and the reception result is notified to the CPU 413 via the network command / result bus 403, the I / O controller 415, and the CPU bus 402.

【0047】CPU413は、CPUバス402に接続
され、動作開始時に、CPUバス402に接続されるE
PROM416からCPUバス402に接続されるプロ
グラムRAM417に書き込まれる制御プログラムに従
って動作する。
The CPU 413 is connected to the CPU bus 402 and is connected to the CPU bus 402 at the start of operation.
It operates according to the control program written in the program RAM 417 connected from the PROM 416 to the CPU bus 402.

【0048】このCPU413は、CPUバス402、
バス結合部411、及び外部バス401を介して、プロ
セッサバスインタフェース412との間で、通信制御デ
ータの授受を行う。
This CPU 413 has a CPU bus 402,
Communication control data is exchanged with the processor bus interface 412 via the bus coupling unit 411 and the external bus 401.

【0049】また、CPU413は、フレームの送信時
には、CPUバス402、I/Oコントローラ415、
及びネットワーク命令/結果バス403を介して、送信
命令をネットワーク制御回路410へ出力し、その後、
ネットワーク制御回路410から、ネットワーク命令/
結果バス403、I/Oコントローラ415、及びCP
Uバス402を介して、送信結果通知を受け取る。逆
に、CPU413は、フレームの受信時には、ネットワ
ーク制御回路410から、ネットワーク命令/結果バス
403、I/Oコントローラ415、及びCPUバス4
02を介して、受信結果通知を受け取る。
The CPU 413, when transmitting a frame, uses the CPU bus 402, the I / O controller 415,
And output a send command to the network control circuit 410 via the network command / result bus 403, and thereafter
From the network control circuit 410, a network command /
Result bus 403, I / O controller 415, and CP
The transmission result notification is received via the U bus 402. Conversely, the CPU 413 receives from the network control circuit 410 the network command / result bus 403, the I / O controller 415, and the CPU bus 4 when receiving a frame.
A reception result notification is received via 02.

【0050】更に、CPU413は、CPUバス402
を介して制御メモリ408内の各仮想ページアドレスの
ページ状態データ(通信状態を示すデータ)をアクセス
すると共に、CPUバス402及びバーチャルメモリコ
ントローラ409を介して制御メモリ408内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
407をアクセスする。
Further, the CPU 413 has a CPU bus 402.
The page state data (data indicating the communication state) of each virtual page address in the control memory 408 is accessed via the control memory 408, and the realization of each virtual page address in the control memory 408 is performed via the CPU bus 402 and the virtual memory controller 409. The page address data and the real memory 407 are accessed.

【0051】I/Oコントローラ415は、CPUバス
402に接続され、外部の周辺装置が接続される周辺装
置バス418を収容する。また、I/Oコントローラ4
15は、前述したように、CPUバス402及びネット
ワーク命令/結果バス403を介して、CPU413と
ネットワーク制御回路410との間で授受される送信命
令、送信結果通知又は受信結果通知を中継する。
The I / O controller 415 is connected to the CPU bus 402 and accommodates a peripheral device bus 418 to which external peripheral devices are connected. In addition, I / O controller 4
As described above, the relay unit 15 relays the transmission command, the transmission result notification, or the reception result notification exchanged between the CPU 413 and the network control circuit 410 via the CPU bus 402 and the network command / result bus 403.

【0052】更に、I/Oコントローラ415は、CP
U413が外部バス401をアクセスするアドレスをC
PUバス402に対して指定した場合に、制御線422
を介して#0のプロセッサバスインタフェース412に、
外部バスアクセス要求を出力する。
Further, the I / O controller 415 uses the CP
U413 is the address for accessing the external bus 401 to C
When specified for the PU bus 402, the control line 422
To the processor bus interface 412 of # 0 via
Outputs an external bus access request.

【0053】CPUバスアービタ414は、プロセッサ
バスインタフェース412から制御線421を介してC
PUバスアクセス要求(バスグラント要求)を受け取っ
た場合に、CPU413に対して制御線423を介して
バス使用要求(バスグラント要求)を出力し、CPU4
13から制御線423を介してバス使用許可(バスグラ
ントアクノリッジ)を受け取り、それに基づいてCPU
バスアクセス許可(バスグラントアクノリッジ)を制御
線421を介して#0のプロセッサバスインタフェース4
12に返す。
The CPU bus arbiter 414 is C from the processor bus interface 412 via the control line 421.
When the PU bus access request (bus grant request) is received, the bus use request (bus grant request) is output to the CPU 413 via the control line 423, and the CPU 4
13 receives a bus use permission (bus grant acknowledge) from the control line 423 via the control line 423.
Bus access permission (bus grant acknowledge) is sent via the control line 421 to the # 0 processor bus interface 4
Return to 12.

【0054】バーチャルメモリコントローラ409は、
プロセッサバスインタフェース412と実メモリ407
との間で外部バス401を介して授受されるデータ、C
PU413と実メモリ407又は制御メモリ408との
間でCPUバス402を介して授受されるデータ、ネッ
トワーク制御回路410と実メモリ407との間でネッ
トワークデータ受信バス404又はネットワークデータ
送信バス405を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。
The virtual memory controller 409 is
Processor bus interface 412 and real memory 407
Data exchanged with the external bus 401, C
Data transmitted and received between the PU 413 and the real memory 407 or the control memory 408 via the CPU bus 402, and between the network control circuit 410 and the real memory 407 via the network data reception bus 404 or the network data transmission bus 405. The switching control and the contention control of the exchanged data are performed.

【0055】以上の構成を有する第1の実施例の動作に
ついて説明する。 <プロセッサ間通信の全体動作>今、図3及び図4にお
いて、例えば#000のノード302内の1つのプロセッサ
304から、#***のノード302内の他の1つのプロセ
ッサ304にメッセージデータを送信する場合の全体動
作について説明する。
The operation of the first embodiment having the above configuration will be described. <Overall operation of inter-processor communication> Now, in FIG. 3 and FIG. 4, for example, message data is sent from one processor 304 in the node 302 of # 000 to another processor 304 in the node 302 of # ***. The overall operation when transmitting will be described.

【0056】この場合に、#000のノード302内の1つ
のプロセッサ304から送信されるメッセージデータ
は、プロセッサバス305を介してそのノード内のメッ
セージ通信装置303(以下、#000のメッセージ通信装
置303と呼ぶ)の実メモリ407に転送された後に、
#***のノード302内のメッセージ通信装置303(以
下、#***のメッセージ通信装置303と呼ぶ)の実メモ
リ407に送られ、その後、その実メモリ407からプ
ロセッサバス305を介して宛て先のプロセッサ304
に転送される。即ち、各メッセージ通信装置303の実
メモリ407は、通信バッファとして機能する。メッセージ通信装置303間の通信方式 ここで、メッセージ通信装置303間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。
In this case, the message data transmitted from one processor 304 in the node # 000 is the message communication device 303 in that node (hereinafter, the message communication device 303 in # 000) via the processor bus 305. Call)) to the real memory 407,
The message is sent to the real memory 407 of the message communication device 303 in the node 302 of # *** (hereinafter referred to as the message communication device 303 of # ***), and then the destination from the real memory 407 via the processor bus 305. The processor 304
Transferred to. That is, the real memory 407 of each message communication device 303 functions as a communication buffer. Communication method between message communication apparatuses 303 Here, a special method called a network virtual storage method is applied to communication of message data between the message communication apparatuses 303.

【0057】まず、図3のネットワーク301全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ(16進数)までの仮想ページア
ドレスに分割される。1つの仮想ページは、メッセージ
データの1単位であるパケットを十分に収容可能な固定
長(例えば8キロバイト長)のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、16進数で表現する。
First, in the entire network 301 of FIG.
A virtual memory space is defined. This virtual storage space is divided into a plurality of virtual pages, and message data is communicated via these virtual pages. For example, the virtual storage space is divided into virtual page addresses of 0000 to FFFF pages (hexadecimal number). One virtual page has a fixed length (for example, 8 kilobyte length) data length that can sufficiently accommodate a packet that is one unit of message data. Unless otherwise specified, the virtual page address and the dictated real page address are represented by hexadecimal numbers.

【0058】次に、この仮想記憶空間の所定ページ数毎
例えば16ページ毎に、ネットワーク301に接続され
る各ノード302のメッセージ通信装置303が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード302のメッセージ通信装置303が割り当てら
れ、0010〜001Fページには#001番目のノード302のメ
ッセージ通信装置303が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ(3桁の *
及び %はそれぞれ0〜 Fの16進数のうち任意の数)に
は、それぞれ#***番目及び#%%%番目の各ノード302の
メッセージ通信装置303が割り当てられる。
Next, the message communication device 303 of each node 302 connected to the network 301 is allocated for every predetermined number of pages of this virtual storage space, for example, every 16 pages. For example, the message communication device 303 of the # 000th node 302 is allocated to the 0000 to 000F page, the message communication device 303 of the # 001th node 302 is allocated to the 0010 to 001F page, and so on. ** 0-*** F page and %%% 0-%%% F page (3 digit *
And% are arbitrary numbers in hexadecimal numbers from 0 to F), the message communication device 303 of each of the # *** th and # %%% th nodes 302 is assigned.

【0059】従って、上述の例では、ネットワーク30
1には、#000〜#FFFまでの最大で4096台のメッセー
ジ通信装置303が接続可能である。一方、各メッセー
ジ通信装置303内の実メモリ407は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ407のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
64〜256ページ程度でよい。
Therefore, in the above example, the network 30
1, a maximum of 4096 message communication devices 303 from # 000 to #FFF can be connected. On the other hand, the real memory 407 in each message communication device 303 is divided into a plurality of real pages each having the same data length as the above-mentioned virtual page. The page capacity of the real memory 407 may be much smaller than the page capacity of the virtual storage space, and may be, for example, about 64 to 256 pages.

【0060】次に、各メッセージ通信装置303の制御
メモリ408にはそれぞれ、図5に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図5に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置303内の実メモリ407の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。
Next, as shown in FIG. 5, control data for all virtual page addresses is stored in the control memory 408 of each message communication device 303. As shown in FIG. 5, the control data of each virtual page address indicates the real page address data of the real memory 407 in the own message communication device 303 associated with the virtual page address and the communication state of the virtual page address. And page status data shown.

【0061】そして、初期状態として、各ノード302
内のメッセージ通信装置303の制御メモリ408にお
いて、そのノード302に割り当てられている仮想ペー
ジアドレスには、CPU413のネットワーク用受信制
御機能によって、自メッセージ通信装置303の実メモ
リ407内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、CP
U413がプログラムRAM417に記憶された制御プ
ログラムを実行することにより実現される。
Then, as an initial state, each node 302
In the control memory 408 of the message communication device 303 in the internal message communication device 303, an arbitrary empty page in the real memory 407 of the message communication device 303 is assigned to the virtual page address assigned to the node 302 by the network reception control function of the CPU 413. The real page address of the network receiving buffer provided in the above and the receiving buffer allocation state VP as the page state are written in advance. The network reception control function is a CP
This is realized by the U413 executing the control program stored in the program RAM 417.

【0062】例えば、#000のメッセージ通信装置303
の制御メモリ408において、自メッセージ通信装置3
03に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図5に示されるよう
に、実メモリ407内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
For example, # 000 message communication device 303
In the control memory 408 of the self message communication device 3
As shown in FIG. 5, each virtual page address of 0000,0001, ..., 000F pages allocated to the 03 is assigned to each real page of s, q, ..., p in the real memory 407. The address has been written and the page status VP indicating the receive buffer allocation status has been written.

【0063】また、#***のメッセージ通信装置303の
制御メモリ408において、自メッセージ通信装置30
3に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図5に示されるように、
実メモリ407内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。
In the control memory 408 of the # *** message communication device 303, the own message communication device 30
As shown in FIG. 5, each virtual page address of **** 0, *** 1, ..., *** F page assigned to
The page status indicating the receive buffer allocation status in which each real page address of v, u, ..., T in the real memory 407 is written.
VP is written.

【0064】同様に、#%%%のメッセージ通信装置303
の制御メモリ408において、自メッセージ通信装置3
03に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図5に示されるよう
に、実メモリ407内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
Similarly, # %%% message communication device 303
In the control memory 408 of the self message communication device 3
, %%% 0, %%% 1, ..., %%% F, the virtual page addresses assigned to pages 03, y, w, in real memory 407 are as shown in FIG. , X are written, and the page state VP indicating the receive buffer allocation state is written.

【0065】今、後述する転送動作により、例えば#000
のメッセージ通信装置303の実メモリ407内の、実
ページアドレスがr であるネットワーク用送信バッファ
(後述する)に、#000のノード302内の1つのプロセ
ッサ304からメッセージデータが転送されているもの
とする。
Now, by the transfer operation described later, for example, # 000
The message data is transferred from one processor 304 in the node # 000 302 to the network transmission buffer (to be described later) whose real page address is r in the real memory 407 of the message communication device 303 of FIG. To do.

【0066】CPU413のネットワーク用送信制御機
能は、CPUバス402及びバーチャルメモリコントロ
ーラ409を介して実メモリ407内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ304が収容され
るノード302に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図5の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、CPU413がプログラムRAM417に
記憶された制御プログラムを実行することにより実現さ
れる。
The network transmission control function of the CPU 413 analyzes the destination address part in the header of the message data stored in the network transmission buffer in the real memory 407 via the CPU bus 402 and the virtual memory controller 409. By doing so, the virtual page address assigned to the node 302 accommodating the processor 304 corresponding to the destination address, which has the page state of the buffer unallocated state NA, is determined. In the example of FIG. 5, for example, the virtual page address *** 2 is determined. The network transmission control function is realized by the CPU 413 executing the control program stored in the program RAM 417.

【0067】次に、CPU413のネットワーク用送信
制御機能は、制御メモリ408内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図5の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。
Next, the network transmission control function of the CPU 413 writes the real page address of the network transmission buffer in which the above-mentioned message data is stored in the determined virtual page address in the control memory 408, Change the status from the buffer unallocated status NA to the transmission status SD. In the example of FIG. 5, the real page address r and the transmission state SD are set to the virtual page address *** 2, for example.

【0068】そして、CPU413のネットワーク用送
信制御機能は、I/Oコントローラ415内の送信用F
IFOに、CPUバス402を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。
The transmission control function for the network of the CPU 413 is the transmission F function in the I / O controller 415.
The virtual page address described above and the transfer length of the message data described above are written into the IFO via the CPU bus 402 together with the transmission command.

【0069】ネットワーク制御回路410は、I/Oコ
ントローラ415内の送信用FIFOから、ネットワー
ク命令/結果バス403を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス406を介して制
御メモリ408に指定し、制御メモリ408から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ409内の
DMA転送用レジスタに設定する。
When the network control circuit 410 reads the above-mentioned transmission command or the like from the transmission FIFO in the I / O controller 415 via the network command / result bus 403, the virtual page added to the transmission command. The address is specified in the control memory 408 via the control memory access bus 406, the real page address set in the above virtual page address is read from the control memory 408, and set in the DMA transfer register in the virtual memory controller 409. To do.

【0070】そして、ネットワーク制御回路410は、
バーチャルメモリコントローラ409に、送信されるべ
きメッセージデータが含まれる実メモリ407内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス405を介してネットワーク制御回路410
にDMA転送させる。
Then, the network control circuit 410
The page data of the real page address in the real memory 407 including the message data to be transmitted to the virtual memory controller 409 is transferred via the network data transmission bus 405 to the network control circuit 410.
To DMA transfer.

【0071】ネットワーク制御回路410は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング30
6に送出する。なお、光ファイバリング306のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路410は、光ファイ
バリング306上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。
The network control circuit 410 extracts message data corresponding to the transfer length of the message data added to the send command from the above page data, and the message data and the virtual page address added to the send command. And a transmission frame including the transfer length of the message data and generating the transmission frame.
Send to 6. The token ring network method is adopted as the frame transmission method of the optical fiber ring 306, and the network control circuit 410 can send the transmission frame only when a free token circulating on the optical fiber ring 306 is acquired. .

【0072】図5の例においては、#000のメッセージ通
信装置303から、仮想ページアドレス***2と実メモリ
407内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
306に送出される。
In the example of FIG. 5, the transmission frame including the virtual page address *** 2 and the message data stored in the real page address r in the real memory 407 is sent from the message communication device 303 of # 000. It is sent to the optical fiber ring 306.

【0073】上述の送信フレームは、光ファイバリング
306に接続されている他のノード302(図3参照)
に順次転送される。各ノード302内のメッセージ通信
装置303のネットワーク制御回路410は、光ファイ
バリング306から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス406を
介して制御メモリ408から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード302のメッセージ通信装
置303に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路410が送出したものであ
るか否かを判別する。
The above-mentioned transmission frame is transmitted to another node 302 (see FIG. 3) connected to the optical fiber ring 306.
Are sequentially transferred to. When the network control circuit 410 of the message communication device 303 in each node 302 fetches the transmission frame from the optical fiber ring 306, the page state corresponding to the virtual page address stored in the transmission frame is controlled by the control memory access bus 406. Read from the control memory 408 via, and whether or not the page state is the receive buffer allocation state VP, that is, whether or not the virtual page address is assigned to the message communication device 303 of the own node 302, or the page It is determined whether or not the state is the transmission state SD, that is, whether or not the transmission frame is transmitted by the own network control circuit 410.

【0074】ネットワーク制御回路410は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ407に取り込む。
When the network control circuit 410 determines that the page state of the virtual page address stored in the transmission frame is the reception buffer allocation state VP,
The message data stored in the transmission frame is fetched in the real memory 407 as follows.

【0075】即ち、ネットワーク制御回路410は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス406を介して制御メモリ
408に指定し、制御メモリ408から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ409内のDMA転
送用レジスタに設定する。そして、ネットワーク制御回
路410は、バーチャルメモリコントローラ409に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス404を介して実メモリ407内の
上述の実ページアドレスにDMA転送させる。
That is, the network control circuit 410 first designates the virtual page address stored in the transmission frame to the control memory 408 via the control memory access bus 406, and the control memory 408 changes the virtual page address to the above virtual page address. The set real page address is read out and set in the DMA transfer register in the virtual memory controller 409. Then, the network control circuit 410 causes the virtual memory controller 409 to
The message data included in the transmission frame is DMA-transferred to the above-mentioned real page address in the real memory 407 via the network data reception bus 404.

【0076】その後、ネットワーク制御回路410は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス406を介して制御メモリ40
8に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。
After that, the network control circuit 410
The virtual page address stored in the transmission frame is
Control memory 40 via control memory access bus 406
8 is specified, and the page status of the virtual page address is changed from the reception buffer allocation status VP to the reception completion status RD.

【0077】更に、ネットワーク制御回路410は、I
/Oコントローラ415内の受信用FIFOに、ネット
ワーク命令/結果バス403を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。
Further, the network control circuit 410 is
The virtual page address extracted from the transmission frame and the transfer length of the message data are written to the reception FIFO in the / O controller 415 via the network command / result bus 403 together with the result code indicating the success or failure of the reception.

【0078】最後に、ネットワーク制御回路410は、
光ファイバリング306から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング306に送出する。
Finally, the network control circuit 410
After writing the reception success notification in the response area in the above-mentioned transmission frame received from the optical fiber ring 306, the transmission frame is sent to the optical fiber ring 306 again.

【0079】例えば、図5の例では、#***のメッセージ
通信装置303のネットワーク制御回路410は、#000
のノード302からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ408上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ408の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ40
7内のネットワーク用受信バッファに取り込んだ後、制
御メモリ408の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。
For example, in the example of FIG. 5, the network control circuit 410 of the message communication device 303 of # *** is # 000.
The message stored in the transmission frame is determined by determining that the page state on the control memory 408 of the virtual page address *** 2 stored in the transmission frame from the node 302 is the reception buffer allocation state VP. The data is transferred to the real memory 40 having the real page address u set to the virtual page address *** 2 of the control memory 408.
After being fetched into the network receive buffer in 7, the page state of the virtual page address *** 2 of the control memory 408 is changed from the receive buffer allocation state VP to the reception completion state RD.

【0080】上述の受信結果通知は、CPU413によ
り、CPUバス402を介して受信される。即ち、CP
U413のネットワーク用受信制御機能は、CPUバス
402を介してI/Oコントローラ415内の受信用F
IFOから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをCPUバス402を介して制御メ
モリ408に指定し、そのページ状態と実ページアドレ
スを読み出す。
The above-mentioned reception result notification is received by the CPU 413 via the CPU bus 402. That is, CP
The reception control function for the network of U413 is the reception F in the I / O controller 415 via the CPU bus 402.
When the above result notification is received from the IFO and if the result code is successful, the virtual page address that is a part of the result notification is specified in the control memory 408 via the CPU bus 402, and the page status Read the real page address.

【0081】上述のページ状態が受信完了状態RDである
ならば、CPU413のネットワーク用受信制御機能
は、まず、CPUバス402及びバーチャルメモリコン
トローラ409を介して実メモリ407を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。
If the page state described above is the reception completion state RD, the network reception control function of the CPU 413 first controls the real memory 407 via the CPU bus 402 and the virtual memory controller 409 to make the above-mentioned real state. Separates the real page specified by the page address from the network receive buffer and connects it to the processor send-wait buffer queue.

【0082】その後、CPU413のネットワーク用受
信制御機能は、CPUバス402及びバーチャルメモリ
コントローラ409を介して実メモリ407を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでCPUバス402を介して制御メモリ4
08をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。
After that, the network reception control function of the CPU 413 controls the real memory 407 via the CPU bus 402 and the virtual memory controller 409 to connect an arbitrary empty page to the network reception buffer. Control memory 4 via CPU bus 402 with a virtual page address that is part of the reception result notification
08 is accessed, and the real page address of the above-mentioned empty page and the reception buffer allocation state VP as the page state are written to the virtual page address.

【0083】これ以後、実メモリ407内のプロセッサ
用送信待ちバッファキューに対する処理は、CPU41
3のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。
Thereafter, the processing for the processor transmission waiting buffer queue in the real memory 407 is performed by the CPU 41.
3 from the network reception control function to the processor transmission control function described later.

【0084】一方、ネットワーク制御回路410は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ408から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング306に送出する。
On the other hand, the network control circuit 410 reads out the page state corresponding to the virtual page address stored in the transmission frame from the control memory 408, and as a result, the page state is neither the reception buffer allocation state VP nor the transmission state SD. If it is determined that the transmission frame is transmitted, the transmission frame is directly transmitted to the optical fiber ring 306.

【0085】例えば、図5の例では、#%%%のメッセージ
通信装置303のネットワーク制御回路410は、#000
のノード302からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ408上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング306に送出する。
For example, in the example of FIG. 5, the network control circuit 410 of the # %%% message communication device 303 uses the # 000
By determining that the page state on the control memory 408 of the virtual page address *** 2 stored in the transmission frame from the node 302 of the node 302 is neither the reception buffer allocation state VP nor the transmission state SD, the transmission frame is left as it is. It is sent to the optical fiber ring 306.

【0086】上述のようにして光ファイバリング306
上を順次転送された送信フレームは、最後に送信元のノ
ード302内のメッセージ通信装置303のネットワー
ク制御回路410に戻る。
Optical fiber ring 306 as described above.
The transmission frame sequentially transferred above returns to the network control circuit 410 of the message communication device 303 in the node 302 which is the transmission source.

【0087】送信元のネットワーク制御回路410は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ408から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路410が送
出した送信フレームであることを判別する。
The source network control circuit 410 is
As a result of reading the page state corresponding to the virtual page address stored in the transmission frame from the control memory 408, by determining that it is the transmission state SD,
It is determined that the transmission frame is the transmission frame transmitted by the own network control circuit 410.

【0088】この場合に、ネットワーク制御回路410
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス406を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ408のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。
In this case, the network control circuit 410
After confirming that the reception success notification is written in the response area of the received transmission frame, the control memory 408 of the control memory 408 corresponding to the virtual page address stored in the transmission frame is transmitted via the control memory access bus 406. The page state is changed from the transmission state SD to the transmission completion state SC.

【0089】そして、ネットワーク制御回路410は、
I/Oコントローラ415内の受信用FIFOに、ネッ
トワーク命令/結果バス403を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。
Then, the network control circuit 410
The virtual page address extracted from the transmission frame is written to the reception FIFO in the I / O controller 415 via the network command / result bus 403 together with the result code indicating the success or failure of the transmission.

【0090】上述の送信結果通知は、CPU413によ
り、CPUバス402を介して受信される。即ち、CP
U413のネットワーク用送信制御機能は、CPUバス
402を介してI/Oコントローラ415内の受信用F
IFOから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをCPUバス402を介して制御メ
モリ408に指定し、そのページ状態と実ページアドレ
スを読み出す。
The above-mentioned transmission result notification is received by the CPU 413 via the CPU bus 402. That is, CP
The network transmission control function of the U413 is performed by the reception F in the I / O controller 415 via the CPU bus 402.
When the above result notification is received from the IFO, if the result code is successful, the virtual page address that is a part of the result notification is specified in the control memory 408 via the CPU bus 402, and the page status is changed. Read the real page address.

【0091】上述のページ状態が送信完了状態SCである
ならば、CPU413のネットワーク用送信制御機能
は、まず、CPUバス402及びバーチャルメモリコン
トローラ409を介して実メモリ407を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。
If the above-mentioned page state is the transmission completion state SC, the network transmission control function of the CPU 413 first controls the real memory 407 via the CPU bus 402 and the virtual memory controller 409 to make the above-mentioned real state. The real page specified by the page address is separated from the network send buffer and used as a free page.

【0092】その後、CPU413のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでCPUバス402を介して制御メモリ4
08をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。
After that, the network transmission control function of the CPU 413 controls the control memory 4 via the CPU bus 402 with the virtual page address which is a part of the above-mentioned transmission result notification.
08 is accessed, and the buffer unallocated state NA is written as the page state of the virtual page address.

【0093】以上のように、ネットワーク301(図3
参照)上において、1つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置303に割り当てられる。そし
て、メッセージ通信装置303間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。
As described above, the network 301 (see FIG.
In the above, one virtual storage space is defined, and a virtual page having a fixed data length that constitutes this space is assigned to each message communication device 303. Then, the communication of the message data between the message communication devices 303 is performed using this virtual page. As a result, blocking control and sequence control that are performed in normal packet communication are not required.

【0094】また、光ファイバリング306上の各ノー
ド302内のメッセージ通信装置303のネットワーク
制御回路410は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ408上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。
When the network control circuit 410 of the message communication device 303 in each node 302 on the optical fiber ring 306 receives a transmission frame, the virtual page address stored in the transmission frame causes the network control circuit 410 on the control memory 408. By accessing the page state, the received transmission frame can be processed at high speed.

【0095】加えて、光ファイバリング306上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード302内のメッセージ通信装置303のネットワ
ーク制御回路410は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング306に送出する。従って、この送信フレームが
光ファイバリング306上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。
In addition, a response area is provided in the transmission frame transferred on the optical fiber ring 306, and the network control circuit 410 of the message communication device 303 in the node 302 on the reception side transmits the reception result of the transmission frame. It writes in the response area of the frame and sends it out again to the optical fiber ring 306. Therefore, by the time this transmission frame is transferred on the optical fiber ring 306 and returned to the transmission source, the message data transmission processing is completed, and the response from the reception side to the transmission source is sent using another frame. No need to notify. As a result, the communication protocol can be simplified and high-speed response processing can be performed.

【0096】更に、メッセージ通信装置303間のメッ
セージデータの通信は、メッセージ通信装置303内の
ネットワーク制御回路410が制御メモリ408をアク
セスしながら実メモリ407を使用して行い、プロセッ
サ304とメッセージ通信装置303間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置3
03内のプロセッサバスインタフェース412が、上述
のネットワーク制御回路410の動作とは独立して、実
メモリ407を使用して行う。更に、実メモリ407上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、CPU413がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ304とメッセージ通信装置303間、
メッセージ通信装置303とメッセージ通信装置303
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ304からメッセージ通信装
置303へのメッセージデータの転送動作 次に、送信元のノード302(図5の例では#000のノー
ド302)内の1つのプロセッサ304からそのノード
内のメッセージ通信装置303の実メモリ407に、メ
ッセージデータが転送される場合の動作について説明す
る。
Further, the communication of the message data between the message communication devices 303 is performed using the real memory 407 while the network control circuit 410 in the message communication device 303 accesses the control memory 408, and the processor 304 and the message communication device 303 communicate with each other. Communication of message data between the 303 is performed by the message communication device 3 as described later.
The processor bus interface 412 in 03 uses the real memory 407 independently of the operation of the network control circuit 410 described above. Furthermore, the correspondence between the message data stored at the real page address in the real memory 407 and the virtual page address in the virtual memory space is as described below, by the destination address in the header added by the CPU 413 to the message data. Based on. Therefore, between the processor 304 and the message communication device 303,
Message communication device 303 and message communication device 303
It is possible to efficiently perform the processing between them at high speed. From the processor 304 at the sender to the message communication device
Operation of Transferring Message Data to Device 303 Next, from one processor 304 in the source node 302 (node # 302 in the example of FIG. 5) to the real memory 407 of the message communication device 303 in that node, The operation when the message data is transferred will be described.

【0097】まず、CPU413のプロセッサ用受信制
御機能は、CPUバス402及びバーチャルメモリコン
トローラ409を介して実メモリ407をアクセスする
ことにより、実メモリ407において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、CPU413がプログラムRAM417に記
憶された制御プログラムを実行することにより実現され
る機能である。
First, the processor reception control function of the CPU 413 accesses the real memory 407 via the CPU bus 402 and the virtual memory controller 409 to connect the processor reception buffer queue to the free buffer queue in the real memory 407. Connect the free buffer that is being used. The processor reception control function is a function realized by the CPU 413 executing the control program stored in the program RAM 417.

【0098】そして、CPU413のプロセッサ用受信
制御機能は、CPUバス402、バス結合部411、及
び外部バス401を介して、例えば#0のプロセッサバス
インタフェース412を起動すると共に、そのインタフ
ェース412に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。
Then, the processor reception control function of the CPU 413 activates, for example, the # 0 processor bus interface 412 via the CPU bus 402, the bus coupling unit 411, and the external bus 401, and The start address of the above-mentioned processor receive buffer queue is notified.

【0099】プロセッサバスインタフェース412は、
プロセッサ304からプロセッサバス305を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス401及びバーチャルメモリコントローラ40
9を介して、実メモリ407内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。
The processor bus interface 412 is
The message data transferred from the processor 304 via the processor bus 305 is received, the buffer address is sequentially updated with the start address as the reception start address, and the received message data is
External bus 401 and virtual memory controller 40
9 is sequentially transferred to a free buffer connected to the processor reception buffer queue in the real memory 407.

【0100】プロセッサバスインタフェース412は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
401、バス結合部411、及びCPUバス402を介
してCPU413に通知する。
The processor bus interface 412 is
When there is no free buffer connected to the processor reception buffer queue, the free buffer is automatically stopped, and the fact is notified to the CPU 413 via the external bus 401, the bus coupling unit 411, and the CPU bus 402.

【0101】CPU413のプロセッサ用受信制御機能
は、まず、CPUバス402及びバーチャルメモリコン
トローラ409を介して実メモリ407を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ407内のネットワーク用送信
バッファに対する処理は、CPU413のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置303間の
通信方式に従って、送信元のノード302のメッセージ
通信装置303(図5の例では#000のメッセージ通信装
置303)内の実メモリ407から、宛て先のプロセッ
サ304が収容されるノード302のメッセージ通信装
置303(図5の例では#***のメッセージ通信装置30
3)内の実メモリ407への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置303からプロセッ
サ304へのメッセージデータの転送動作 次に、受信側のノード302(図5の例では#***のノー
ド302)内のメッセージ通信装置303の実メモリ4
07からそのノード302内の1つのプロセッサ304
に、メッセージデータが転送される場合の動作について
説明する。
The processor reception control function of the CPU 413 first controls the real memory 407 via the CPU bus 402 and the virtual memory controller 409 to separate the above-mentioned received buffer from the processor reception buffer queue and transmit it to the network. Connect to a buffer. After that, the processing for the network transmission buffer in the real memory 407 is handed over from the processor reception control function of the CPU 413 to the network transmission control function described above, and the transmission source according to the communication method between the message communication devices 303 described above. From the real memory 407 in the message communication device 303 of the node 302 (# 000 message communication device 303 in the example of FIG. 5), the message communication device 303 of the node 302 (in the example of FIG. 5) in which the destination processor 304 is accommodated # *** message communication device 30
The message data transfer operation to the real memory 407 in 3) is executed. From the message communication device 303 on the receiving side to the process
Transfer Operation of Message Data to Server 304 Next, the real memory 4 of the message communication device 303 in the receiving node 302 (# *** node 302 in the example of FIG. 5)
07 to one processor 304 within that node 302
The operation when the message data is transferred will be described below.

【0102】ネットワーク制御回路410が送信フレー
ムの受信に成功すると、前述したように、CPU413
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ407内のプロセッサ用送信待ちバ
ッファキューに接続する。
When the network control circuit 410 succeeds in receiving the transmission frame, as described above, the CPU 413
The network reception control function of (1) connects the received message data to the processor transmission waiting buffer queue in the real memory 407.

【0103】これに対して、CPU413のプロセッサ
用送信制御機能は、CPUバス402、バス結合部41
1、及び外部バス401を介して、例えば#0のプロセッ
サバスインタフェース412を起動すると共に、そのイ
ンタフェース412に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。
On the other hand, the processor transmission control function of the CPU 413 includes the CPU bus 402 and the bus coupling unit 41.
For example, the # 0 processor bus interface 412 is activated via 1 and the external bus 401, and the interface 412 is notified of the start address of the above-mentioned processor transmission waiting buffer queue.

【0104】プロセッサバスインタフェース412は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス401及びバーチ
ャルメモリコントローラ409を介して、実メモリ40
7内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス305を介して宛て先のプロセッサ304に
転送する。 <外部バス401とCPUバス402間の接続制御動作
>次に、本発明に特に関連する外部バス401とCPU
バス402間の接続制御動作について説明する。外部バス401とCPUバス402が接続される場合 第1の実施例では、通常は、バス結合部411は外部バ
ス401とCPUバス402を接続しておらず、#0又は
#1のプロセッサバスインタフェース412が実メモリ4
07との間でメッセージデータ等の授受を行うために外
部バス401をアクセスする動作と、CPU413が実
メモリ407又は制御メモリ408をアクセスするため
にCPUバス402をアクセスする動作は、独立にかつ
並行して行うことができる。この結果、メッセージ通信
装置303全体のスループットを向上させることができ
る。
The processor bus interface 412 is
While sequentially updating the buffer address with the start address as the transmission start address, the real memory 40 is passed through the external bus 401 and the virtual memory controller 409.
7 sequentially reads the message data stored in the buffer connected to the processor transmission waiting buffer queue, analyzes the destination address part in the header of the message data, and transfers the message data to the processor bus 305. Via the destination processor 304. <Connection control operation between the external bus 401 and the CPU bus 402> Next, the external bus 401 and the CPU particularly related to the present invention
The connection control operation between the buses 402 will be described. When the external bus 401 and the CPU bus 402 are connected In the first embodiment, normally, the bus coupling unit 411 does not connect the external bus 401 and the CPU bus 402, and
The # 1 processor bus interface 412 is the real memory 4
07, the operation of accessing the external bus 401 to exchange message data and the like and the operation of the CPU 413 accessing the CPU bus 402 to access the real memory 407 or the control memory 408 are independent and parallel. You can do it. As a result, the throughput of the entire message communication device 303 can be improved.

【0105】一方、第1のケースとして、前述したよう
に、プロセッサ304とメッセージ通信装置303間の
メッセージデータの転送動作開始時に、CPU413
は、CPUバス402からバス結合部411を越えて外
部バス401を介して、例えば#0のプロセッサバスイン
タフェース412を起動すると共に、そのインタフェー
ス412に対してプロセッサ用受信バッファキュー又は
プロセッサ用送信待ちバッファキューの先頭アドレスを
通知する。
On the other hand, as the first case, as described above, when the transfer operation of the message data between the processor 304 and the message communication device 303 is started, the CPU 413
Activates, for example, the # 0 processor bus interface 412 from the CPU bus 402 over the bus coupling unit 411 via the external bus 401, and sends a processor receive buffer queue or processor send wait buffer to the interface 412. Notify the start address of the queue.

【0106】また、第2のケースとして、前述したよう
に、送信元におけるプロセッサ304からメッセージ通
信装置303へのメッセージデータの転送中に、プロセ
ッサバスインタフェース412は、プロセッサ用受信バ
ッファキューに接続される空きバッファがなくなると、
自動的に停止し、外部バス401からバス結合部411
を越えてCPUバス402を介して、その旨をCPU4
13に通知する。
In the second case, as described above, the processor bus interface 412 is connected to the processor reception buffer queue during the transfer of the message data from the processor 304 at the transmission source to the message communication device 303. When there are no free buffers,
Automatically stop and connect external bus 401 to bus 411
To that effect via the CPU bus 402
Notify 13

【0107】上述のような場合には、バス結合部411
が外部バス401とCPUバス402を接続し、一方の
バスから他方のバスをアクセスできるように動作する。
この場合に、他方のバスへのアクセスが発生した時点に
おいて他方のバスのバスサイクルが実行されている場合
には、バスアクセスの競合を調停する必要がある。その
調停制御は、#0のプロセッサバスインタフェース41
2、CPUバスアービタ414、及びI/Oコントロー
ラ415が、以下に示されるような動作を実行すること
により実現される。CPU413が外部バス401をアクセスする場合 まず、前述した第1のケースの、CPU413が#0のプ
ロセッサバスインタフェース412を起動する場合のよ
うに、CPU413が外部バス401をアクセスする場
合について説明する。
In the above case, the bus coupling unit 411
Connects the external bus 401 and the CPU bus 402, and operates so that one bus can access the other bus.
In this case, if the bus cycle of the other bus is being executed at the time when the access to the other bus occurs, it is necessary to arbitrate the contention for the bus access. The arbitration control is performed by the # 0 processor bus interface 41.
2. The CPU bus arbiter 414 and the I / O controller 415 are realized by executing the operations as described below. Case where CPU 413 Accesses External Bus 401 First, the case where the CPU 413 accesses the external bus 401, as in the case where the CPU 413 activates the # 0 processor bus interface 412 in the above-described first case, will be described.

【0108】この場合、CPU413は、外部バス40
1をアクセスするようなアドレスをCPUバス402に
対して指定する。CPUバス402に接続されるI/O
コントローラ415は、CPU413がCPUバス40
2に対して指定するアドレスを監視しており、CPU4
13が外部バス401をアクセスするアドレスをCPU
バス402に対して指定した場合に、制御線422を介
して#0のプロセッサバスインタフェース412に、外部
バスアクセス要求を出力する。
In this case, the CPU 413 determines that the external bus 40
An address for accessing 1 is designated to the CPU bus 402. I / O connected to CPU bus 402
In the controller 415, the CPU 413 is the CPU bus 40.
It monitors the address specified for 2, and CPU4
13 uses the address for accessing the external bus 401 as the CPU
When the bus 402 is designated, an external bus access request is output to the # 0 processor bus interface 412 via the control line 422.

【0109】このアクセス要求に対して、外部バス40
1に接続される#0のプロセッサバスインタフェース41
2は、#0及び#1のプロセッサバスインタフェース412
が両方とも外部バス401をアクセスしていない時には
即座に外部バス401を開放し、また、#0又は#1のプロ
セッサバスインタフェース412の何れかが外部バス4
01をアクセスしている時にはそのアクセスの終了を待
って外部バス401を開放する。その後、#0のプロセッ
サバスインタフェース412は、制御線420を介して
バス結合部411を制御し、外部バス401とCPUバ
ス402を接続させる。この結果、CPU413は、適
当なタイミングをとった後に、外部バス401をアクセ
ス可能となる。
In response to this access request, the external bus 40
# 0 processor bus interface 41 connected to 1
2 is the processor bus interface 412 of # 0 and # 1
Immediately open the external bus 401 when both are not accessing the external bus 401, and either the processor bus interface 412 of # 0 or # 1 releases the external bus 4
When 01 is being accessed, the external bus 401 is released after waiting for the end of the access. After that, the # 0 processor bus interface 412 controls the bus coupling unit 411 via the control line 420 to connect the external bus 401 and the CPU bus 402. As a result, the CPU 413 can access the external bus 401 after taking appropriate timing.

【0110】#0のプロセッサバスインタフェース412
は、CPU413による外部バス401へのアクセスが
終了すると、再び外部バス401を確保する。また、#0
のプロセッサバスインタフェース412は、CPU41
3による外部バス401へのアクセスが終了すると、制
御線420を介してバス結合部411を制御し、外部バ
ス401とCPUバス402を切り離させる。CPU413が外部バス401をアクセスする場合の具
体例 上述のCPU413が外部バス401をアクセスする場
合の具体的なタイミングの例について、図6のタイミン
グチャートを使用して説明する。なお、図6において、
斜線が付された期間は、信号のなまり又はバス遅延など
に基づいて信号の変化が変動し得る範囲である。また、
図6(d) 〜(h) に示される各信号は、ローレベルになっ
たときにアクティブになるものとする。
# 0 processor bus interface 412
Secures the external bus 401 again when the access to the external bus 401 by the CPU 413 ends. Also, # 0
The processor bus interface 412 of the CPU 41
When the access to the external bus 401 by 3 is completed, the bus coupling unit 411 is controlled via the control line 420 to disconnect the external bus 401 and the CPU bus 402. A tool for the CPU 413 to access the external bus 401
Body Example A specific example of the timing when the CPU 413 accesses the external bus 401 will be described with reference to the timing chart of FIG. In addition, in FIG.
The shaded period is a range in which the change of the signal can fluctuate based on signal rounding or bus delay. Also,
It is assumed that the signals shown in FIGS. 6D to 6H become active when they become low level.

【0111】図6(a) はシステムクロックCLK(φ
1、φ2)であり、図6(b) はCLKに基づいて生成さ
れるバスクロックBCLKである。バスアクセス制御の
ための各制御信号はこれらのクロックCLK又はBCL
Kに同期して出力される。
FIG. 6A shows the system clock CLK (φ
6 (b) is a bus clock BCLK generated based on CLK. Each control signal for bus access control is these clocks CLK or BCL
It is output in synchronization with K.

【0112】CPU413は、CPUバス402をアク
セスする場合、まず、図6(d) に示されるように、CP
Uバス402において、それが有効となることを示す信
号BS- をアクティブにする。これに同期して、CPUバ
ス402の状態が、図6(c)に示されるタイミングで確
定する。
When accessing the CPU bus 402, the CPU 413 first sends CP as shown in FIG. 6 (d).
In the U bus 402, the signal BS- indicating that it is valid is activated. In synchronization with this, the state of the CPU bus 402 is determined at the timing shown in FIG. 6 (c).

【0113】CPUバス402の状態が確定すると、C
PU413は、図6(e) に示されるように、アドレスバ
スの有効期間を表示するためのアドレスストローブ信号
AS-をアクティブにし、続いて、図6(f) に示されるよ
うに、データバスを有効であることを示すと共にバスサ
イクルの期間を示すためのデータストローブ信号DS-を
アクティブにする。
When the state of the CPU bus 402 is confirmed, C
The PU 413, as shown in FIG. 6 (e), is an address strobe signal for displaying the valid period of the address bus.
AS- is activated, and subsequently, as shown in FIG. 6 (f), the data strobe signal DS- for indicating that the data bus is valid and for indicating the period of the bus cycle is activated.

【0114】ここで、CPU413が、外部バス401
をアクセスするようなアドレスをCPUバス402に対
して指定した場合、I/Oコントローラ415は、制御
線422を介して#0のプロセッサバスインタフェース4
12に出力する外部バスアクセス要求を、図6(g) に示
されるようにアクティブにする。
Here, the CPU 413 determines that the external bus 401
When an address to access the CPU bus 402 is designated, the I / O controller 415 causes the # 0 processor bus interface 4 to pass through the control line 422.
The external bus access request output to 12 is activated as shown in FIG. 6 (g).

【0115】このアクセス要求に対して、外部バス40
1に接続される#0のプロセッサバスインタフェース41
2は、#0及び#1のプロセッサバスインタフェース412
が両方とも外部バス401をアクセスしていない時に
は、外部バス401を開放し、また、バス結合部411
に対して制御線420を介して出力するバッファ接続制
御のための信号を、図6(h) に示されるようにアクティ
ブにし、外部バス401とCPUバス402を接続させ
る。
In response to this access request, the external bus 40
# 0 processor bus interface 41 connected to 1
2 is the processor bus interface 412 of # 0 and # 1
When both of them are not accessing the external bus 401, the external bus 401 is released, and the bus coupling unit 411
A signal for controlling the buffer connection output via the control line 420 is activated as shown in FIG. 6 (h) to connect the external bus 401 and the CPU bus 402.

【0116】これに同期して、外部バス401の状態
が、図6(i) に示されるタイミングで確定し、CPU4
13は、適当なタイミングをとった後に、外部バス40
1をアクセス可能となる。
In synchronization with this, the state of the external bus 401 is determined at the timing shown in FIG.
13 is an external bus 40 after taking appropriate timing.
1 becomes accessible.

【0117】ここで、図6の例では、図6(i) に示され
るように外部バス401の状態が確定した時点において
は、CPUバス402に接続される外部バス401上の
アドレスストローブ信号AS- は既にインアクティグの状
態に戻ってしまっているため、プロセッサバスインタフ
ェース412はアクティブな状態のアドレスストローブ
信号AS- を判別することができない。そこで、プロセッ
サバスインタフェース412は、図6(f) に示されるよ
うにアクティブとなっているデータストローブ信号DS-
に基づいてバスサイクルを実行する。
Here, in the example of FIG. 6, when the state of the external bus 401 is determined as shown in FIG. 6 (i), the address strobe signal AS on the external bus 401 connected to the CPU bus 402 is connected. Since-has already returned to the inactive state, the processor bus interface 412 cannot discriminate the address strobe signal AS- in the active state. Therefore, the processor bus interface 412 is activated by the data strobe signal DS- as shown in FIG. 6 (f).
Execute the bus cycle based on

【0118】或いは、制御線420上のバッファ接続制
御のための信号がアクティブになる直前に、外部バス4
01上のアドレスストローブ信号AS- をバス仕様に基づ
いて一定期間アクティブにするような回路を設け、プロ
セッサバス105は、通常の動作時と同様に外部バス4
01上のアクティブとなっているアドレスストローブ信
号AS- に基づいてバスサイクルを実行するようにしても
よい。
Alternatively, immediately before the signal for controlling the buffer connection on the control line 420 becomes active, the external bus 4
A circuit that activates the address strobe signal AS- on 01 for a certain period based on the bus specifications is provided, and the processor bus 105 uses the external bus 4 as in the normal operation.
The bus cycle may be executed based on the active address strobe signal AS- on 01.

【0119】なお、I/Oコントローラ415からの外
部バスアクセス要求に対して、外部バス401に接続さ
れる#0又は#1のプロセッサバスインタフェース412が
外部バス401をアクセスしている時には、そのアクセ
ス終了を待ってから外部バス401を開放しバス結合部
411を制御するため、バッファ接続制御のための信号
がアクティブとなり外部バス401の状態が確定するタ
イミングは、図6(h),(i) のタイミングより遅れる。プロセッサバスインタフェース412がCPUバス40
2をアクセスする場合 次に、前述した第2のケースの、#0又は#1のプロセッサ
バスインタフェース412がCPU413に通知を行う
場合のように、プロセッサバスインタフェース412が
CPUバス402をアクセスする場合について説明す
る。
In response to an external bus access request from the I / O controller 415, when the # 0 or # 1 processor bus interface 412 connected to the external bus 401 is accessing the external bus 401, the access Since the external bus 401 is released and the bus coupling unit 411 is controlled after waiting for the end, the timing for the signal for buffer connection control to become active and the state of the external bus 401 to be determined is shown in FIGS. 6 (h) and 6 (i). Is later than the timing of. The processor bus interface 412 is the CPU bus 40.
2. When accessing the processor bus interface 412 that accesses the CPU bus 402 as in the case of the # 0 or # 1 processor bus interface 412 notifying the CPU 413 in the above-described second case. explain.

【0120】まず、#0のプロセッサバスインタフェース
412がCPUバス402をアクセスする場合であって
CPUバスアービタ414から外部バスアクセス要求が
入力していないときには、#0のプロセッサバスインタフ
ェース412はCPUバスアービタ414に対して制御
線421を介してCPUバスアクセス要求(バスグラン
ト要求)を出力する。また、#1のプロセッサバスインタ
フェース412がCPUバス402をアクセスする場合
であってCPUバスアービタ414から外部バスアクセ
ス要求が入力していないときには、まず、#1のプロセッ
サバスインタフェース412が制御線419を介して#0
のプロセッサバスインタフェース412にCPUバスア
クセス要求を出力し、これに基づいて#0のプロセッサバ
スインタフェース412がCPUバスアービタ414に
対して制御線421を介してCPUバスアクセス要求を
出力する。
First, when the # 0 processor bus interface 412 accesses the CPU bus 402 and no external bus access request is input from the CPU bus arbiter 414, the # 0 processor bus interface 412 transfers to the CPU bus arbiter 414. In response, a CPU bus access request (bus grant request) is output via the control line 421. When the # 1 processor bus interface 412 accesses the CPU bus 402 and no external bus access request is input from the CPU bus arbiter 414, first, the # 1 processor bus interface 412 passes through the control line 419. # 0
The CPU bus access request is output to the processor bus interface 412 of # 1, and based on this, the # 0 processor bus interface 412 outputs the CPU bus access request to the CPU bus arbiter 414 via the control line 421.

【0121】CPUバスアービタ414は、CPUバス
アクセス要求を受け取った場合、CPU413に対して
制御線423を介してバス使用要求(バスグラント要
求)を出力する。CPU413は、自分がCPUバス4
02をアクセスしていないとき又は自分がCPUバス4
02へのアクセスを終了したときに、CPUバス402
を開放し、CPUバスアービタ414に制御線423を
介してバス使用許可(バスグラントアクノリッジ)を出
力する。CPUバスアービタ414は、このバス使用許
可を受け取ると、それに基づいてCPUバスアクセス許
可(バスグラントアクノリッジ)を制御線421を介し
て#0のプロセッサバスインタフェース412に返す。
When the CPU bus arbiter 414 receives the CPU bus access request, it outputs a bus use request (bus grant request) to the CPU 413 via the control line 423. The CPU 413 is the CPU bus 4
02 when not accessing or CPU bus 4
02 when the access to the CPU bus 402 is completed.
To output a bus use permission (bus grant acknowledge) to the CPU bus arbiter 414 via the control line 423. Upon receiving the bus use permission, the CPU bus arbiter 414 returns a CPU bus access permission (bus grant acknowledge) to the # 0 processor bus interface 412 via the control line 421 based on the permission.

【0122】#0のプロセッサバスインタフェース412
は、上述のCPUバスアクセス許可を受け取ると、制御
線420を介してバス結合部411を制御し、外部バス
401とCPUバス402を接続させる。
# 0 processor bus interface 412
Upon receiving the above-mentioned CPU bus access permission, controls the bus coupling unit 411 via the control line 420 to connect the external bus 401 and the CPU bus 402.

【0123】その後、#0のプロセッサバスインタフェー
ス412は、自分自身がCPUバス402をアクセスす
る場合には、CPUバス402をアクセスするアドレス
を外部バス401に対して指定する。また、#0のプロセ
ッサバスインタフェース412は、#1のプロセッサバス
インタフェース412がCPUバス402をアクセスす
る場合には、#1のプロセッサバスインタフェース412
に対して制御線419を介してバスアクセス許可を出力
する。この結果、#1のプロセッサバスインタフェース4
12は、CPUバス402をアクセスするアドレスを外
部バス401に対して指定する。
After that, when the processor bus interface 412 of # 0 itself accesses the CPU bus 402, it specifies an address for accessing the CPU bus 402 to the external bus 401. Further, the # 0 processor bus interface 412 is connected to the # 1 processor bus interface 412 when the # 1 processor bus interface 412 accesses the CPU bus 402.
A bus access permission is output via the control line 419. As a result, # 1 processor bus interface 4
Reference numeral 12 designates an address for accessing the CPU bus 402 to the external bus 401.

【0124】#0のプロセッサバスインタフェース412
は、自分自身又は#1のプロセッサバスインタフェース4
12がCPUバス402に対するアクセスを終了した場
合に、制御線420を介してバス結合部411を制御
し、外部バス401とCPUバス402を切り離させ
る。プロセッサバスインタフェース412がCPUバス40
2をアクセスする場合の具体例 上述のプロセッサバスインタフェース412がCPUバ
ス402をアクセスする場合の具体的なタイミングの例
について、図7のタイミングチャートを使用して説明す
る。なお、図7で、斜線が付された期間は、信号のなま
り又はバス遅延などに基づいて信号の変化が変動し得る
範囲である。また、図7(c) 〜(e) に示される各信号
は、ローレベルになったときにアクティブになるものと
する。
# 0 processor bus interface 412
Is the processor bus interface 4 of itself or # 1
When 12 has finished accessing the CPU bus 402, it controls the bus coupling unit 411 via the control line 420 to disconnect the external bus 401 and the CPU bus 402. The processor bus interface 412 is the CPU bus 40.
2. Specific Example of Accessing 2 A specific example of the timing when the processor bus interface 412 accesses the CPU bus 402 will be described with reference to the timing chart of FIG. In FIG. 7, the shaded period is a range in which the change in the signal can fluctuate based on the signal rounding or the bus delay. The signals shown in FIGS. 7 (c) to 7 (e) are assumed to be active when they become low level.

【0125】図7(a) はシステムクロックCLK(φ
1、φ2)であり、図7(b) はCLKに基づいて生成さ
れるバスクロックBCLKである。バスアクセス制御の
ための各制御信号はこれらのクロックCLK又はBCL
Kに同期して出力される。
FIG. 7A shows the system clock CLK (φ
1 and φ2), and FIG. 7B shows the bus clock BCLK generated based on CLK. Each control signal for bus access control is these clocks CLK or BCL
It is output in synchronization with K.

【0126】#0又は#1のプロセッサバスインタフェース
412がCPUバス402をアクセスする場合、#0のプ
ロセッサバスインタフェース412は、制御線421を
介してCPUバスアービタ414に対して出力するCP
Uバスアクセス要求を、図6(c) に示されるようにアク
ティブにする。
When the # 0 or # 1 processor bus interface 412 accesses the CPU bus 402, the # 0 processor bus interface 412 outputs a CP to the CPU bus arbiter 414 via the control line 421.
The U bus access request is activated as shown in FIG. 6 (c).

【0127】CPUバスアービタ414は、CPUバス
アクセス要求を受け取った場合に、CPU413に対し
て制御線423を介してバス使用要求を出力し、CPU
413から制御線423を介してバス使用許可を受け取
り、それに基づいて制御線421を介して#0のプロセッ
サバスインタフェース412に返すCPUバスアクセス
許可を、図6(d) に示されるようにアクティブにする。
When the CPU bus arbiter 414 receives the CPU bus access request, it outputs a bus use request to the CPU 413 via the control line 423, and the CPU
CPU bus access permission is received from the control bus 413 via the control line 423 and is returned to the # 0 processor bus interface 412 via the control line 421 based on the permission to activate the CPU bus access permission as shown in FIG. 6 (d). To do.

【0128】#0のプロセッサバスインタフェース412
は、上述のCPUバスアクセス許可を受け取ると、バス
結合部411に対して制御線420を介して出力するバ
ッファ接続制御のための信号を、図6(e) に示されるよ
うにアクティブにし、外部バス401とCPUバス40
2を接続させる。
# 0 processor bus interface 412
When receiving the above-mentioned CPU bus access permission, activates the signal for buffer connection control output to the bus coupling unit 411 via the control line 420 as shown in FIG. Bus 401 and CPU bus 40
Connect 2

【0129】これに同期して、外部バス401の状態
が、図6(f) に示されるタイミングで確定し、#0又は#1
のプロセッサバスインタフェース412は、外部バス4
01をアクセス可能となる。 <第2の実施例の構成及び動作>図8は、本発明の第2
の実施例の構成図である。
In synchronization with this, the state of the external bus 401 is determined at the timing shown in FIG.
The processor bus interface 412 of the external bus 4
01 becomes accessible. <Structure and Operation of Second Embodiment> FIG. 8 shows a second embodiment of the present invention.
It is a block diagram of the Example of.

【0130】前述した第1の実施例における図4のメッ
セージ通信装置103においては、外部バス401に接
続される#0のプロセッサバスインタフェース412は、
外部バス401とCPUバス402の間の競合の調停機
能を有すると共にバス結合部411の制御機能を有する
専用回路として実現される。このような専用回路を用い
ることにより、一方のバスに汎用のCPUが接続される
ような2つのバスの間の相互アクセスを可能としてい
る。
In the message communication device 103 of FIG. 4 in the above-mentioned first embodiment, the processor bus interface 412 of # 0 connected to the external bus 401 is
It is realized as a dedicated circuit having an arbitration function of competition between the external bus 401 and the CPU bus 402 and having a control function of the bus coupling unit 411. The use of such a dedicated circuit enables mutual access between two buses in which a general-purpose CPU is connected to one bus.

【0131】これに対して、図8に示される第2の実施
例では、2つのバスの両方に汎用のCPUが接続される
場合に、2つのバス間の相互アクセスを可能とする構成
が示されている。
On the other hand, in the second embodiment shown in FIG. 8, when a general-purpose CPU is connected to both of the two buses, a configuration that enables mutual access between the two buses is shown. Has been done.

【0132】図8で、#1と#2のバス801は、バス結合
部802によって接続される。#1のバス801には#1の
CPU803と#1のバスアービタ804が接続され、#2
のバス801には#2のCPU803と#2のバスアービタ
804が接続される。#1と#2のバスアービタ804は、
制御線808により相互に接続され、またそれぞれ、#1
及び#2の制御線809によりバス結合部802の開閉制
御を行う。
In FIG. 8, the buses 801 # 1 and # 2 are connected by a bus coupling unit 802. A # 1 CPU 803 and a # 1 bus arbiter 804 are connected to the # 1 bus 801, and a # 2
A # 2 CPU 803 and a # 2 bus arbiter 804 are connected to this bus 801. The bus arbiter 804 of # 1 and # 2 is
Connected to each other by control line 808, and each # 1
And the control line 809 of # 2 controls the opening / closing of the bus coupling unit 802.

【0133】#1と#2のバスアービタ804には、#1と#2
の制御線811を介してバス間アクセス競合調停部81
0が接続される。#1と#2のCPU803は、それぞれ#1
と#2のバス801に接続されるメモリコントローラ80
5を介して、#1と#2のメモリ806のいずれをもアクセ
ス可能である。
The bus arbiter 804 of # 1 and # 2 has # 1 and # 2.
Bus access contention arbitration unit 81 via the control line 811 of
0 is connected. CPUs 803 of # 1 and # 2 are # 1 respectively
And memory controller 80 connected to bus 801 of # 2
Both of the # 1 and # 2 memories 806 can be accessed via the S.

【0134】今、通常は、バス結合部802は#1と#2の
バス801を接続しておらず、#1のCPU803がメモ
リコントローラ805を介して#1(又は#2)のメモリ8
06をアクセスする動作と、#2のCPU803がメモリ
コントローラ805を介して#2(又は#1)のメモリ80
6をアクセスする動作は、独立にかつ並行して行うこと
ができる。この結果、システム全体のスループットを向
上させることができる。
Now, normally, the bus coupling unit 802 does not connect the buses 801 of # 1 and # 2, and the CPU 803 of # 1 passes the memory 8 of # 1 (or # 2) via the memory controller 805.
06 access, and the # 2 CPU 803 via the memory controller 805 the # 2 (or # 1) memory 80
The operation of accessing 6 can be done independently and in parallel. As a result, the throughput of the entire system can be improved.

【0135】一方、例えば#1のCPU803が、#2のC
PU803と通信を行うために、#2のバス801をアク
セスする場合には、次のような制御動作が実行される。
まず、#1のバスアービタ804は、#1のCPU803が
#1のバス801に対して指定するアドレスを監視してお
り、#1のCPU803が#2のバス801をアクセスする
アドレスを#1のバス801に対して指定した場合に、#2
のバスアービタ804に対して制御線808を介して#2
のバス801のアクセス要求を出力する。
On the other hand, for example, the CPU 803 of # 1 changes the C of # 2
When the # 2 bus 801 is accessed in order to communicate with the PU 803, the following control operation is executed.
First, the # 1 bus arbiter 804
When the address designated to the bus 801 of # 1 is monitored and the CPU 803 of # 1 designates the address to access the bus 801 of # 2 to the bus 801 of # 1, # 2
Bus arbiter 804 of # 2 via control line 808
The bus 801 access request is output.

【0136】#2のバスアービタ804は、自分が#1のバ
ス801のアクセス要求を出力していない時に上述の#2
のバス801のアクセス要求を受信すると、#2のCPU
803に対して#2の制御線807を介してバス使用要求
を出力する。
The # 2 bus arbiter 804 outputs the above-mentioned # 2 when it does not output the access request for the # 1 bus 801.
CPU # 2 receives the access request of the bus 801 of
A bus use request is output to 803 via the # 2 control line 807.

【0137】この結果、#2のCPU803は、上述のバ
ス使用要求を受信した時又はその受信の後であって#2の
バス801へのアクセスを終了した時に#2のバス801
を開放し、バス使用許可を#2のバスアービタ804に#2
の制御線807を介して出力する。
As a result, the # 2 CPU 803 receives the above-mentioned bus use request, or when the access to the # 2 bus 801 is completed after receiving the bus use request, and then the # 2 bus 801.
The bus arbiter 804 of # 2 to release the bus permission to # 2
Is output via the control line 807 of.

【0138】#2のバスアービタ804は、上述のバス使
用許可を受け取ると、それに基づいて#2の制御線809
を介してバス結合部802を制御し、#1と#2のバス80
1を接続させる。
When the # 2 bus arbiter 804 receives the above-mentioned bus use permission, the # 2 control line 809 receives it.
The bus coupling unit 802 is controlled via the
Connect 1

【0139】この結果、#1のCPU803は、適当なタ
イミングをとった後に、#1のバス801を介して#2のバ
ス801をアクセス可能となる。#2のバスアービタ80
4は、#1のCPU803による#2のバス801へのアク
セスが終了した場合に、#2の制御線809を介してバス
結合部802を制御し、#1と#2のバス801を切り離さ
せる。
As a result, the # 1 CPU 803 can access the # 2 bus 801 via the # 1 bus 801 after taking appropriate timing. # 2 Bus Arbiter 80
When the access to the bus 801 of # 2 by the CPU 803 of # 1 is completed, the control unit 4 controls the bus coupling unit 802 via the control line 809 of # 2 to disconnect the bus 801 of # 1 and # 2. .

【0140】#2のCPU803は、#1のCPU803に
よる#2のバス801へのアクセスが終了した場合に#2の
バス801を確保する。以上のアクセス制御動作は、例
えば#2のCPU803が、#1のCPU803と通信を行
うために、#1のバス801をアクセスする場合にも同様
に適用され、この場合には、#1のCPU803と#2のC
PU803及び#1のバスアービタ804と#2のバスアー
ビタ804の動作関係が、上述した動作関係と逆にな
る。
The # 2 CPU 803 secures the # 2 bus 801 when the # 1 CPU 803 finishes accessing the # 2 bus 801. The above access control operation is similarly applied when the # 2 CPU 803 accesses the # 1 bus 801 in order to communicate with the # 1 CPU 803. In this case, the # 1 CPU 803 is used. And C of # 2
The operation relationship between the PU 803 and the # 1 bus arbiter 804 and the # 2 bus arbiter 804 is opposite to the above-described operation relationship.

【0141】次に、#1のバスアービタ804から#2のバ
ス801のアクセス要求が出力されるのと#2のバスアー
ビタ804から#1のバス801のアクセス要求が出力さ
れるのが同時であった場合には、次のような競合の調停
制御が実行される。
Next, the # 1 bus arbiter 804 outputs the access request for the # 2 bus 801 and the # 2 bus arbiter 804 outputs the # 1 bus 801 access request at the same time. In this case, the following contention arbitration control is executed.

【0142】まず、バス間アクセス競合調停部810
は、#1の制御線811を介して#1のバスアービタ804
から#2のバス801のアクセス要求が出力されたことを
検出すると同時に、#2の制御線811を介して#2のバス
アービタ804から#1のバス801のアクセス要求が出
力されたことを検出した場合に、所定の競合調停アルゴ
リズムに従って競合調停を行う。
First, the inter-bus access contention arbitration unit 810.
Is the # 1 bus arbiter 804 via the # 1 control line 811.
It is detected that the access request of the bus 801 of # 2 is output from the same, and at the same time, the access request of the bus 801 of # 1 is output from the bus arbiter 804 of # 2 via the control line 811 of # 2. In this case, contention arbitration is performed according to a predetermined contention arbitration algorithm.

【0143】そして、バス間アクセス競合調停部810
は、#1のバスアービタ804から出力されている#2のバ
ス801のアクセス要求を優先する場合には、#2のバス
アービタ804に#2の制御線811を介してアクセス要
求取下げ信号を出力する。
Then, the inter-bus access contention arbitration unit 810.
When giving priority to the access request of the # 2 bus 801 output from the # 1 bus arbiter 804, outputs an access request withdrawal signal to the # 2 bus arbiter 804 via the # 2 control line 811.

【0144】この結果、#2のバスアービタ804は、上
述のアクセス要求取下げ信号に応じて、#2のCPU80
3に#2の制御線807を介してバスアクセス中止信号を
出力すると共に、#1のバス801のアクセス要求を取り
下げる。
As a result, the # 2 bus arbiter 804 responds to the above access request withdrawal signal by the # 2 CPU 80.
A bus access stop signal is output to the No. 3 via the # 2 control line 807 and the access request of the # 1 bus 801 is withdrawn.

【0145】#2のCPU803は、上述のバスアクセス
中止信号に基づいて#2のバス801を介した#1のバス8
01へのアクセスを中止し、その後、#2のバス801を
開放し、バス使用許可を#2のバスアービタ804に#2の
制御線807を介して出力する。
The # 2 CPU 803 operates the # 1 bus 8 via the # 2 bus 801 based on the above-mentioned bus access stop signal.
The access to 01 is stopped, then the bus 801 of # 2 is opened, and the bus use permission is output to the bus arbiter 804 of # 2 via the control line 807 of # 2.

【0146】#2のバスアービタ804は、上述のバス使
用許可を受け取ると、それに基づいて#2の制御線809
を介してバス結合部802を制御し、#1と#2のバス80
1を接続させる。
Upon receiving the above-mentioned bus use permission, the # 2 bus arbiter 804 receives the # 2 control line 809 based on it.
The bus coupling unit 802 is controlled via the
Connect 1

【0147】この結果、#1のCPU803は、適当なタ
イミングをとった後に、#1のバス801を介して#2のバ
ス801をアクセス可能となる。#2のバスアービタ80
4は、#1のCPU803による#2のバス801へのアク
セスが終了した場合に、#2の制御線809を介してバス
結合部802を制御し、#1と#2のバス801を切り離さ
せると共に、#2のCPU803に#2の制御線807を介
してリトライ信号を出力する。
As a result, the # 1 CPU 803 can access the # 2 bus 801 via the # 1 bus 801 after taking appropriate timing. # 2 Bus Arbiter 80
When the access to the bus 801 of # 2 by the CPU 803 of # 1 is completed, the control unit 4 controls the bus coupling unit 802 via the control line 809 of # 2 to disconnect the bus 801 of # 1 and # 2. At the same time, a retry signal is output to the # 2 CPU 803 via the # 2 control line 807.

【0148】#2のCPU803は、上述のリトライ信号
に応じて、中止した#2のバス801を介した#1のバス8
01へのアクセスを再開する。一方、バス間アクセス競
合調停部810は、#2のバスアービタ804から出力さ
れている#1のバス801のアクセス要求を優先する場合
には、#1のバスアービタ804に#1の制御線811を介
してアクセス要求取下げ信号を出力する。
The # 2 CPU 803 responds to the above-mentioned retry signal by sending the # 2 bus 801 through the # 2 bus 801 that has been stopped.
Resume access to 01. On the other hand, when prioritizing the access request of the # 1 bus 801 output from the # 2 bus arbiter 804, the inter-bus access conflict arbitration unit 810 sends the # 1 bus arbiter 804 to the # 1 control line 811. And outputs an access request withdrawal signal.

【0149】この結果、#1のバスアービタ804は、上
述のアクセス要求取下げ信号に応じて、#1のCPU80
3に#1の制御線807を介してバスアクセス中止信号を
出力すると共に、#2のバス801のアクセス要求を取り
下げる。
As a result, the # 1 bus arbiter 804 responds to the above access request withdrawal signal by the # 1 CPU 80.
A bus access stop signal is output to the # 3 via the # 1 control line 807 and the access request of the # 2 bus 801 is withdrawn.

【0150】#1のCPU803は、上述のバスアクセス
中止信号に基づいて#1のバス801を介した#2のバス8
01へのアクセスを中止し、その後、#1のバス801を
開放し、バス使用許可を#1のバスアービタ804に#1の
制御線807を介して出力する。
The # 1 CPU 803 sends the # 2 bus 8 via the # 1 bus 801 based on the above-mentioned bus access stop signal.
The access to 01 is stopped, then the bus 801 of # 1 is opened, and the bus use permission is output to the bus arbiter 804 of # 1 via the control line 807 of # 1.

【0151】#1のバスアービタ804は、上述のバス使
用許可を受け取ると、それに基づいて#1の制御線809
を介してバス結合部802を制御し、#2と#1のバス80
1を接続させる。
Upon receiving the above-mentioned bus use permission, the # 1 bus arbiter 804 receives the # 1 control line 809 based on it.
The bus coupling unit 802 is controlled via the, and the bus 80 of # 2 and # 1 is controlled.
Connect 1

【0152】この結果、#2のCPU803は、適当なタ
イミングをとった後に、#2のバス801を介して#1のバ
ス801をアクセス可能となる。#1のバスアービタ80
4は、#2のCPU803による#1のバス801へのアク
セスが終了した場合に、#1の制御線809を介してバス
結合部802を制御し、#2と#1のバス801を切り離さ
せると共に、#1のCPU803に#1の制御線807を介
してリトライ信号を出力する。
As a result, the # 2 CPU 803 can access the # 1 bus 801 via the # 2 bus 801 after taking appropriate timing. # 1 bus arbiter 80
When the access to the bus 801 of # 1 by the CPU 803 of # 2 ends, the control unit 4 controls the bus coupling unit 802 via the control line 809 of # 1 to disconnect the bus 801 of # 2 and # 1. At the same time, a retry signal is output to the # 1 CPU 803 via the # 1 control line 807.

【0153】#1のCPU803は、上述のリトライ信号
に応じて、中止した#1のバス801を介した#2のバス8
01へのアクセスを再開する。上述の第2の実施例で、
例えば#1(又は#2)のバス801に#1(又は#2)のCP
U803以外のスレーブCPUなどが接続されている場
合、#1(又は#2)のバスアービタ801は、#1(又は#
2)のCPU803とそれ以外のスレーブCPUなどと
の間の競合の調停も行うように構成することが可能であ
る。
The # 1 CPU 803 responds to the above-described retry signal by sending the # 2 bus 8 via the canceled # 1 bus 801.
Resume access to 01. In the above second embodiment,
For example, # 1 (or # 2) bus 801 has # 1 (or # 2) CP
When a slave CPU other than the U803 is connected, the # 1 (or # 2) bus arbiter 801 is connected to the # 1 (or #
It can be configured to also perform arbitration of competition between the CPU 803 of 2) and other slave CPUs and the like.

【0154】[0154]

【発明の効果】本発明の第1の態様によれば、通常は、
スイッチ制御手段は、スイッチ手段に複数のバス同士を
接続させておらず、各バスに接続されるバス内アクセス
制御手段は、自バス内に閉じたバスアクセス制御を、独
立にかつ並行して行うことができる。この結果、装置全
体のスループットを向上させることが可能となる。
According to the first aspect of the present invention, normally,
The switch control means does not connect a plurality of buses to the switch means, and the intra-bus access control means connected to each bus independently and in parallel performs bus access control closed in its own bus. be able to. As a result, the throughput of the entire device can be improved.

【0155】本発明の第2の態様によれば、第1のバス
に他バスアクセス機能を持たない汎用CPUなどの第1
のバスマスタ手段が接続され、第2のバスに他バスアク
セス機能を有する第2のバスマスタ手段が接続される構
成において、通常は、第1及び第2のバスのそれぞれに
接続される第1及び第2のバスマスタ手段が、本発明の
第1の態様の場合と同様に、自バス内に閉じたバスアク
セス制御を、独立にかつ並行して行うことができると共
に、第1のバスと第2のバスとの間の相互アクセスが可
能となる。この結果、装置全体のスループットを向上さ
せることが可能となる。
According to the second aspect of the present invention, the first bus such as a general-purpose CPU having no other bus access function is provided.
Is connected to the second bus, and the second bus master means having the other bus access function is connected to the second bus, the first and second buses normally connected to the first and second buses, respectively. Similarly to the case of the first aspect of the present invention, the second bus master unit can perform the bus access control closed in its own bus independently and concurrently, and at the same time, the first bus and the second bus master unit. Mutual access to the bus is possible. As a result, the throughput of the entire device can be improved.

【0156】本発明の第3の態様によれば、第1のバス
と第2のバスの双方に、他バスアクセス機能を持たない
汎用CPUなどの第1のバスマスタ手段と第2のバスマ
スタ手段が接続される構成において、通常は、第1及び
第2のバスのそれぞれに接続される第1及び第2のバス
マスタ手段が、本発明の第1の態様の場合と同様に、自
バス内に閉じたバスアクセス制御を、独立にかつ並行し
て行うことができると共に、第1のバスと第2のバスと
の間の相互アクセスが可能となる。この結果、装置全体
のスループットを向上させることが可能となる。
According to the third aspect of the present invention, the first bus master means and the second bus master means such as a general-purpose CPU having no other bus access function are provided on both the first bus and the second bus. In the connected configuration, normally, the first and second bus master means connected to each of the first and second buses are closed in their own bus, as in the case of the first aspect of the present invention. The bus access control can be performed independently and in parallel, and mutual access between the first bus and the second bus is possible. As a result, the throughput of the entire device can be improved.

【0157】ここで、バスアクセス要求の対象となった
バスがスイッチ手段によって他のバスと接続された以
後、バスアクセス要求の対象となったバスに接続される
装置は、そのバス上で消滅したアドレスストローブ信号
などの制御信号に対する処理を、そのバス上で消滅して
いないデータストローブ信号などの他の制御信号に基づ
いて行うことが可能となる。
Here, after the bus which is the target of the bus access request is connected to another bus by the switch means, the device which is connected to the bus which is the target of the bus access request disappears on the bus. The processing for the control signal such as the address strobe signal can be performed based on another control signal such as the data strobe signal which has not disappeared on the bus.

【0158】又は、スイッチ制御手段が、スイッチ手段
に2つ以上のバス同士を接続させるときに、接続された
バス上で消滅しているアドレスストローブ信号などの制
御信号を再生するように構成すれば、バスアクセス要求
の対象となったバスに接続される装置は、アドレススト
ーブ信号に対する処理を行うことが可能となる。
Alternatively, when the switch control means is configured to reproduce the control signal such as the address strobe signal disappearing on the connected buses when connecting the two or more buses to the switch means. The device connected to the bus that is the target of the bus access request can process the address stove signal.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のブロック図(その1)である。FIG. 1 is a block diagram (1) of the present invention.

【図2】本発明のブロック図(その2)である。FIG. 2 is a block diagram (2) of the present invention.

【図3】本発明の第1の実施例が適用されるネットワー
クの構成図である。
FIG. 3 is a configuration diagram of a network to which the first embodiment of the present invention is applied.

【図4】第1の実施例におけるメッセージ通信装置の構
成図である。
FIG. 4 is a configuration diagram of a message communication device according to a first embodiment.

【図5】メッセージ通信の説明図である。FIG. 5 is an explanatory diagram of message communication.

【図6】CPUが外部バスをアクセスする場合のタイミ
ングチャート例を示した図である。
FIG. 6 is a diagram showing an example of a timing chart when a CPU accesses an external bus.

【図7】プロセッサバスインタフェースがCPUバス2
02をアクセスする場合のタイミングチャート例を示し
た図である。
FIG. 7 is a processor bus interface having a CPU bus 2;
It is a figure showing an example of a timing chart when accessing 02.

【図8】第2の実施例の構成図である。FIG. 8 is a configuration diagram of a second embodiment.

【符号の説明】[Explanation of symbols]

101、201 第1のバス 102、202 第2のバス 103、203 スイッチ手段 104、208 第1のバスマスタ手段 105、204 第1のバスアクセス要求 106 バス開放通知 107、209 第2のバスアクセス要求 108、213 第2のバスマスタ手段 109 バス間アクセス制御手段 205 第1のバス開放通知 206 第2のバスアクセス中止信号 207 第2のバスアクセスリトライ信号 210 第2のバス開放通知 211 第1のバスアクセス中止信号 212 第1のバスアクセスリトライ信号 214 第2のバスアクセス要求取下げ信
号 215 第1のバス間アクセス制御手段 216 第1のバスアクセス要求取下げ信
号 217 第2のバス間アクセス制御手段 218 バス間アクセス競合調停手段
101, 201 first bus 102, 202 second bus 103, 203 switch means 104, 208 first bus master means 105, 204 first bus access request 106 bus release notification 107, 209 second bus access request 108 213 second bus master means 109 inter-bus access control means 205 first bus release notification 206 second bus access stop signal 207 second bus access retry signal 210 second bus release notification 211 first bus access stop Signal 212 First bus access retry signal 214 Second bus access request withdrawal signal 215 First inter-bus access control means 216 First bus access request withdrawal signal 217 Second inter-bus access control means 218 Inter-bus access competition Mediation means

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 複数のバスを選択的に接続するスイッチ
手段と、 各前記バスにそれぞれ対応して設けられ、自バス内に閉
じたバスアクセス制御を行うバス内アクセス制御手段
と、 各前記バスにそれぞれ対応して設けられ、自バス以外の
他バスへ該他バスのバスアクセス要求を出力するバスア
クセス要求出力手段と、 各前記バスにそれぞれ対応して設けられ、自バス以外の
前記バスアクセス要求出力手段からの自バスのバスアク
セス要求に応じて自バスのバスアクセス制御を行うバス
間アクセス制御手段と、 2つ以上の前記バスにまたがるバスアクセス時に前記ス
イッチ手段に該バスアクセスに係る前記バス同士を接続
させるスイッチ制御手段と、 を有することを特徴とするバス結合方式。
1. A switch means for selectively connecting a plurality of buses, an intra-bus access control means provided for each of the buses and for performing bus access control closed in its own bus, and each of the buses. And bus access request output means for outputting a bus access request of the other bus to another bus other than the own bus, and the bus access other than the own bus provided corresponding to each bus. An inter-bus access control means for controlling the bus access of the own bus in response to a bus access request of the own bus from the request output means; A bus coupling method comprising: a switch control unit for connecting buses to each other.
【請求項2】 前記バスアクセス要求の対象となった前
記バスが前記スイッチ手段によって他の前記バスと接続
された以後、前記バスアクセス要求の対象となった前記
バスに接続される装置は、該バス上で消滅した制御信号
に対する処理を該バス上で消滅していない他の制御信号
に基づいて行う、 ことを特徴とする請求項1に記載のバス結合方式。
2. A device connected to the bus that is the target of the bus access request after the bus that is the target of the bus access request is connected to another bus by the switch unit, 2. The bus coupling method according to claim 1, wherein the processing for the control signal that has disappeared on the bus is performed based on another control signal that has not disappeared on the bus.
【請求項3】 前記スイッチ制御手段は、前記スイッチ
手段に2つ以上の前記バス同士を接続させるときに、該
接続された前記バス上で消滅している制御信号を再生す
る、 ことを特徴とする請求項1に記載のバス結合方式。
3. The switch control means, when connecting the two or more buses to the switch means, reproduces a control signal disappearing on the connected buses. The bus coupling method according to claim 1, wherein
【請求項4】 第1及び第2のバス(101、102)
を選択的に接続するスイッチ手段(103)と、 前記第1のバス(101)に接続され、前記第1のバス
(101)を開放していないときに前記第1のバス(1
01)をアクセスする機能と、前記第1のバス(10
1)をアクセスしていない時に外部からの前記第1のバ
スアクセス要求(105)に対して前記第1のバス(1
01)を開放し外部に第1のバス開放通知(106)を
出力する機能と、外部からの前記第1のバス(101)
へのアクセスが終了した場合に前記第1のバス(10
1)を確保する機能とを有する第1のバスマスタ手段
(104)と、 前記第2のバス(102)に接続され、前記第2のバス
(102)を開放していないときに前記第2のバス(1
02)をアクセスする機能と、前記第2のバス(10
2)をアクセスしていない時に外部からの前記第2のバ
スアクセス要求(107)に対して前記第2のバス(1
02)を開放する機能と、外部からの前記第2のバス
(102)へのアクセスが終了した場合に前記第2のバ
ス(102)を確保する機能と、前記第2のバス(10
2)を開放した場合に前記スイッチ手段(103)に前
記第1のバス(101)と前記第2のバス(102)を
接続させる機能と、前記第1のバスマスタ手段(10
4)による前記第2のバス(102)へのアクセスが終
了した場合に前記スイッチ手段(103)に前記第1の
バス(101)と前記第2のバス(102)を切り離さ
せる機能と、前記第1のバス(101)をアクセスする
アドレスを前記第2のバス(102)に対して指定しよ
うとする場合であって外部からの前記第2のバスアクセ
ス要求(107)が入力していないときに前記第1のバ
スアクセス要求(105)を前記第1のバスマスタ手段
(104)に出力する機能と、その後、前記第1のバス
マスタ手段(104)からの前記第1のバス開放通知
(106)を待って前記スイッチ手段(103)に前記
第1のバス(101)と前記第2のバス(102)を接
続させる機能と、その後、前記第1のバス(101)を
アクセスするアドレスを前記第2のバス(102)に対
して指定する機能と、該アクセスを終了した場合に前記
スイッチ手段(103)に前記第1のバス(101)と
前記第2のバス(102)を切り離させる機能とを有す
る第2のバスマスタ手段(108)と、 前記第1のバス(101)に接続され、前記第1のバス
マスタ手段(104)が前記第2のバス(102)をア
クセスするアドレスを前記第1のバス(101)に対し
て指定した場合に前記第2のバスマスタ手段(108)
に前記第2のバスアクセス要求(107)を出力する機
能を有するバス間アクセス制御手段(109)と、 を有することを特徴とするバス結合方式。
4. First and second buses (101, 102)
Switch means (103) for selectively connecting the first bus (101) and the first bus (101) when not connected to the first bus (101).
01) and the first bus (10
In response to the first bus access request (105) from the outside when not accessing the first bus (1), the first bus (1
01) to output the first bus release notification (106) to the outside, and the first bus (101) from the outside.
When the access to the first bus (10
1) A first bus master unit (104) having a function of securing the second bus (102) and the second bus master unit (104) connected to the second bus (102) when the second bus (102) is not opened. Bus (1
02) and the second bus (10
In response to the second bus access request (107) from the outside when the second bus (1) is not accessed, the second bus (1
02), a function of reserving the second bus (102) when an external access to the second bus (102) is completed, and a function of the second bus (10).
And a function of connecting the first bus (101) and the second bus (102) to the switch means (103) when the second bus master means (10) is opened.
4) a function of causing the switch means (103) to disconnect the first bus (101) and the second bus (102) when the access to the second bus (102) is completed, When an address for accessing the first bus (101) is to be designated to the second bus (102) and the second bus access request (107) from the outside is not input. And a function of outputting the first bus access request (105) to the first bus master means (104), and then the first bus release notification (106) from the first bus master means (104). And a function of connecting the first bus (101) and the second bus (102) to the switch means (103), and then an address for accessing the first bus (101). To the second bus (102) and disconnecting the first bus (101) and the second bus (102) to the switch means (103) when the access is completed. A second bus master unit (108) having a function of causing the first bus master unit (104) to access an address for accessing the second bus (102). The second bus master means (108) when specified for the first bus (101)
And a bus access control means (109) having a function of outputting the second bus access request (107).
【請求項5】 第1及び第2のバス(201、202)
を選択的に接続するスイッチ手段(203)と、 前記第1のバス(201)に接続され、前記第1のバス
(201)を開放していないときに前記第1のバス(2
01)をアクセスする機能と、前記第1のバス(20
1)をアクセスしていない時に外部からの前記第1のバ
スアクセス要求(204)に対し前記第1のバス(20
1)を開放し外部に第1のバス開放通知(205)を出
力する機能と、外部からの前記第1のバス(201)へ
のアクセスが終了した場合に前記第1のバス(201)
を確保する機能と、外部からの第2のバスアクセス中止
信号(206)に応じて前記第1のバス(201)を介
した前記第2のバス(202)へのアクセスを中止する
機能と、該中止後に前記第1のバス(201)を開放し
外部に前記第1のバス開放通知(205)を通知する機
能と、該中止後に外部からの第2のバスアクセスリトラ
イ信号(207)に応じて前記中止した前記第1のバス
(201)を介した前記第2のバス(202)へのアク
セスを再開する機能とを有する第1のバスマスタ手段
(208)と、 前記第2のバス(202)に接続され、前記第2のバス
(202)を開放していないときに前記第2のバス(2
02)をアクセスする機能と、前記第2のバス(20
2)をアクセスしていない時に外部からの前記第2のバ
スアクセス要求(209)に対し前記第2のバス(20
2)を開放し外部に第2のバス開放通知(210)を出
力する機能と、外部からの前記第2のバス(202)へ
のアクセスが終了した場合に前記第2のバス(202)
を確保する機能と、外部からの第1のバスアクセス中止
信号(211)に応じて前記第2のバス(202)を介
した前記第1のバス(201)へのアクセスを中止する
機能と、該中止後に前記第2のバス(202)を開放し
外部に前記第2のバス開放通知(210)を出力する機
能と、該中止後に外部からの第1のバスアクセスリトラ
イ信号(212)に応じて前記中止した前記第2のバス
(202)を介した前記第1のバス(201)へのアク
セスを再開する機能とを有する第2のバスマスタ手段
(213)と、 前記第1のバスマスタ手段(208)が前記第2のバス
(202)をアクセスするアドレスを前記第1のバス
(201)に対し指定した場合に前記第2のバスマスタ
手段(213)に前記第2のバスアクセス要求(20
9)を出力する機能と、外部からの第2のバスアクセス
要求取下げ信号(214)に応じて前記第1のバスマス
タ手段(208)に前記第2のバスアクセス中止信号
(206)を出力すると共に前記第2のバスアクセス要
求(209)を取り下げる機能と、前記第1のバスマス
タ手段(208)からの前記第1のバス開放通知(20
5)に応じて前記スイッチ手段(203)に前記第1の
バス(201)と第2のバス(202)を接続させる機
能と、前記第2のバスマスタ手段(213)による前記
第1のバス(201)へのアクセスが終了した場合に前
記スイッチ手段(203)に前記第1のバス(201)
と第2のバス(202)を切り離させる機能と、前記第
2のバスアクセス中止信号(206)の出力後に前記第
2のバスマスタ手段(213)による前記第1のバス
(201)へのアクセスが終了した場合に前記第1のバ
スマスタ手段(208)に前記第2のバスアクセスリト
ライ信号(207)を出力する機能とを有する第1のバ
ス間アクセス制御手段(215)と、 前記第2のバスマスタ手段(213)が前記第1のバス
(201)をアクセスするアドレスを前記第2のバス
(202)に対し指定した場合に前記第1のバスマスタ
手段(208)に前記第1のバスアクセス要求(20
4)を出力する機能と、外部からの第1のバスアクセス
要求取下げ信号(216)に応じて前記第2のバスマス
タ手段(213)に前記第1のバスアクセス中止信号
(211)を出力すると共に前記第1のバスアクセス要
求(204)を取り下げる機能と、前記第2のバスマス
タ手段(213)からの前記第2のバス開放通知(21
0)に応じて前記スイッチ手段(203)に前記第1の
バス(201)と第2のバス(202)を接続させる機
能と、前記第1のバスマスタ手段(208)による前記
第2のバス(202)へのアクセスが終了した場合に前
記スイッチ手段(203)に前記第1のバス(201)
と第2のバス(202)を切り離させる機能と、前記第
1のバスアクセス中止信号(211)の出力後に前記第
1のバスマスタ手段(208)による前記第2のバス
(202)へのアクセスが終了した場合に前記第2のバ
スマスタ手段(213)に前記第1のバスアクセスリト
ライ信号(212)を出力する機能とを有する第2のバ
ス間アクセス制御手段(217)と、 前記第1のバス間アクセス制御手段(215)から前記
第2のバスアクセス要求(209)が出力されかつ前記
第2のバス間アクセス制御手段(217)から前記第1
のバスアクセス要求(204)が出力されている場合
に、前記第1のバスアクセス要求(204)を優先する
場合には前記第2のバス間アクセス制御手段(217)
に前記第1のバスアクセス要求取下げ信号(216)を
出力する機能と、前記第2のバスアクセス要求(20
9)を優先する場合には前記第1のバス間アクセス制御
手段(215)に前記第2のバスアクセス要求取下げ信
号(214)を出力する機能とを有するバス間アクセス
競合調停手段(218)と、 ことを特徴とする請求項2又は3の何れか1項に記載の
バス結合方式。
5. First and second buses (201, 202)
A switch means (203) for selectively connecting the first bus (201) and the first bus (201) when not connected to the first bus (201).
01) and the first bus (20)
1) is not accessed, the first bus (20) is received in response to the first bus access request (204) from the outside.
1) to release the first bus release notification (205) to the outside, and the first bus (201) when the access to the first bus (201) from the outside is completed.
And a function of stopping access to the second bus (202) via the first bus (201) in response to an external second bus access stop signal (206). In response to a function of releasing the first bus (201) after the suspension and notifying the first bus release notification (205) to the outside, and a second bus access retry signal (207) from the outside after the suspension. First bus master means (208) having a function of resuming access to the second bus (202) via the suspended first bus (201), and the second bus (202) ) Is connected to the second bus (202) and the second bus (202) is not opened.
02) and the second bus (20
2) When the second bus access request (209) from outside is not accessed, the second bus (20
2) to release the second bus release notification (210) to the outside, and the second bus (202) when the external access to the second bus (202) is completed.
And a function of canceling access to the first bus (201) via the second bus (202) in response to an external first bus access stop signal (211). In response to a function of releasing the second bus (202) and outputting the second bus release notification (210) to the outside after the stop, and a first bus access retry signal (212) from the outside after the stop. Second bus master means (213) having a function of resuming access to the first bus (201) via the suspended second bus (202), and the first bus master means ( If the second bus master means (213) designates an address for accessing the second bus (202) to the first bus (201), the second bus access request (20)
9) and a second bus access stop signal (206) to the first bus master means (208) in response to a second bus access request withdrawal signal (214) from the outside. The function of withdrawing the second bus access request (209), and the first bus release notification (20) from the first bus master means (208).
5) the function of connecting the first bus (201) and the second bus (202) to the switch means (203), and the first bus () by the second bus master means (213). 201) to the switch means (203) when the access to the first bus (201) is completed.
And the function of disconnecting the second bus (202) from each other, and the access to the first bus (201) by the second bus master means (213) after the output of the second bus access stop signal (206). First inter-bus access control means (215) having a function of outputting the second bus access retry signal (207) to the first bus master means (208) when completed, and the second bus master When the means (213) designates an address for accessing the first bus (201) to the second bus (202), the first bus access request ( 20
4) and the function of outputting the first bus access stop signal (211) to the second bus master means (213) in response to an external first bus access request withdrawal signal (216). The function of withdrawing the first bus access request (204) and the second bus release notification (21) from the second bus master means (213).
0), the function to connect the first bus (201) and the second bus (202) to the switch means (203), and the second bus (208) by the first bus master means (208). When the access to the first bus (201) is completed, the switch means (203) is connected to the first bus (201).
And a function of disconnecting the second bus (202) from each other, and an access to the second bus (202) by the first bus master unit (208) after the output of the first bus access stop signal (211). Second inter-bus access control means (217) having a function of outputting the first bus access retry signal (212) to the second bus master means (213) when completed, and the first bus The second bus access request (209) is output from the inter-bus access control means (215), and the first bus access control means (217) outputs the first bus access request (209).
When the first bus access request (204) is prioritized when the second bus access request (204) is output, the second inter-bus access control means (217)
A function of outputting the first bus access request cancellation signal (216) to the second bus access request (20)
9), the inter-bus access contention arbitration means (218) having a function of outputting the second bus access request cancellation signal (214) to the first inter-bus access control means (215). The bus connection system according to claim 2, wherein the bus connection system is a bus connection system.
【請求項6】 前記第1のバスに前記第1のバスマスタ
以外の他のバスマスタ手段が接続されている場合に、前
記第1のバスマスタ手段と前記第1のバスに接続されて
いる前記他のバスマスタ手段との間の競合の調停を行う
第1のバス内アクセス競合調停手段と、 前記第2のバスに前記第2のバスマスタ以外の他のバス
マスタ手段が接続されている場合に、前記第2のバスマ
スタ手段と前記第2のバスに接続されている前記他のバ
スマスタ手段との間の競合の調停を行う第2のバス内ア
クセス競合調停手段と、 を更に有することを特徴とする請求項4又は5の何れか
1項に記載のバス結合方式。
6. When other bus master means other than the first bus master is connected to the first bus, the first bus master means and the other bus master means connected to the first bus When the first intra-bus access contention arbitration means for arbitrating contention with the bus master means and the other bus master means other than the second bus master are connected to the second bus, the second And a second intra-bus access contention arbitration means for arbitrating a contention between the bus master means and the other bus master means connected to the second bus. Or the bus coupling method according to any one of 5 above.
【請求項7】 前記第1又は第2のバスアクセス要求の
対象となった前記第1又は第2のバスが前記スイッチ手
段によって他の前記第2又は第1のバスと接続された以
後、前記第1又は第2のバスアクセス要求の対象となっ
た前記第1又は第2のバスに接続される装置は、該第1
又は第2のバス上で消滅した制御信号に対する処理を該
第1又は第2のバス上で消滅していない他の制御信号に
基づいて行う、 ことを特徴とする請求項4乃至6の何れか1項に記載の
バス結合方式。
7. The first or second bus, which is the target of the first or second bus access request, is connected to another second or first bus by the switch means, and then, The device connected to the first or second bus that is the target of the first or second bus access request is the first
7. The processing for a control signal that has disappeared on the second bus is performed based on another control signal that has not disappeared on the first or second bus. The bus coupling method according to item 1.
【請求項8】 前記スイッチ制御手段は、前記スイッチ
手段に2つ以上の前記第1及び第2のバスを接続させる
ときに、該接続された前記第1及び第2のバス上で消滅
している制御信号を再生する、 ことを特徴とする請求項4乃至6の何れか1項に記載の
バス結合方式。
8. The switch control means, when connecting the two or more first and second buses to the switch means, disappears on the connected first and second buses. 7. The bus coupling method according to claim 4, wherein the control signal is reproduced.
JP4161494A 1992-06-19 1992-06-19 Bus coupling system Withdrawn JPH064462A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135068A (en) * 2000-08-29 2008-06-12 Agere Systems Guardian Corp Shared device and memory using split bus and time slot interface bus arbitration

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* Cited by examiner, † Cited by third party
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JP2008135068A (en) * 2000-08-29 2008-06-12 Agere Systems Guardian Corp Shared device and memory using split bus and time slot interface bus arbitration

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