JPH0640111B2

JPH0640111B2 - 位相検出回路

Info

Publication number: JPH0640111B2
Application number: JP62106192A
Authority: JP
Inventors: アゴストン・アゴストン
Original assignee: テクトロニツクス・インコ−ポレイテツド
Priority date: 1986-05-01
Filing date: 1987-04-28
Publication date: 1994-05-25
Anticipated expiration: 2009-05-25
Also published as: DE3679322D1; EP0250683B1; JPS62261965A; US4751468A; EP0250683A1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は位相検出回路、特にサンプリング誤差帰還ルー
プとして動作する位相検出回路に関する。

〔従来の技術及び発明が解決しようとする問題点〕

サンプリング計測システムや航空機位置確認システムな
どの様々な応用分野で、周波数が同じかまたは僅かに異
なる２つの周期信号を計測する場合、両信号間の位相の
一致を検知したり位相差を計測する必要がある。

従来、位相検出器として応用しているものにＤ型マスタ
・スレーブフリップ・フロップがあるが、市販されてい
るＤ型フリップ・フロップの中で最高速のものでも、時
間即ち位相の分解能に関してはピコ秒（10^-12秒）オー
ダーのものは存在しない。

固定バイアス方式のサンプリング・ゲートの場合、サン
プリング効果は入力信号の振幅に対し非線形関数とな
る。即ち、入力信号の振幅によりサンプリング・ゲート
の導通（オン）期間が変化したり、記憶コンデンサの充
放電時定数が変化する。この非線形性の影響を低減する
為に、サンプリング・ゲートはサンプリング周波数の高
い（／２より十分高い）シーケンシヤル・サンプリン
グ技法を用いてサンプリング誤差帰還ループの中で動作
させる。

第２図はサンプリング誤差帰還ループ(10)を利用したシ
ーケンシャル・サンプリング・オシロスコープの入力回
路の従来例を示している。トリガ発生器(12)は、ストロ
ーブ駆動回路(16)を駆動するトリガパルス(14)を発生す
る。ストローブ駆動回路(16)の出力は、トリガパルス(1
4)を順次遅延させたストローブ駆動パルス(18)である。
このストローブ駆動パルス(18)で駆動されるストローブ
信号発生器(20)は、RF（無線周波数）入力端子(26)に印
加される入力信号(24)をサンプリングする入力サンプリ
ング・ゲート(22)へサンプリング・ストローブ信号を供
給する。サンプリング・ゲート(22)は、入力信号(24)の
瞬時値と帰還アツテネータ回路(29)を介してサンプリン
グ・ゲート(22)へ帰還される帰還信号との間の差である
誤差信号を線路(28)へ出力する。この誤差信号は交流誤
差増幅器(30)で増幅された後、記憶ゲート及びアナログ
記憶回路(31)ヘ供給される。この記憶ゲートはストロー
ブ駆動信号の遅延信号に応じて導通し、誤差信号は記憶
ゲートの導通中にアナログ記憶回路に記憶される。アナ
ログ記憶回路の出力は、オシロスコープの垂直出力信号
となるほか、帰還減衰器(29)を介して入力サンプリング
・ゲート(22)も帰還され、かくしてサプリング誤差帰還
ループ(10)が完成する。この中で入力サンプリング・ゲ
ート(22)は高速比較器として機能し、サンプリング誤差
帰還ループ(10)はトラツキング・サンプルホールド(S&
H) 回路として働く。アナログ記憶回路に格納された各
誤差サンプリング値は、次のサンプリング信号の値の推
定値となつている。次のストローブ信号(18)が発生する
と、入力信号(24)は次のサンプリングを行い、また以上
のサイクルを繰返す。

以上のように、サンプリング誤差帰還ループを用いて、
サプリング・ゲートを高速に動作させてストローブ信号
の信号線への輻射ないし漏洩を低減し、サンプリング効
率を高めることができる。しかし、一層高速のサンプリ
ングを行う場合には、帰還信号がサンプリング速度に追
従しきれなくなるという問題が生じた。即ち、サンプリ
ング・ゲートによる高速比較器としての動作は、入力信
号に対して非線形且つ不安定になつてしまう。

本発明の目的は、周期的な被測定信号の位相と基準周期
信号の位相との一致を高精度に検出可能な位相検出回路
を提供することである。

〔発明の概要〕

本発明によれば、サンプリング誤差帰還ループ内のサン
プリング・ゲートは、サンプリング周波数の高いシーケ
ンシヤル・サンプリング技法を使つて、入力信号の周波
数に近い周波数の平衡ストローブ信号により入力信号を
サプリングする。サンプリングされた入力信号は一時ホ
ールド手段により保持され、バイアス回路網を介してサ
ンプリング・ゲートへ帰還される。従つて、サンプリン
グ・ゲートに印加するバイアスは、入力信号に追従す
る。ホールド手段の出力は低周波変換された階段状の信
号で、入力信号の波形を保持しており、入力信号とスト
ローブ信号間の周波数差に等しい周波数の信号である。
低周波変換された信号のステツプはストローブ信号と同
期して生じる。遅延ストローブ信号によりイネーブルさ
れた高速比較器で、この低周波変換された信号が基準電
位（接地）レベルに達した時点を検出する。

〔実施例〕

第１図は本発明の第１好適実施を示す。入力信号(32)と
同じかあるいは多少異なる周波数の基準信号(33)と、入
力信号(32)とを比較する。基準信号(33)は基準発振器(3
4)から出力し、ストローブ発生器(35)へ入力する。スト
ローブ発生器(35)は基準電位レベル検出器として働くパ
ルス発生器、即ち、基準信号(33)と同じ周波数のストロ
ーブ・パルスを出力線路(37)に出力するステツプ・リカ
バリ・ダイオードを用いたストローブ発生器であるのが
望ましい。平衡ストローブ信号発生器(38)は、大振幅
（15〜20ボルト）でパルス幅の狭い（70〜100 ピコ秒）
シングルエンド型ストローブ・パルスを１対の平衡スト
ローブ信号パルス(39)及び(40)に変換する。平衡ストロ
ーブ信号発生器(38)を用いる目的は、入力信号源(43)へ
のストローブ輻射ないし漏洩を低減する為である。

トラツキングS&H 型位相検出回路(41)は、例えば発振器
あるいは受信器のような信号源(43)から線路(42)を介し
て入力信号(32)を受ける。入力線路(42)はダイオード・
ブリツジ(46)の入力接続点(44)に接続され、入力抵抗器
(48)を介して基準電位源にも接続されている。２対の特
性の揃つたホツト・キヤリア・ダイオード(51),(52),(5
3), 及び(54)は、入力接続点(44)と出力接続点(56)間に
サンプリング・ゲートを形成するように、ブリツジ構成
に接続されている。即ち、ダイオード(51)はそのカソー
ドを接続点(58)に、そのアノードを入力接続点(44)に接
続し、ダイオード(52)はそのカソードを接続点(58)に、
そのアノードを出力接続点(56)に接続している。ダイオ
ード(53)はそのカソードを入力接続点(44)に、そのアノ
ードを接続点(60)に接続し、ダイオード(54)はそのアノ
ードを接続点(60)に、そのカソードを出力接続点(56)に
接続している。

負及び正の平衡ストローブ・パルス(39)と(40)が夫々線
路(62)及び(64)に出力された後、コンデンサ(66)及び(6
8)を介して、接続点(58)及び(60)へ夫々印加される。出
力端子(56)は接合型FET （以下JFETと記す）(70)のゲー
トに接続され、このJFET(70)のドレインは正電源(+V)に
接続されている。バイアスと帰還回路綱は、抵抗値の等
しい抵抗器(72),(73) 及び(74)と、線路(76)及び(78)を
含んでいる。抵抗器(73)及びJFET(82)間の接続点(81)か
ら、抵抗器(80)を介して負バイアスが接続点(60)へ印加
される。JFET(82)のソースは抵抗器(74)を介して負電源
(-V)に接続している。JFET(70)のソースと抵抗器(72)の
接続点(86)から線路(78)及び抵抗器(84)を介して正バイ
アスが接続点(58)へ印加される。JFET(70)及び(82)は共
通基板上に形成された特性の揃つたデユアルFET で、抵
抗器(80)及び(84)の抵抗値は等しいのが好ましい。バイ
アス及び帰還回路綱の出力接続点(88)は高速ストローブ
型比較器(90)の非反転入力端子にも接続している。この
ストローブ型比較器(90)の反転入力端子は基準電位源
（例えば接地）に接続しているので、この比較器(90)
は、基準電位レベル検出器として働く。ストローブ・パ
ルス(91)は、ストローブ信号(39)及び(40)の発生から少
し遅れてストローブ型比較器(90)へ印加され、このスト
ローブ・パルスの立上り縁で比較器(90)をイネーブルす
る。また、比較器(90)の出力はストローブ・パルス(91)
の立下り縁で遮断される。この高速ストローブ型比較器
(90)は市販品、例えばプレツシー社製モデルSP9685型回
路でチツプ形成している。

入力信号(32)は、平衡ストローブ信号(39)及び(40)の各
周期毎にサンプリングされる。ストローブ信号を印加し
てから次のストローブ信号を印加するまでの間、ダイオ
ード(51)及び(52)は接続点(86)の（相対的に）正電位に
より逆バイアスされ、ダイオード(53)及び(54)も接続点
(81)の（相対的に）負電位により逆バイアスされてい
る。従つて、このダイオード・ブリツジ(46)は接続点(4
4)と(56)との間に極めて高インピーダンスの障壁を形成
している。平衡ストローブ信号(39)及び(40)を印加する
と、ダイオード(51)乃至(54)は瞬間的に順バイアスさ
れ、ダイオード・ブリツジは接続点(44)と(56)の間に低
インピーダンス路を形成する。従つて、入力信号(32)瞬
時値に比例した電圧レベルをJFET(70)のゲートに印加し
てゲート容量(92)を充電する。平衡ストローブ信号(39)
及び(40)はパルス幅が狭いが、しかし十分に大で〔即
ち、入力抵抗器(48)，ダイオード・ブリッジ(46)及びゲ
ート容量(92)により構成される入力回路の入力インピー
ダンスによるRC時定数の少くとも３倍は〕あるので、入
力信号をサンプリングするレベルまで十分にゲート容量
(92)を充電できる。JFET(70)は電圧ホロワとして動作
し、バイアス及び帰還回路網の接続点(88)へ入力信号の
サンプリング電圧印加する。この電圧はサンプリング・
ゲート(46)のバイアスを設定する為の新しい基準電圧と
なる。ストローブ信号と次のストローブ信号の間、即ち
JFET(70)のゲートが実質的にフローテイング状態の時、
入力信号をサンプリングした電圧レベルはJFET(70)のゲ
ート容量(92)に記憶され、更に平衡バイアス及び帰還回
路網から帰還路(76),(78) を介して夫々コンデンサ(6
8),(66) へと入力信号の次のサンプリングの為に帰還さ
れる。平衡バイアス回路網の接続点(81)及び(86)のバイ
アスは接続点(88)の基準レベルに基づいて生じる。従つ
て、このバイアスはサンプリング・ゲート(46)で取込ま
れ、ゲート容量(92)に記憶された入力信号のサンプリン
グ・レベルに追従する。

ストローブ信号(39)及び(40)が順次発生するので、第３
図に示した低周波変換された信号の周波数は｜_ｄ｜と
なる。即ち、_ｄ＝_ｉ−_ｒ，ここで_ｉは入力信号
(32)の周波数，_ｒは基準信号の周波数，よつて_ｄは
入力信号(32)基準信号(33)差の周波数である。この低周
波変換された信号は接続点(88)上に発生し、高速比較器
(90)に入力する。比較器(90)は基準電位レベル検出器と
して動作し、出力端子(94)に出力信号(93)を発生する。
即ち、低周波変換された信号(88)が接地レベル（０ボル
ト）に達すると、入力信号の位相が基準信号の位相と一
致したことを示す出力信号を発生する。

第４図は本発明の他の実施例を示したトラツキングS&H
型位相検出回路(100) の回路図である。この回路(100)
は入力信号(102) を線路(104) を介して受け、ダイオー
ド・ブリッジ(110) の入力接続点(106) へ印加する。特
性の揃つた４個のダイオード(111),(112),(113) 及び(1
14) は、入力接続点(106) と出力接続点(108) 間にブリ
ツジを構成するように接続される。ダイオード(111) は
そのアノードを接続点(106) に、そのカソード接続点(1
16) に接続し、ダイオード(112) はそのカソードを接続
点(116) に、アノードを接続点を接続点(108) に接続し
ている。また、ダイオード(113) はそのカソードを接続
点(106) に、そのアノードを接続点(118) に接続し、ダ
イオード(114) はそのアノードを接続点(118) に、その
カソードを接続点(108) に接続している。このダイオー
ド・ブリツジ(110) は、信号入力端子(106) ，信号出力
端子(108) ，ストローブ入力端子(116) 及び(118) を有
するサンプリング・ゲートを構成している。

平衡した負及び正のサンプリング・ストローブ信号(12
0) 及び(121) を夫々コンデンサ(123) 及び(124) を介
して接続点(116) 及び(118) に印加する。サンプリング
・ゲート(110) の出力端子(108) は、ドレインを正電源
(+V)に接続したJFET(126) のゲートに接続され、JFET(1
26) のソースは抵抗器(128) を介して接続点(130) に接
続されると共に、高速ストローブ型比較器(132) の非反
転入力端に接続される。このストローブ型比較器(132)
の反転入力端は接地しているので、比較器(132) は基準
電位（接地）レベル検出器として機能する。ストローブ
・パルス(133) は、ストローブ信号(120) 及び(121) よ
り少し遅延して比較器(132) のイネーブル入力端に印加
され、そのパルスの立上り縁で比較器(132) をイネーブ
ルする。この比較器(132) の出力はストローブ・バルス
の立下り縁で遮断される。サンプリング・ゲート(110)
のストローブ信号に起因する信号の乱れ及びJFET(126)
を通過する遅延によつて生じる修正時間（セトリング・
タイム）を考慮して、ストローブ・パルス(133) は１乃
至１．５ナノ秒遅延している。負荷源(-V)が抵抗器(13
4) とJFET(136) を介して接続点(130) に接続される。J
FET(126) 及び(136) と抵抗値の等しい抵抗器(128) 及
び(134) とにより構成される電圧ホロワ回路網は、接続
点(108) と(130) の間で電圧レベルが変化しないように
調整されている。

バイアス及び帰還回路網は、電圧ホロア(138) とバイア
ス増幅器(142) 及び(144) に帰還入力を印加する反転増
幅器(140) を含んでいる。増幅器(142) は負電圧が端子
(143) に印加されており、サンプリング・ゲートの接続
点(116) にダイオード(111) 及び(112) を逆バイアスす
る電圧を印加する。増幅器(144) は正電圧が端子(145)
に印加されており、サンプリング・ゲートの接続点(11
8) に、ダイオード(113) 及び(114) を逆バイアスする
電圧を印加する。

第４図のトラツキングS&H 型位相検出回路(100) は第１
図に示した前述の回路と同様に動作する。但し、唯一異
なる点は、帰還回路の中に増幅器を使用したことによ
り、その開ループ・ゲインを一定にして、より高速な過
渡的応答が得られることである。

平衡ストローブ・パルスがサンプリング・ゲートに印加
している時、JFET(126) のゲートに於ける電圧変化は入
力信号(102) の増加量をサンプリングした微小サンプル
の変化のみに比例している。即ち、各高速ストローブ信
号の後でサンプリングされる微小電圧の変化に対する帰
還ループの応答により、JFET(126) のゲート容量が入力
信号の実際の電圧値まで充電するようにできる。

以上の実施例の説明により本発明の原理が明らかになつ
たが、本発明の実施に際しては本発明の要旨から逸脱す
ることなく様々な変更及び修正を行えることは当業者に
とつて明らかである。

〔発明の効果〕

本発明の位相検出回路は、入力周期信号の周波数ｆｉと
殆ど同一の基準周波数ｆｒに同期したストローブ信号に
よりサンプリングすることにより、サンプル・ホールド
した信号の周波数ｆｄは、ｆｉとｆｒとの差に等しい低
周波数に変換出来るので、位相の一致の検出精度を格段
に向上することが可能になる。また、サンプル・ホール
ドした信号に応じた平衡バイアス信号を得て、サンプリ
ング・ゲートの平衡ストローブ信号入力端に夫々帰還す
ることにより、入力信号の値に追従するバイアスをサン
プリング・ゲートに帰還することができるので、サンプ
リング・ゲートのバイアスを適正に維持することが可能
となり、従来の固定バイアスの場合のような誤差は発生
しない

【図面の簡単な説明】

第１図は本発明の１実施例の回路図、第２図はサンプリ
ング誤差帰還ループを有するサンプリング・オシロスコ
ープの入力回路の従来例のブロツク図、第３図は第１図
の動作を説明する為の波形図、第４図は本発明の他の実
施例の回路図である。図に於て、(46)はサンプリング・ゲート、(92)はホール
ド手段（ゲート容量）、(70),(72),(73),(74),(76),(7
8),(80),(82),(84)は帰還手段、(90)は比較手段であ
る。

Claims

【特許請求の範囲】

【請求項１】基準周期信号に同期した１対の平衡ストロ
ーブ信号を受ける１対の平衡ストローブ信号入力端を有
し、上記１対の平衡ストローブ信号に応じて、上記基準
周期信号の周波数と略等しい周波数の入力信号をサンプ
リングする平衡型サンプリング・ゲートと、該平衡型サンプリング・ゲートの出力信号の値を保持す
るホールド手段と、該ホールド手段の出力信号の値に対応する１対の平衡バ
イアス信号を上記サンプリング・ゲートの上記１対の平
衡ストローブ信号入力端に夫々帰還する帰還手段と、上記ホールド手段の出力信号を予め定めた基準値と比較
し、比較結果を位相一致検出信号として出力する比較手
段とを具え、上記ホールド手段の出力信号の周波数は、上記入力信号
と上記基準周期信号との周波数の差に等しいことを特徴
とする位相検出回路。