JPH02193076A - ピーク検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はピーク検出装置に関する。具体的には、広い範
囲にわたる繰返し周波数の入力信号のピーク値を検出し
、しかも、入力レベルが変動する場合には迅速に応答す
ることができるピーク検出装置を提供せんとするもので
ある。

［従来の技術］ 従来よりピーク検出装置として各種の回路構成が用いら
れているが、高周波信号やパルス信号のピーク値の検出
には、たとえば第３図に示すようなダイオード２２の非
線形のＶ−１（電圧−電流）特性を利用した検波回路が
ピーク・デテクタ回路２１として用いられている（従来
例１）。

第３図において、コンデンサ２３の両端にかかる電圧よ
り高い電圧の入力信号が入力端子１１に印加されると、
コンデンサ２３は、はぼダイオード２２の順方向抵抗と
信号源インピーダンスとの和とコンデンサ２３の容量に
より定まる小さな時定数τ１で、入力信号の電圧値に急
速に充電され、コンデンサ２３の両端にかかる電圧より
低い電圧の入力信号が入力端子１１に印加されると、コ
ンデンサ２３に蓄積された電荷は、はぼコンデンサ２３
の容量と抵抗２４の抵抗値により定まる大きな時定数τ
２で放電し、これをバッファ２５を介して出力端子６１
より入力信号のピーク値に対応した出力信号として得て
いる。

第４図は、トランジスタの増幅およびスイッチング作用
を利用したチャージ・ポンプ回路をピーク検出装置とし
て用いた従来例２を示しており、入力信号のピーク値の
保持とその出力の動作は、第３図の従来例と同じである
。

第５図は、第３図の従来例１および第４図の従来例２に
おける入力信号と出力信号の対比を示すものである。こ
こで、実線は入力信号、破線は入力信号のピーク値に対
応した出力信号、ｔｌは入力信号の繰返し周期、ｔ２は
入力信号がピーク値を維持する期間を、それぞれ表わし
ている。

第５図において、入力信号の周期ｔ１に対して、ホール
ドされた入力信号の放電時間である時定数τ２を、τ２
）＞ｊｌとなるようにすれば、出力信号はほぼＤＣ（直
流）信号とみなすことができる。また、入力信号のピー
ク値の維持期間ｔ２に対して、入力信号の充電時間であ
る時定数で１を、τ　くくｔ２どなるようにすれば、は
ぼ入力信号のピーク値と一致した出力信号を得ることが
できる。

第６図は従来例３の回路構成を示すものであり、第３図
における構成要素に対応するものについては同じ記号を
付している。

第６図において、初段のピーク・デテクタ回路２１にお
けるコンデンサの充電時間である時定数τ１は１００ｐ
Ｓ、放電時間である時定数τ２は１００ｎｓ、第２段の
ピーク・デテクタ回路２１Ｂのτ１は１０ｎＳ１ｒ２は
１０μｓ１第３段のピーク・デテクタ回路２１Ｇのτ１
は１μｓ１τ２は１ｍｓ、最終段のピーク・デテクタ回
路２１Ｄのτ１は１００μＳ１τ２は１００ｍ５に、そ
れぞれ設定されている。このように、高速の入力信号の
ピーク値を検出するためにて１を可能な限り小ざな値と
したピーク・デテクタ回路とホールド特性を重視してτ
２を大きな値としたピーク・デテクタ回路とを複数段直
列に接続することにより、この従来例では、広帯域にわ
たる入力信号のピーク値の検出を可能としている。

第７図は従来例４の回路構成を示すものであり、第３図
ににおｔプる構成要素に対応するものについては同じ記
号を付している。

回路の動作を回路各部の波形を示す第８図を併用して説
明すると、入力端子１１より入力された第８図（ａ）の
実線で示す入力信号は、アナログ・ディジタル（Ａ／Ｄ
）変換器９１により、これに印加される第８図（ｂ）に
示すＡ／Ｄクロックに同期してディジタル変換される。

１ｑられたディジタル信号はピーク・ホールド回路９２
のコンパレータ９３に入力されて、ピーク値レジスタ９
４からの１つ前のディジタル信号と比較され、大きな値
を示した場合には、そのディジタル信号がピーク値レジ
スタ９４に送出される。このようにして順次その内容が
更新されて、コンパレータ９３に出力されるディジタル
信号の最大値が、第８図（Ｃ）に示すつぎのりセット信
号がピーク・ホールド回路９２に印加されるまで、ピー
ク値として出力端子６１より出力される。

［発明が解決しようとする課題］ ピーク検出装置の被測定信号となるパルスには、パター
ン発生器のフレーム・パルスのように、たとえばパルス
幅が１ｎｓで周期が１０ｍ５したがってデユーティが１
０−７以下のものもあれば、他方において、ＰＣＭ（パ
ルス・コード・モジュレイション）通信に用いられるパ
ルスのように、デユーティが１に近いものや、あるいは
繰返し周波数が数ＧＨ２になる場合もある。第３図の従
来例１ヤ第４図の従来例２によると、ピーク検出の対象
となる入力信号が、たとえば高周波信号のように正弦波
で、しかも、周波数の最大ｆｍａｘと最小ｆ　、の比が
ｆ　　／ｆ　−Ｓ１０〜１０２程度１１１１ｎ　　　　
　　　　ｍａＸ　　　　　ｍｉｎのどとく狭帯域であれ
ば、入力信号のピーク値とほぼ一致した直流とみなし得
る信号を出力するための条件である前記τ２　＞　＞　
Ｔ１　、Ｔ１　＜　＜　Ｔ２を満たすことは比較的容易
である。しかし、入力信号が複雑なパルス波形を含み、
そのうえ、たとえば、最大周波数ｆ装置ｌａｘが数ＧＨ
２，最小周波数ｆ・　が数１０Ｈ２で、その比がｆｍａ
：ｘ　／ｆｍｉｎｉ）＋ｎ →１０８にもなる広帯域にわたる場合には、Ｔ２）＞Ｔ
１　　、Ｔ１　＜　＜　Ｔ　２の条件を満たすことは困
難となるという解決すべき課題があった。

この点、第６図の従来例３では、はぼ１００１−１ｚ　
〜ＩＧＨｚ　（ｆ　　　／ｆ　　・＋１０７＞（７）Ｊ
ｉｌ波ｍａＸ　　　　　１ｌｌｌｎ 数範囲で入力信号のピーク値を検出することは可能であ
る。ところが、一定レベルであった入力信号が変化した
場合は、その変化に追従したピーク値を出力するまでに
は、入力レベルが上昇したときは最終段のピーク・デテ
クタ回路２１ＤのＴ１に、入力レベルが下降したときは
そのＴ２に比例した時間を要する。たとえば１００Ｈ２
（１０ｍＳ）の繰返し信号をデイケイ１％以内にしてＴ
２を１５とすれば、入力信号が１／１０になったときに
ホールド値がピーク値の１／１０以下になるには約２．
３５を要し、入力信号のレベル変化への迅速な追従性に
欠けるという解決すべき課題があった。

これに対して、第７図の従来例４では、入力レベルの変
化への追従性やピーク値のホールド特性は改善されてい
るが、Ａ／Ｄ変換器９１による入力信号のディジタル変
換が入力信号の周期とは無関係に行われるために、常に
入力信号のピーク値を検出するとは限らず、たとえば第
８図における入力信号（ａ）のピーク値Ｐ　　　は検出
するこ１〜３ とはできても、Ｐ４のピーク値を検出することはできず
、さらにリセット直後は、第８図（ａ＞の点線で示すピ
ーク・ホールド出力を得られないなどの未解決の課題が
あった。

［課題を解決するための手段］ 極めて速い応答時間と、比較的短い保持時間を有する、
入力信号のピーク値を保持するためのピーク・デテクタ
手段と、 入力信号に同期して、ピークデテクタ手段においてピー
ク値を示したときにトリガ信号を発生するためのトリガ
発生手段と、 ピーク・デテクタ手段の出力をトリガ発生手段からのト
リガ信号によってサンプルし、ホールドするためのサン
プル・ホールド手段とを設けた。

［作用Ｊ このような構成により、ピーク・デテクタ手段でピーク
を検出した瞬間にサンプル・ホールドしてピークを次の
サンプルがなされるまで保持するようにした。したがっ
て高速の応答性を有しながら、極めて長い保持時間を有
し、また、次の信号が印加された場合にはトリガを発生
して、ただちに新しい値をサンプルし、保持するように
したから、保持時間中に印加された信号のピーク値を保
持し損なうことはな（なった。

またさらに、このピーク検出手段により入力信号のレベ
ルを検出して、それにより増幅器の増幅度を制御して、
入力信号のレベル変動にもかかわらず一定の振幅に制御
した信号からトリガを発生することも可能としたから、
極めて小振幅の信号についてもそのピークを検出可能に
した。

Ｅ実施例コ 本発明の一実施例の回路構成を第１Ａ図に示し説明する
。ここで、第３図における構成要素に対応するものにつ
いては同じ記号を用いた。

第１Ａ図において、２１は第３図に示したピーク・デテ
クタ回路であるが、第４図に示した回路構成のピーク・
デテクタ回路を用いてもよく、そらにはこれらを組合せ
て構成される回路を用いてもよい。

回路の動作を説明すると、入力端子１１より入力された
入力信号は、ピーク・デテクタ回路２１をトリガ発生器
３１に入力される。トリガ発生器３１は、入力信号の繰
返し周期に応じてそれに同期したトリガ・パルスを出力
するようになっており、入力信号の繰返し周波数が１０
Ｈ２〜数ＧＨ２の範囲内で有効である。

第１Ｂ図は、このトリガ発生器３１の具体的な回路構成
例を示すものであり、Ｄ−ＦＦ　（フリップ・フロップ
）３２のデータ端子りは電圧Ｖ、に接続され、そのクロ
ック端子ＣＬＫに入力信号が印加されると、出力端子Ｑ
より出力されるＤ−ＦＦ出カフ２は、ワンショット回路
３３Ａのクロック端子ＣＬＫに印加され、その出力端子
Ｑより出力されるワンショット・パルス７３Ａは、ざら
にワンショット回路３３Ｂのクロック端子ＣＬＫに印加
され、その出力端子Ｑより出力されるワンショット・パ
ルス７３Ｂは、Ｄ−ＦＦ３２のクリア端子ＣＬＲに印加
される。ここで、ワンショット回路３３Ａは、Ｄ−ＦＦ
出力の立上がりエツジでパルス幅Ｔ１のワンショット・
パルス７３Ａを、ワンショット回路３３Ｂは、ワンショ
ット回路３３Ａからのワンショット・パルス７３Ａの立
下りエツジでパルス幅Ｔ２のワンショット・パルス７３
Ｂを、それぞれ発生する。

第１Ｃ図は、以上の回路各部の入力信号の繰返し周波数
が高いときの波形を、第１Ｄ図は入力信号の繰返し周波
数が低いときの波形を、それぞれ示すものであり、入力
信号の繰返し周期が、第１Ｃ図に示すように２つのワン
ショット・パルス７３Ａ、７３Ｂの周期Ｔ、、Ｔ２の合
計値Ｔ１＋丁２より小さいときには、はぼＴ１＋Ｔ２の
周期のＤ−ＦＦ出カフ２を、第１Ｄ図に示すように、Ｔ
１＋Ｔ２より大きいときは、入力信号の周期のＤ−ＦＦ
出カフ２を、それぞれトリガ・パルスとして入力信号に
同期してバッフ？３４（第１Ｂ図）を介して出力する。

第１Ａ図において、ピーク・デテクタ回路２１により（
ｑられた入力信号のピーク値は、スイッチ４２、コンデ
ンサ４３およびバッファ４４よりなるサンプル・ホール
ド回路４１に入力される。

他方、トリガ発生器３１からのトリガ・パルスは、遅延
回路５１を介して一定時間Ｔｄ遅延してサンプル・ホー
ルド回路４１のクロック端子にサンプリング・クロック
として印加される。トリガ・パルスの周期を定める基準
となる２つのワンショット・パルス７３Ａ、７３Ｂ　（
第１Ｂ図）の周期の合計値Ｔ１＋７２（第１Ｃ図、第１
Ｄ図）は、トリガ発生器３１の出力周波数がサンプル・
ホールド回路４１の最大サンプリング周波数を越えない
ように設定されており、また、トリガ発生器３１は、入
力信号の周波数が高いときは、サンプル・ホールド回路
４１が動作可能となる周波数までトリガ・パルスを分周
する機能を有している。

サンプル・ホールド回路４１は、サンプリング・クロッ
クが印加されるごとに、その時のピーク・デテクタ２１
からの入力信号のピーク値である出力の瞬時レベルをサ
ンプルして、そのレベルを次のサンプリング・クロック
が印加されるまで出力し、入力信号のピーク値に対応し
た出力信号を出力端子６１より得る。

ここで、ピーク・デテクタ回路２１におけるコンデンサ
２３の容量と抵抗２４の抵抗値により定まる時定数τ２
を、遅延回路５１により遅延時間Ｔｄの約１００倍とす
れば、ピーク・デテクタ回路２１への入力信号がトリガ
・パルス発生から時間Ｔｄ内にピーク値に達する信号、
すなわち、はぼ時間Ｔｄ以下の立上がり速度のパルスで
ある場合には、サンプル・ホールド回路４１は、ピーク
・デテクタ回路２１からの出力のピーク・レベルの９９
〜１００％間のレベルをサンプルするので、サンプル・
ホールド回路４１は常に入力信号のピーク値に相当する
レベルを出力する。

また、遅延時ｍＴｄは入力信号の繰返し周期とは無関係
なことから、ＤＣ信号に近い繰返し周波数からＧＨｚ級
の繰返し周波数の範囲の入力信号のピーク値を検出する
ことができる。ざらに入力信号のレベルが１／１０に変
化したときに追従するのに必要な時間は、２．３τ２〜
２３０Ｔｄであり、入力信号の立上がり時間および立下
がり時間が１μｓ以下であれば、はぼ２３０μｓで入力
信号のレベル変化に追従することが可能である。

なお、ピーク・デテクタ回路２１におけるダイオード２
２にＳＡＤ　（ショットキー・バリヤ・ダイオード）を
用い、コンデンサ２３の容量を１０ｐＦ程度とすれば、
その充電時間である時定数τ１を数１００ｐｓとするこ
とができ、１ｎＳ以下の半値幅の入力信号のピーク値を
検出することができる。

また、ダイオード２２の向きを第１Ａ図に示したものと
は逆にし、トリガ発生器３１の動作するトリガ・パルス
のレベルを負、スロープをネガティブとすれば、入力信
号の負のピーク値を検出することも可能であり、さらに
は、このような正および負の両パルスの検出回路を組み
合わせるならば、正負双方のピーク値を検出することが
できる。

第２Ａ図は本発明の他の実施例の回路構成を示すもので
あり、第１Ａ図における構成要素に対応するものについ
ては、同じ記号を付して説明する。

第２Ａ図において、第１Ａ図に示した実施例の回路構成
と異なるところは、それぞれ２組のピーク・デテクタ回
路２１−１．２１−２．サンプル・ホールド回路４１−
１．４１−２．および遅延回路５１−１．５１−２を含
み、入力信号の利得を変化せしめるためのＡＧＣ（可変
利得）増幅器８１と、その出力である入力信号のレベル
を検出するためのピーク・デテクタ回路２１−２、サン
プル・ホールド回路４１−２および遅延回路５１−２よ
りなるピーク・デテクタと、その出力とリファレンス電
圧Ｖ、との誤差電圧を得るための誤差増幅器８２を設け
、その出力をコントロール電圧としてＡＧＣ増幅器８１
に帰還していることである。

ＡＧＣ増幅器８１は、コントロール電圧によって利得を
変化せしめることができるものであり、たとえば、ガリ
ウム・ヒ素のデュアル・ゲートＦＥＴ（電界効果トラン
ジスタ）を使用した広帯域増幅器を用いることができる
。デュアル・ゲートＦＥ丁は、第２ゲートに与えるバイ
アス電圧によって利１ｑを変化せしめることができ、バ
イアス電圧が大きくなれば利得が減少し、バイアス電圧
が小さくなれば利得が増加する。

このＡＧＣ増幅器８１の出力のピーク値を、ピーク・デ
テクタ回路２１−２．サンプル・ホールド回路４１−２
および遅延回路５１−２よりなるピーク・デテクタで検
出する。得られたピーク値はリファレンス電圧とともに
誤差増幅器８２に入力され、その誤差電圧をコントロー
ル電圧としてＡＧＣ増幅器８１に帰還する。その結果、
入力信号の振幅が変化したとしても、トリガ回路３９に
は一定レベルの信号がＡＧＣ増幅器８１より印加される
ので、一定の振幅のトリガ・パルスが発生し、入力信号
の振幅に影響されない安定した、サンプル・ホールド回
路４１をストローブするパルスを（ｑることができる。

したがって、ＡＧＣ増幅器８１．トリガ回路３９．遅延
回路５１−２．ピーク・デテクタ回路２１−２．サンプ
ル・ホールド回路４１−２および誤差増幅器８２は、第
１Ａ図におけるトリガ発生器３１を構成している。ここ
でトリガ回路３９の具体的な回路としては、第１Ｂ図に
示したものを使用することができる。

第２Ｂ図には第２Ａ図のトリガ発生器３１の等価回路を
示しており、第２Ａ図のＡＧＣ増幅器８１、ピーク・デ
テクタ回路２１−２．サンプル・ホールド回路４１−２
の系の増幅系８３および誤差増幅器８２とリファレンス
電圧Ｖ、からなるサーボ系を構成している。ここで誤差
増幅器８２の増幅度をＡ、増幅系８３の増幅度をＡ、と
すると、Ｅ２＝Ｅ１　・Ａｇ　　　　　　　　（１）Ｅ
３＝Ａ　（Ｅ２−Ｖ、’）　　　　　　（２）となり一
般にＡｇはＥ３の複雑な関数であるが、Ｅ３がある有限
の範囲では、 Ａｇ（Ｅ３）　＝Ａ□　／　Ｅ３　　　　　　（３）と
おくことができ、Ａは無限大とみなせるから、Ｅ２＝Ｖ
、　　　　　　　　　　　（４）が得られる。

したがって、ＡＧＣ増幅器８１を利用すれば、第２Ａ図
における入力端子１１に入力される入力信号の撮幅が変
動したとしても、トリガ回路３９に入力される信号レベ
ルは常に一定であり、トリガ回路３９のトリガ・レベル
を変化させなくともＡＧＣ増幅器８１のダイナミック・
レンジ内においては、安定したストローブ・パルスを１
ｑることかでき、ピーク検出装置としてのダイナミック
・レンジを、たとえば４０ｄＢ以上に広げることができ
る。

［発明の効果］ 以上の説明から明らかなように、本発明によるならば、
広範囲にわたるデユーティあるいは繰返し周波数の入力
信号のピーク値を的確に検出し、しかも、入力信号のレ
ベルが変化した場合には迅速に応答する追従性の良いピ
ーク検出装置を実現することができるので、本発明の効
果は極めて大きい。

【図面の簡単な説明】

第１Ａ図は本発明の一実施例の回路構成図、第１Ｂ図は
第１Ａ図におけるトリガ発生器の回路構成図、 第１Ｃ図および第１Ｄ図は第１Ｂ図における回路各部に
おける波形図、 第２Ａ図は本発明の他の実施例の回路構成図、第２Ｂ図
は第２Ａ図におけるＡＧＣ増幅器を含む回路の等価回路
図、 第３図は従来例１の回路構成図、 第４図は従来例２の回路構成図、 第５図は第３図および第４図における入力信号と出力信
号の対比をするための波形図、第６図は従来例３の回路
構成図 第７図は従来例４の回路構成図、 第８図は第７図における回路各部の波形図である。 １１・・・入力端子 ２１．２１−１．２１−２．２１Ｂ。 ２１Ｃ，２１Ｄ・・・ピーク・デテクタ回路２２・・・
ダイオード　　　２３・・・コンデンサ２４・・・抵抗
　　　　　　２５・・・バッファ３１・・・トリガ発生
器　　３２・・・Ｄ−ＦＦ３３Ａ、３３Ｂ・・・ワンシ
ョット回路３４・・・バッファ　　　　３９・・・トリ
ガ回路４１．４１−１゜ ４１−２・・・サンプル・ホールド回路４２・・・スイ
ッチ　　　　４３・・・コンデンサ４４・・・バッファ ５１．５１−１．５１−２・・・遅延回路６１・・・出
力端子 ７２・・・Ｄ−ＦＦ出力 フ３Ａ、７３Ｂ・・・ワンショット・パルス８１・・・
ＡＧＣ増幅器　　８２・・・誤差増幅器８３・・・増幅
系　　　　　９１・・・Ａ／Ｄ変換器９２・・・ピーク
ホールド回路 ９３・・・コンパレータ ９４・・・ピーク値レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、高速応答時間と比較的短い保持時間を有する入力信
   号のピーク値を保持するためのピーク・デテクタ手段（
   ２１、２１−１）と、 前記入力信号に周期して前記ピーク・デテクタ手段にお
   いてピーク値を示したときにトリガ信号を発生するため
   のトリガ発生手段（３１、５１）と、 前記ピーク・デテクタ手段の出力を前記トリガ発生手段
   からのトリガ信号によつてサンプルホールドするための
   サンプル・ホールド手段（４１、４１−１）とを含むピ
   ーク検出装置。 ２、前記トリガ発生手段が、 前記入力信号を増幅するために利得制御信号によつて増
   幅度を制御される可変利得増幅手段（８１）と、 高速応答時間と比較的短い保持時間を有する前記可変利
   得増幅手段の出力信号のピーク値を保持するためのピー
   ク検出手段（２１−２）と、前記可変利得増幅手段の出
   力信号に同期して前記ピーク検出手段においてピーク値
   を示したときにトリガ信号を発生するためのトリガ回路
   手段（３９、５１−２）と、 前記ピーク検出手段の出力を前記トリガ回路手段からの
   出力信号によってサンプルしホールドするためのサンプ
   ル・ホールド回路手段（４１−２）と、 前記サンプル・ホールド回路手段の出力をリフアレンス
   値と比較して誤差を出力し、前記可変利得増幅手段に前
   記利得制御信号として印加するための誤差検出手段（８
   ２）とを含む請求項１記載のピーク検出装置。