JPH063898B2 - Digital timing extraction circuit - Google Patents
Digital timing extraction circuitInfo
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- JPH063898B2 JPH063898B2 JP59273114A JP27311484A JPH063898B2 JP H063898 B2 JPH063898 B2 JP H063898B2 JP 59273114 A JP59273114 A JP 59273114A JP 27311484 A JP27311484 A JP 27311484A JP H063898 B2 JPH063898 B2 JP H063898B2
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルフィルタで実現したタイミング抽出
回路におけるクロックの位相調整に関する。The present invention relates to clock phase adjustment in a timing extraction circuit realized by a digital filter.
従来、タイミング抽出回路には、ＬＣタンク回路と、入
力データをサンプリングするクロック（以下、サンプリ
ングクロックと呼ぶ）の位相同期のためのPLL(phase lo
cked loop)回路が用いられていた。Conventionally, a timing extraction circuit has a PLL (phase locus) for phase synchronization of an LC tank circuit and a clock (hereinafter referred to as a sampling clock) for sampling input data.
cked loop) circuit was used.
第４図に、従来のタイミング抽出回路の構成を示す。以
下では、第４図に沿って説明する。入力されたビットレ
ートｆＯのバイポーラ信号（アナログ入力信号）７は、
全波整流器１およびスライス回路２により周波数ｆＯの
成分を多く含むように変換され、ＬＣタンク回路３に入
力される。ＬＣタンク回路３の出力は、周波数ｆＯのほ
ぼ正弦波となる波形であり、固定位相補正回路４で絶対
遅延の補正が行われた後、PLL回路５に入力される。PLL
回路５では、周波数ｆ＝Nfo（Ｎは24,32などに選ぶ）の
マスタクロック８からの分周で周波数ｆＯのクロックを
発生させると同時に、固定位相補正回路４の出力信号の
位相に同期させる。これが、サンプラ６に必要なサンプ
リングクロック９となる。このサンプリングクロック９
を用いて、サンプラ６はアナログ入力信号をサンプリン
グする。FIG. 4 shows the configuration of a conventional timing extraction circuit. Below, it demonstrates along FIG. The input bipolar signal (analog input signal) 7 having the bit rate f O is
It is converted by the full-wave rectifier 1 and the slice circuit 2 so as to include many components of the frequency f O , and is input to the LC tank circuit 3. The output of the LC tank circuit 3 has a waveform of a substantially sine wave having a frequency f O , and is input to the PLL circuit 5 after the fixed phase correction circuit 4 corrects the absolute delay. PLL
In the circuit 5, a clock of frequency f O is generated by dividing the frequency from the master clock 8 of frequency f = Nf o (N is selected to be 24, 32, etc.), and at the same time, the phase of the output signal of the fixed phase correction circuit 4 is changed. Synchronize. This becomes the sampling clock 9 required for the sampler 6. This sampling clock 9
, The sampler 6 samples the analog input signal.
以上の説明で明らかなように、従来の方法では、複雑な
ＬＣタンク回路、及びPLL回路を必要とする。As is clear from the above description, the conventional method requires a complicated LC tank circuit and PLL circuit.
本発明の目的は、ＬＣタンク回路をディジタルフィルタ
でおきかえて、複雑なPLL回路を省略したタイミング抽
出回路を提供することにある。It is an object of the present invention to provide a timing extraction circuit in which a complicated PLL circuit is omitted by replacing the LC tank circuit with a digital filter.
［問題点を解決するための手段］ 本発明によれば、アナログ入力信号を全波整流器で整流
し、その出力を予め定められたしきい値を有するスライ
ス回路により２値化し、その出力をローパス・フィルタ
で高調波を抑圧することにより、ビットレートの周波数
成分を多く含むように変換する前処理部と、該前処理部
の出力に対してサンプリング及び量子化を行う第１のサ
ンプラと、該第１のサンプラの出力信号を入力するディ
ジタルタンク回路と、該ディジタルタンク回路の出力を
Ｄ／Ａ変換するＤ／Ａ変換器と、マスタクロックと前記
ディジタルタンク回路の出力信号とを受け、この出力信
号の符号が反転する前後の信号の絶対値が等しくなるよ
うに、位相制御されたクロックを前記第１のサンプラ、
前記ディジタルタンク回路及び前記Ｄ／Ａ変換器に出力
する適応的位相補正回路と、前記マスタクロックと前記
Ｄ／Ａ変換器の出力とを受けて該出力に対して一定量の
位相遅延を行ってサンプリングクロックを出力する固定
位相補正回路とを含み、該固定位相補正回路の出力を、
前記アナログ入力信号のサンプリングを行う第２のサン
プラのサンプリングタイミングとすることを特徴とする
ディジタルタイミング抽出回路が得られる。[Means for Solving Problems] According to the present invention, an analog input signal is rectified by a full-wave rectifier, its output is binarized by a slice circuit having a predetermined threshold value, and its output is low-passed. A pre-processing unit for converting the output of the pre-processing unit to perform sampling and quantization by suppressing harmonics by a filter, thereby converting the bit-rate frequency component into a large number of frequency components; A digital tank circuit for inputting the output signal of the first sampler, a D / A converter for D / A converting the output of the digital tank circuit, a master clock and the output signal of the digital tank circuit, and the output A phase-controlled clock is applied to the first sampler so that the absolute values of the signals before and after the sign of the signals are inverted are equal.
The adaptive phase correction circuit for outputting to the digital tank circuit and the D / A converter, the master clock and the output of the D / A converter are received, and a fixed amount of phase delay is applied to the output. And a fixed phase correction circuit for outputting a sampling clock, the output of the fixed phase correction circuit,
There is obtained a digital timing extraction circuit characterized in that the sampling timing of the second sampler for sampling the analog input signal is set.
［実施例］ 本発明の実施例について、図面を参照して具体的に説明
する。第１図に本発明によるディジタルタイミング抽出
回路の構成、第５図にディジタルタイミング抽出回路の
各部の波形を示す。また、第１図の回路に適用するディ
ジタルタンク回路を第２図に示す。[Examples] Examples of the present invention will be specifically described with reference to the drawings. FIG. 1 shows the configuration of the digital timing extraction circuit according to the present invention, and FIG. 5 shows the waveform of each part of the digital timing extraction circuit. A digital tank circuit applied to the circuit of FIG. 1 is shown in FIG.
まず、第１図に沿って説明する。入力するビットレート
ｆＯのバイポーラ信号（入力アナログ信号）２０は、全
波整流器１１により０レベルを中心に折り返される。こ
の出力はスライス回路１２では、設定した閾値よりも入
力が大きいとき“１”、小さいとき“０”を出力する。
このように処理された、スライス回路１２の出力は０，
１の２値のアナログ信号であり、ローパスフィルタ１３
に入力される。ローパスフィルタ１３の出力はサンプラ
１４において周波数ｆＳでサンプリングされ、かつ量子
化され、ディジタル信号に変換される。サンプラ１４の
出力はディジタルタンク回路１５に入力される。このと
き、後述する理由によりｆＳ＝４ｆＯとする。First, a description will be given with reference to FIG. A bipolar signal (input analog signal) 20 having an input bit rate f O is returned by the full-wave rectifier 11 centering around the 0 level. The slice circuit 12 outputs "1" when the input is larger than the set threshold and "0" when the input is smaller than the set threshold.
The output of the slice circuit 12 thus processed is 0,
It is a binary analog signal of 1, and the low-pass filter 13
Entered in. The output of the low-pass filter 13 is sampled at the frequency f S in the sampler 14, quantized, and converted into a digital signal. The output of the sampler 14 is input to the digital tank circuit 15. At this time, f S = 4f O is set for the reason described below.
ディジタルタンク回路１５の出力は１ビットＤ／Ａ変換
器１６に入力される。１ビットＤ／Ａ変換器１６の出力
は０，１の２値のアナログ信号となる。この信号は固定
位相補正回路１７に入力される。この固定位相補正回路
１７の出力は、入力に対しマスタクロック２２の周期の
数周期分だけ固定的に位相を遅らせる。このとき、固定
位相補正回路１７の位相補正量は、ローパスフィルタ１
３とディジタルタンク回路１５の群遅延量を補正し、固
定位相補正回路１７の出力信号が、入力アナログ信号２
０のサンプリングタイミングの最適点となるようにす
る。この固定位相補正回路１７の出力が周波数ｆＯのサ
ンプリングクロック２３である。入力アナログ信号２０
は、サンプラ１８において、サンプリングクロック２３
の立ち上がりでサンプリングされ、バイポーラ信号（入
力アナログ信号２０）の０，１が検出される。固定位相
補正回路１７はサンプリングクロック２３が入力アナロ
グ信号２０をサンプリングし、信号が検出可能となる位
相にあらかじめ調整しておく。The output of the digital tank circuit 15 is input to the 1-bit D / A converter 16. The output of the 1-bit D / A converter 16 becomes a binary analog signal of 0 and 1. This signal is input to the fixed phase correction circuit 17. The output of the fixed phase correction circuit 17 fixedly delays the phase by a few cycles of the master clock 22 with respect to the input. At this time, the phase correction amount of the fixed phase correction circuit 17 is determined by the low-pass filter 1
3 and the group delay amount of the digital tank circuit 15 are corrected, and the output signal of the fixed phase correction circuit 17 becomes the input analog signal 2
The optimum sampling timing of 0 is set. The output of the fixed phase correction circuit 17 is the sampling clock 23 having the frequency f O. Input analog signal 20
Is the sampling clock 23 in the sampler 18.
Sampling is performed at the rising edge of, and 0 and 1 of the bipolar signal (input analog signal 20) are detected. The fixed phase correction circuit 17 preliminarily adjusts the phase such that the sampling clock 23 samples the input analog signal 20 and the signal can be detected.
一方、ディジタルタンク回路１５の出力信号は、適応的
位相補正回路１９に入力される。適応的位相補正回路１
９では、ディジタルタンク回路１５の出力を後述の方法
で検出し、この位相に同期させた周波数ｆＯ＝４ｆＳの
クロック２１をマスタクロック２２の分周により発生し
出力する。サンプラ１４、ディジタルタンク回路１５、
１ビットＤ／Ａ変換器１６はこのクロック２１で作動す
る。On the other hand, the output signal of the digital tank circuit 15 is input to the adaptive phase correction circuit 19. Adaptive phase correction circuit 1
In 9, the output of the digital tank circuit 15 is detected by a method described later, and a clock 21 having a frequency f O = 4f S synchronized with this phase is generated and output by dividing the master clock 22. Sampler 14, digital tank circuit 15,
The 1-bit D / A converter 16 operates on this clock 21.
次に、ディジタルタンク回路１５は乗算器３１、加算器
３２、係数ｂ２の乗算器３３、係数−１の乗算器３４、
遅延回路３５から成る。Next, the digital tank circuit 15 includes a multiplier 31, an adder 32, a coefficient b 2 multiplier 33, a coefficient −1 multiplier 34,
It comprises a delay circuit 35.
このディジタルタンク回路１５は、第６図に示す周知の
ディジタルタンク回路の構成を簡略化したものである。
すなわち、ディジタルタンク回路として、第６図に示す
ようなａ１，ａ２，ｂ１，ｂ２をそれぞれ乗算係数とす
る乗算器４１，４２，４３，４４と、ｃ，ｄだけビット
のシフトを行うビットシフタ４５，４６と、サンプリン
グ周期１／ｆＳを遅延時間とする遅延器４７，４８と、
加算器４９，５０，５１，５２とから成る２次巡回系デ
ィジタルフィルタを用いたものが知られている。The digital tank circuit 15 is a simplified version of the well-known digital tank circuit shown in FIG.
That is, as the digital tank circuit, multipliers 41, 42, 43, and 44 having multiplication coefficients of a 1 , a 2 , b 1 , and b 2 as shown in FIG. Bit shifters 45 and 46 to perform, delay devices 47 and 48 having a sampling period of 1 / f S as a delay time,
It is known to use a second-order cyclic digital filter composed of adders 49, 50, 51 and 52.
このディジタルフィルタの伝達関数Ｈ(z)は、 で表わされる。このような伝達関数Ｈ(z)の分母の根は
極と呼ばれ、この極において分母は０となり、利得が無
限大となる。そして、ディジタルフィルタでは、通常、
信号の周波数（本例ではｆＯ）が極の周波数に選ばれ
る。また、上記式においてｚ＝γｅｊω，ω＝２πｆＯ
／ｆＳであり、サンプリング周波数ｆＳ＝４ｆＯとする
ことにより、ω＝２πｆＯ／４ｆＯ＝π／２となり、ｚ
−１＝γｅ−ｊω＝−γｊ，ｚ−２＝γｅ封−２ｊω＝
−γとなる。ここで、極の周波数ｆＯに選んでいるの
で、上記式の分母にｚ−１，ｚ−２の値を代入すると、 １＋γｊｂ１＋γｂ２＝０ となり、この式からｂ１＝０，ｂ２＝−１とするが、実
際にはｂ２＜０とする。また、分子については、ａ１＝
０，ａ２＝−１とする。係数を０とするのは、第６図の
回路を簡略化するためであり、整数とするのは整数の係
数の方が少数の係数の場合よりも乗算器の構成が簡単に
なるからである。The transfer function H (z) of this digital filter is It is represented by. The root of the denominator of such a transfer function H (z) is called a pole, and the denominator becomes 0 at this pole, and the gain becomes infinite. And in a digital filter,
The frequency of the signal (f O in this example) is chosen as the pole frequency. In the above equation, z = γejω, ω = 2πf O
/ F S , and by setting the sampling frequency f S = 4f O , ω = 2πf O / 4f O = π / 2, and z
−1 = γe −jω = −γj, z −2 = γe seal −2jω =
−γ. Since the pole frequency f O is selected here, substituting the values of z −1 and z −2 into the denominator of the above equation yields 1 + γjb 1 + γb 2 = 0, and from this equation, b 1 = 0, b 2 = -1, but b 2 <0 is actually set. For the numerator, a 1 =
0, a 2 = -1. The coefficient is set to 0 in order to simplify the circuit shown in FIG. 6, and the integer is used because the integer coefficient simplifies the structure of the multiplier as compared with the case of a small number of coefficients. .
このような伝達関数を持つように簡略化されたディジタ
ルタンク回路が第２図に示した回路である。A digital tank circuit simplified to have such a transfer function is the circuit shown in FIG.
第１図の適応的位相補正回路１９の動作を、第３図にも
とずいて説明する。第３図は、第１図のディジタルタン
ク回路１５の出力である。周期１／ｆＯの波形の一時
点、ここでは、信号が正から負になる時点に着目する。
第３図においては、時点t0と時点t1に着目する。適応位
相補正回路１９では、時点t0,t1を検出し、t0,t1でのデ
ィジタルタンク回路１５の出力をx(t0),x(t1)とする
時、x(t0)+x(t1)を計算する。もし、x(t0)+x(t1)が正な
らば、出力するクロック２１の位相を一定量進める。x
(t0)+x(t1)が負ならば、一定量遅らせる。このように、
クロック２１の位相を修正することにより、ディジタル
タンク回路１５の出力波形において、x(t0)とx(t1)の絶
対値を同一にすることができる。The operation of the adaptive phase correction circuit 19 of FIG. 1 will be described with reference to FIG. FIG. 3 is the output of the digital tank circuit 15 of FIG. Attention is paid to a time point of a waveform having a period of 1 / f O , that is, a time point when the signal changes from positive to negative.
In FIG. 3, attention is paid to time t 0 and time t 1 . In the adaptive phase correction circuit 19, when the time points t 0 and t 1 are detected and the output of the digital tank circuit 15 at t 0 and t 1 is x (t 0 ), x (t 1 ), x (t 0 ) + x (t 1 ) is calculated. If x (t 0 ) + x (t 1 ) is positive, the phase of the output clock 21 is advanced by a fixed amount. x
If (t 0 ) + x (t 1 ) is negative, delay by a fixed amount. in this way,
By modifying the phase of the clock 21, the absolute values of x (t 0 ) and x (t 1 ) can be made the same in the output waveform of the digital tank circuit 15.
本発明によれば、以上に説明したように、タイミング抽
出回路において、タンク回路をディジタルフィルタで実
現した場合に、サンプリングクロックの位相補正をPL回
路よりも簡単な回路で行うことが可能である。According to the present invention, as described above, in the timing extraction circuit, when the tank circuit is realized by the digital filter, the phase correction of the sampling clock can be performed by a circuit simpler than the PL circuit.
第１図は、本発明によるディジタルタイミング抽出回路
の構成を示し、 第２図は第１図におけるディジタルタンク回路の回路構
成を示し、 第３図は、ディジタルタンク回路の出力信号波形を示
し、 第４図は、従来のタイミング抽出回路の構成を示す。 第５図は、第１図に示された回路の各部の入出力信号波
形を示した図である。 第６図は、従来のディジタルタンク回路に用いられてい
るディジタルフィルタの一例を示した回路図である。 図において、１…全波整流器、２…スライス回路、３…
ＬＣタンク回路、４…固定位相補正回路、５…PLL回
路、６…サンプラ、１１…全波整流器、１２…スライス
回路、１３…ローパスフィルタ、１４…サンプラ、１５
…ディジタルタンク回路、１６…１ビットＤ／Ａ変換
器、１７…固定位相補正回路、１８…サンプラ、１９…
適応的位相補正回路、３１…乗算器、３２…加算器、３
３…乗算器、３４…乗算器、３５…遅延回路。1 shows the configuration of a digital timing extraction circuit according to the present invention, FIG. 2 shows the circuit configuration of the digital tank circuit in FIG. 1, and FIG. 3 shows the output signal waveform of the digital tank circuit. FIG. 4 shows the structure of a conventional timing extraction circuit. FIG. 5 is a diagram showing input / output signal waveforms of respective parts of the circuit shown in FIG. FIG. 6 is a circuit diagram showing an example of a digital filter used in a conventional digital tank circuit. In the figure, 1 ... Full wave rectifier, 2 ... Slice circuit, 3 ...
LC tank circuit, 4 ... Fixed phase correction circuit, 5 ... PLL circuit, 6 ... Sampler, 11 ... Full-wave rectifier, 12 ... Slice circuit, 13 ... Low-pass filter, 14 ... Sampler, 15
... Digital tank circuit, 16 ... 1-bit D / A converter, 17 ... Fixed phase correction circuit, 18 ... Sampler, 19 ...
Adaptive phase correction circuit, 31 ... Multiplier, 32 ... Adder, 3
3 ... Multiplier, 34 ... Multiplier, 35 ... Delay circuit.
Claims (1)
その出力を予め定められたしきい値を有するスライス回
路により２値化し、その出力をローパス・フィルタで高
調波を抑圧することにより、ビットレートの周波数成分
を多く含むように変換する前処理部と、該前処理部の出
力に対してサンプリング及び量子化を行い第１のサンプ
ラと、該第１のサンプラの出力信号を入力とするディジ
タルタンク回路と、該ディジタルタンク回路の出力をＤ
／Ａ変換するＤ／Ａ変換器と、マスタクロックと前記デ
ィジタルタンク回路の出力信号とを受け、この出力信号
の符号が反転する前後の信号の絶対値が等しくなるよう
に、位相制御されたクロックを前記第１のサンプラ、前
記ディジタルタンク回路及び前記Ｄ／Ａ変換器に出力す
る適応的位相補正回路と、前記マスタクロックと前記Ｄ
／Ａ変換器の出力とを受けて該出力に対して一定量の位
相遅延を行ってサンプリングクロックを出力する固定位
相補正回路とを含み、該固定位相補正回路の出力を、前
記アナログ入力信号のサンプリングを行う第２のサンプ
ラのサンプリングタイミングとすることを特徴とするデ
ィジタルタイミング抽出回路。1. An analog input signal is rectified by a full-wave rectifier,
A preprocessing unit for converting the output into a binary signal by a slice circuit having a predetermined threshold value, suppressing the harmonics by a low-pass filter, and converting the output so as to include a large frequency component of the bit rate. , A first sampler that performs sampling and quantization on the output of the preprocessing unit, a digital tank circuit that receives the output signal of the first sampler as an input, and an output of the digital tank circuit that is D
A D / A converter for A / A conversion, a master clock and an output signal of the digital tank circuit, and a phase-controlled clock so that the absolute values of the signals before and after the sign of the output signal are inverted are equal. To the first sampler, the digital tank circuit and the D / A converter, the master clock and the D
A fixed phase correction circuit that receives the output of the A / A converter and outputs a sampling clock by performing a fixed amount of phase delay on the output, and outputs the fixed phase correction circuit to the analog input signal. A digital timing extraction circuit, characterized in that the sampling timing of a second sampler for sampling is used.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273114A JPH063898B2 (en) | 1984-12-26 | 1984-12-26 | Digital timing extraction circuit |
| DE8585111106T DE3584864D1 (en) | 1984-09-04 | 1985-09-03 | DIGITAL VIBRATION CIRCUIT. |
| EP85111106A EP0174593B1 (en) | 1984-09-04 | 1985-09-03 | Digital tank circuit |
| US06/772,537 US4755961A (en) | 1984-09-04 | 1985-09-04 | Digital tank circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273114A JPH063898B2 (en) | 1984-12-26 | 1984-12-26 | Digital timing extraction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61152138A JPS61152138A (en) | 1986-07-10 |
| JPH063898B2 true JPH063898B2 (en) | 1994-01-12 |
Family
ID=17523323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273114A Expired - Lifetime JPH063898B2 (en) | 1984-09-04 | 1984-12-26 | Digital timing extraction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063898B2 (en) |
-
1984
- 1984-12-26 JP JP59273114A patent/JPH063898B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61152138A (en) | 1986-07-10 |
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