JPH0635805A - Microcomputer having p-rom built-in - Google Patents
Microcomputer having p-rom built-inInfo
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- JPH0635805A JPH0635805A JP4185207A JP18520792A JPH0635805A JP H0635805 A JPH0635805 A JP H0635805A JP 4185207 A JP4185207 A JP 4185207A JP 18520792 A JP18520792 A JP 18520792A JP H0635805 A JPH0635805 A JP H0635805A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は,P−ROM(プログマ
ブルROM)内蔵マイクロコンピュータに関し,特にP
−ROMデータの機密保護の為のベリファイ禁止プロテ
クトモードを有するマイクロコンピュータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a P-ROM (programmable ROM) built-in microcomputer, and more particularly to a P-ROM.
-It relates to a microcomputer having a verify prohibition protection mode for protecting the confidentiality of ROM data.
【0002】[0002]
【従来の技術】通常,P−ROMを内蔵したマイクロコ
ンピュータはP−ROMライタによりプログラムデータ
の書き込み及びベリファイを可能とするため,P−RO
Mに格納する,あるいは格納したプログラムデータの入
出力を行うプログラムデータ入出力ポート,並びにP−
ROMのプログラムモードを設定する為のP−ROMモ
ード設定ポートを備えている。2. Description of the Related Art Normally, a microcomputer having a built-in P-ROM enables program data to be written and verified by a P-ROM writer.
Program data input / output port for storing or storing stored program data in M, and P-
It has a P-ROM mode setting port for setting the ROM program mode.
【0003】図6は,上述のような機能を備えた従来の
P−ROM内蔵マイクロコンピュータに搭載されたP−
ROMとその周辺回路の基本的な構成を模式的に示すブ
ロック図である。図6において,P−ROM1は読み出
し回路17,書き込み回路18及びアドレスデコーダ3
を備え,アドレスデコーダ3によりアドレッシングされ
たプログラムデータは,読み出し回路17からバス切り
換えスイッチ10を介して命令デコーダ6並びにゲート
回路40を介しプログラムデータ入出力ポート9に接続
されており,P−ROMのアドレス情報を発生するプロ
グラムカウンタ5の出力は,アドレスデコーダ3に入力
されている。またP−ROMモード設定ポート8は,P
−ROMモードデコーダ7に接続され,P−ROMモー
ドデコーダ7は書き込み信号PGM或はプログラムベリ
ファイ信号VER等のP−ROM制御信号を発生させ
る。FIG. 6 shows a P-ROM mounted in a conventional P-ROM built-in microcomputer having the above-mentioned functions.
It is a block diagram which shows typically the basic composition of ROM and its peripheral circuit. In FIG. 6, the P-ROM 1 includes a read circuit 17, a write circuit 18, and an address decoder 3.
The program data addressed by the address decoder 3 is connected to the program data input / output port 9 from the read circuit 17 via the bus changeover switch 10 and the instruction decoder 6 and the gate circuit 40. The output of the program counter 5 that generates address information is input to the address decoder 3. In addition, the P-ROM mode setting port 8
The P-ROM mode decoder 7 is connected to the -ROM mode decoder 7 and generates a P-ROM control signal such as a write signal PGM or a program verify signal VER.
【0004】このようなマイクロコンピュータに内蔵さ
れたP−ROM1では,P−ROMモード設定ポート8
にデータを入力することにより,ゲート回路40が切り
替わり,プログラムデータ入出力ポート9を介したP−
ROMへのデータ入力または出力を行うことができるよ
うに構成されている。In the P-ROM 1 built in such a microcomputer, the P-ROM mode setting port 8
By inputting data to the gate circuit 40, the gate circuit 40 is switched and P- via the program data input / output port 9 is input.
It is configured so that data can be input to or output from the ROM.
【0005】上述のように,この種のマイクロコンピュ
ータでは,そのモードを切り換えることによってP−R
OMに格納されるデータの入出力を容易に行うことがで
きる。しかしながら,このように取り扱い上の便宜を図
った為にP−ROMライタを使用して動作モードをベリ
ファイモードに設定することによって,第3者がP−R
OMに格納したプログラムデータを容易に読みだすこと
ができる。この為P−ROMに格納されたデータに対す
る機密保護が不完全であるという問題があった。この問
題を回避すべくマイクロコンピュータ自体にプロテクト
回路を内蔵する方法がある。図7にその代表的な一例を
示す。As described above, in this type of microcomputer, the P-R
It is possible to easily input and output the data stored in the OM. However, for the convenience of handling as described above, by setting the operation mode to the verify mode by using the P-ROM writer, the third party can make the P-R
The program data stored in the OM can be easily read. Therefore, there is a problem that the security protection for the data stored in the P-ROM is incomplete. In order to avoid this problem, there is a method of incorporating a protection circuit in the microcomputer itself. FIG. 7 shows a typical example thereof.
【0006】図7に於いてP−ROM1の特定アドレス
にプロテクト情報メモリセル2を設け,プログラムデー
タのプログラム,ベリファイ確認完了後にプロテクト情
報メモリセル2にデータを書き込む。このデータをベリ
ファイ開始時に呼出しプロテクトデコーダ20にて解析
をし,その結果により前述のゲート回路40を制御し,
プログラムデータの入出力ポート9を介した読み出しを
禁止している。In FIG. 7, a protect information memory cell 2 is provided at a specific address of the P-ROM 1 and data is written in the protect information memory cell 2 after the completion of programming and verification of program data. This data is analyzed by the call protect decoder 20 at the start of verification, and the gate circuit 40 is controlled according to the result.
Reading of program data via the input / output port 9 is prohibited.
【0007】[0007]
【発明が解決しようとする課題】上述のように,従来の
この種のマイクロコンピュータでは,プロテクト回路を
設ける事によりP−ROMに格納されるプログラムデー
タの読み出しを禁止する機能を有している。しかしなが
ら,この様なプロテクト回路の場合,一度プロテクト情
報メモリセルにデータを書き込んでしまうと,以降のプ
ログラムデータの確認が不可能となる為,マイクロコン
ピュータの故障発生時にマイクロコンピュータ上のP−
ROMデータ解析が困難になるという欠点があった。As described above, the conventional microcomputer of this type has the function of inhibiting the reading of the program data stored in the P-ROM by providing the protect circuit. However, in the case of such a protect circuit, once the data is written in the protect information memory cell, it becomes impossible to confirm the program data thereafter.
There is a drawback that the ROM data analysis becomes difficult.
【0008】そこで,本発明の技術的課題は,上記従来
技術の欠点を解決し,マイクロコンピュータ内蔵P−R
OMデータの第3者に対する機密保護機能を維持しつ
つ,故障発生時のP−ROMデータの解析を容易にする
手段を設けた新規なP−ROM内蔵マイクロコンピュー
タを提供することにある。[0008] Therefore, the technical problem of the present invention is to solve the above-mentioned drawbacks of the prior art and to provide a P-R with a built-in microcomputer.
It is an object of the present invention to provide a novel microcomputer with a built-in P-ROM provided with means for facilitating the analysis of P-ROM data when a failure occurs while maintaining the security function for the third party of OM data.
【0009】[0009]
【課題を解決するための手段】本発明のP−ROM内蔵
マイクロコンピュータは,複数のP−ROMセルにより
構成されるプロテクト情報メモリセルと,前記プロテク
ト情報メモリセルのデータを入力しデコードを行うプロ
テクトデータデコーダと,前記プロテクトデータデコー
ダの出力信号によりP−ROMのベリファイモード時に
のみ,前記P−ROMのアドレス情報を修飾するアドレ
ス修飾回路を有することを特徴としている。A microcomputer with a built-in P-ROM according to the present invention is a protect information memory cell composed of a plurality of P-ROM cells, and a protect for inputting and decoding data of the protect information memory cell. It is characterized by having a data decoder and an address modification circuit for modifying the address information of the P-ROM only in the verify mode of the P-ROM by the output signal of the protected data decoder.
【0010】更に,本発明のP−ROM内蔵マイクロコ
ンピュータにおいては,前記プロテクトデータデコーダ
は2つの異なるデータ組合せを排除し,前記データ組合
せ以外のデータ入力時にのみアクティブ信号を発生する
論理回路を有することを特徴としている。Further, in the microcomputer with a built-in P-ROM of the present invention, the protect data decoder has a logic circuit which eliminates two different data combinations and generates an active signal only when data other than the data combinations is input. Is characterized by.
【0011】[0011]
【作用】本発明においては,プロテクト情報メモリセル
は,複数のP−ROMセルにより構成される。このプロ
テクト情報メモリセルのデータは,プロテクトデータデ
コーダによって,デコードされ,アドレス修飾回路によ
って,このP−ROMのアドレス情報が修飾される。In the present invention, the protect information memory cell is composed of a plurality of P-ROM cells. The data of the protect information memory cell is decoded by the protect data decoder, and the address information of the P-ROM is modified by the address modification circuit.
【0012】[0012]
【実施例】次に,本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【0013】図1は,本発明に係るP−ROM内蔵マイ
クロコンピュータのP−ROMおよびその周辺回路の具
体的な構成例を示すブロック図である。図2は,図1の
プロテクト制御回路の回路構成例を示す図である。FIG. 1 is a block diagram showing a concrete configuration example of a P-ROM and its peripheral circuits in a P-ROM built-in microcomputer according to the present invention. FIG. 2 is a diagram showing a circuit configuration example of the protect control circuit of FIG.
【0014】まず,本発明の実施例に係るP−ROM内
蔵マイクロコンピュータの構成について説明する。First, the configuration of a P-ROM built-in microcomputer according to an embodiment of the present invention will be described.
【0015】図1において,P−ROM1は特定なアド
レスに割り付けられたプロテクト情報メモリセル2を有
し,アドレスデコーダ3によりアドレッシングされたプ
ログラムデータは読み出し回路17を経由し,プロテク
トモードデコーダ20に入力されると同時に,バス切り
換えスイッチ10を介して命令デコーダ6またはプログ
ラムデータ入出力ポート9に入力される。In FIG. 1, a P-ROM 1 has a protect information memory cell 2 assigned to a specific address, and program data addressed by the address decoder 3 is input to a protect mode decoder 20 via a read circuit 17. At the same time, it is input to the instruction decoder 6 or the program data input / output port 9 via the bus changeover switch 10.
【0016】P−ROMのアドレス情報を発生するプロ
グラムカウンタ5の出力はアドレス修飾回路4に入力さ
れ,アドレス修飾回路4の出力は,アドレスデコーダ3
に入力される。またP−ROMのプログラムモードを設
定する為のP−ROMモード設定ポート8は,P−RO
Mモードデコーダ7に接続され,P−ROMモードデコ
ーダ7はプログラムモード信号PGM,プログラムベリ
ファイモード信号VER,プログラムカウンタのゼロク
リアを行うゼロクリアモード信号CLR並びに各モード
の切り替え時に経由するインヒビットモード信号INH
の,各P−ROM制御信号を発生させる。The output of the program counter 5 which generates the address information of the P-ROM is input to the address modification circuit 4, and the output of the address modification circuit 4 is the address decoder 3.
Entered in. Also, the P-ROM mode setting port 8 for setting the program mode of the P-ROM is
The P-ROM mode decoder 7 is connected to the M mode decoder 7, and the P-ROM mode decoder 7 receives a program mode signal PGM, a program verify mode signal VER, a zero clear mode signal CLR for clearing the program counter to zero, and an inhibit mode signal INH for switching between the modes.
, Each P-ROM control signal is generated.
【0017】図2に示すように,プロテクト制御回路1
9は,CLR信号を入力する第1のディレイ回路37,
この第1のディレイ回路37に接続されたインバータ3
1,このインバータ31の出力信号とCLR信号との論
理積演算を行うANDゲート24とを備えている。さら
に,ANDゲート24の出力信号をセット端子に入力
し,OR回路22によるVER信号とPGM信号との論
理和演算結果の出力信号をリセット端子に入力する第1
RSフリップフロップ回路34と,INH信号をセット
端子に入力し,ANDゲート24の出力信号をリセット
端子に入力する第2RSフリップフロップ回路35とを
備えている。また,これらのRSフリップフロップ回路
34,35の出力端に接続されたアンドゲート25,こ
のアンドゲート25に直列に接続された第2のディレイ
回路38及びインバータ32を有している。また,イン
バータ32の出力信号と,アンドゲート25の出力信号
と,CLR信号のインバータ33を経た信号との論理積
演算を行うアンドゲート26と,アンドゲート26の出
力信号をセット端子に入力する第3RSフリップフロッ
プ回路36を備えている。一方,VER信号は第3のデ
ィレイ回路39を経て,PGM信号及びCLR信号が論
理積演算を行うORゲートに接続されており,このOR
ゲートの出力信号が第3RSフリップフロップ回路36
のリセット端子に入力する。第3RSフリップフロップ
回路36は,R,S端子に入力した信号に基づいて,信
号aを出力する。従って,各P−ROM制御信号は,プ
ロテクト制御回路19に入力され出力信号aを出力す
る。As shown in FIG. 2, the protect control circuit 1
9 is a first delay circuit 37 for inputting the CLR signal,
Inverter 3 connected to this first delay circuit 37
1. An AND gate 24 that performs a logical product operation of the output signal of the inverter 31 and the CLR signal is provided. Furthermore, the output signal of the AND gate 24 is input to the set terminal, and the output signal of the logical sum operation result of the VER signal and the PGM signal by the OR circuit 22 is input to the reset terminal.
An RS flip-flop circuit 34 and a second RS flip-flop circuit 35 for inputting the INH signal to the set terminal and inputting the output signal of the AND gate 24 to the reset terminal are provided. Further, it has an AND gate 25 connected to the output terminals of these RS flip-flop circuits 34, 35, a second delay circuit 38 and an inverter 32 connected in series to this AND gate 25. Also, an AND gate 26 that performs a logical product operation of the output signal of the inverter 32, the output signal of the AND gate 25, and the signal of the CLR signal that has passed through the inverter 33, and the output signal of the AND gate 26 is input to the set terminal. A 3RS flip-flop circuit 36 is provided. On the other hand, the VER signal passes through the third delay circuit 39 and is connected to an OR gate that performs a logical product operation of the PGM signal and the CLR signal.
The output signal of the gate is the third RS flip-flop circuit 36.
Input to the reset terminal of. The third RS flip-flop circuit 36 outputs the signal a based on the signals input to the R and S terminals. Therefore, each P-ROM control signal is input to the protection control circuit 19 and outputs the output signal a.
【0018】次にP−ROMライタにより本マイクロコ
ンピュータ内蔵のP−ROM1にデータを書き込む動作
を説明する。Next, the operation of writing data to the P-ROM 1 built in the microcomputer by the P-ROM writer will be described.
【0019】図3は,プログラム時のタイミングチャー
トを示す。まず初めにP−ROMモード設定ポート8に
よりプログラムカウンタ5を初期化する為ゼロクリアモ
ードを設定する。この時CLR信号が発生される。その
後P−ROMモード信号の誤発生を防ぐためプログラム
モードに移行する前にインヒビットモードが設定され
る。この時,プロテクト制御回路19より信号aが発生
されアドレス修飾回路に入り,特定のアドレスにマッピ
ングされたプロテクト情報メモリセル2のアドレスが選
択される。但し,このモードでは読み出しが実行される
事はない。その後プログラムモードに移行し,PGM信
号が発生される。このPGM信号によりプロテクト制御
回路19の最終段のRSフリップフロップがリセットさ
れ,信号aがロウレベルとなる。従ってプログラムカウ
ンタ5の値に対応したP−ROMアドレスのセルに入出
力ポート9より入力したデータを,書き込み回路18に
より書き込む事になる。なお,その後インヒビットモー
ドを経由しベリファイモードにする事により,書き込ん
だデータの確認を行う。この時,信号aは既にロウレベ
ルとなっている為,RSフリップフロップ11はセット
されず信号cはロウレベルを保つ為,ベリファイモード
時にVER信号が発生しても信号dはロウレベルとなり
アドレスの修飾は行わない。従って,書き込んだアドレ
スのデータを正常に読みだす事が可能となる。FIG. 3 shows a timing chart during programming. First, the P-ROM mode setting port 8 sets the zero clear mode to initialize the program counter 5. At this time, the CLR signal is generated. After that, the inhibit mode is set before shifting to the program mode in order to prevent the P-ROM mode signal from being erroneously generated. At this time, the protect control circuit 19 generates a signal a and enters the address modification circuit to select the address of the protect information memory cell 2 mapped to a specific address. However, reading is not executed in this mode. After that, the program mode is entered and the PGM signal is generated. This PGM signal resets the RS flip-flop at the final stage of the protect control circuit 19, and the signal a becomes low level. Therefore, the data input from the input / output port 9 is written into the cell of the P-ROM address corresponding to the value of the program counter 5 by the write circuit 18. After that, the written data is confirmed by switching to the verify mode via the inhibit mode. At this time, since the signal a is already at the low level, the RS flip-flop 11 is not set and the signal c remains at the low level. Therefore, even if the VER signal is generated in the verify mode, the signal d becomes the low level and the address is modified. Absent. Therefore, the data of the written address can be read normally.
【0020】次にP−ROMライタによりマイクロコン
ピュータ内蔵のP−ROM1のデータを読みだす動作を
説明する。Next, the operation of reading data from the P-ROM 1 built in the microcomputer by the P-ROM writer will be described.
【0021】図4に図1のマイクロコンピュータのベリ
ファイ時に於ける各制御信号のタイミングチャートを示
す。FIG. 4 shows a timing chart of each control signal at the time of verification of the microcomputer shown in FIG.
【0022】まずプロテクト設定前の通常のベリファイ
時の動作を説明する。First, the operation at the time of normal verification before protection setting will be described.
【0023】図4において,(1)はプロテクト設定前
のタイミングを示すものである。In FIG. 4, (1) shows the timing before the protect setting.
【0024】初めにP−ROMモード設定ポートにより
プログラムカウンタ5を初期化する為ゼロクリアモード
を設定する。この時CLR信号が発生される。その後P
−ROMモード信号の誤発生を防ぐためベリファイモー
ドに移行する前にインヒビットモードが設定される。こ
の時,プロテクト制御回路19より信号aが発生されア
ドレス修飾回路に入り,特定のアドレスにマッピングさ
れたプロテクト情報メモリセル2のアドレスが選択され
る。その後ベリファイモードに移行し,VER信号が発
生される。このVER信号はディレイ回路39を介しプ
ロテクト制御回路19の最終段のRSフリップフロップ
をリセットするが,前記ディレイ回路Cのディレイ時間
に相当する時間は信号aがハイレベルを保持する。この
為,この期間で前記プロテクト情報メモリセル2の情報
は読み出し回路17により読みだされ,プロテクトデー
タデコーダ20に入力される。さらに信号aはハイレベ
ルの為AND回路13によりプロテクトデータデコーダ
20の出力値がRSフリップフロップ11のセット入力
に伝えられる。First, the zero clear mode is set by the P-ROM mode setting port in order to initialize the program counter 5. At this time, the CLR signal is generated. Then P
-Inhibit mode is set before shifting to verify mode to prevent erroneous generation of ROM mode signal. At this time, the protect control circuit 19 generates a signal a and enters the address modification circuit to select the address of the protect information memory cell 2 mapped to a specific address. After that, the mode is shifted to the verify mode and the VER signal is generated. This VER signal resets the RS flip-flop at the final stage of the protection control circuit 19 via the delay circuit 39, but the signal a holds the high level for the time corresponding to the delay time of the delay circuit C. Therefore, during this period, the information in the protect information memory cell 2 is read by the read circuit 17 and input to the protect data decoder 20. Further, since the signal a is at high level, the output value of the protect data decoder 20 is transmitted to the set input of the RS flip-flop 11 by the AND circuit 13.
【0025】ここで,プロテクトデータデコーダ20の
構成は,図5に示す様な論理回路である。図5に示す論
理回路は,ビット0(b0)からビット(b7)より構
成される8ビットデテータを入力し,この入力データが
FFHまたは05H以外の時,出力信号bにハイレベル
を出力する。Here, the structure of the protect data decoder 20 is a logic circuit as shown in FIG. The logic circuit shown in FIG. 5 inputs an 8-bit data composed of bit 0 (b0) to bit (b7) and outputs a high level to the output signal b when the input data is other than FFH or 05H.
【0026】一般的に消去状態のP−ROMセルはハイ
レベル状態にある為,8ビット構成の場合はFFHとな
る。従って,プロテクト情報メモリセル2は初期状態で
はFFHであり,この場合,プロテクトデータデコーダ
20の出力はロウレベルとなる。従って,RSフリップ
フロップ11はセットされず信号c並びに信号dはロウ
レベルを保つ。よって,プログラムカウンタ5の出力は
アドレス修飾回路4の影響を受けないため,P−ROM
アドレスはゼロ番地よりひとつずつインクリメントし,
正常な読み出し動作を行う。Generally, since the P-ROM cell in the erased state is in the high level state, it becomes FFH in the case of the 8-bit structure. Therefore, the protect information memory cell 2 is FFH in the initial state, and in this case, the output of the protect data decoder 20 becomes low level. Therefore, the RS flip-flop 11 is not set and the signals c and d are kept at low level. Therefore, since the output of the program counter 5 is not affected by the address modification circuit 4, the P-ROM
The address is incremented by one from the zero address,
Performs a normal read operation.
【0027】以上述べた一連の動作を行いプログラム内
容のチェックが終了した段階でプロテクト情報メモリセ
ル2にデータを書き込む事によりプロテクトモードを設
定する事になる。ここで,プロテクト情報メモリセル2
にデータを書き込むには,プログラムカウンタ5をオー
バーフローさせキャリー信号Caを発生させる。この時
アドレスはプロテクト情報メモリセル2を指す為,プロ
グラムモードに於いて任意のデータを書き込む事ができ
る。ここで上位4ビットのみに任意のデータを書き込む
事を許可しておく。一例として,AHを上位4ビットに
書いたとする。この場合プロテクト情報メモリセル2は
AFHとなる。The protect mode is set by writing data to the protect information memory cell 2 when the program contents have been checked through the series of operations described above. Here, the protect information memory cell 2
In order to write the data to, the program counter 5 is overflowed and the carry signal Ca is generated. At this time, since the address points to the protect information memory cell 2, any data can be written in the program mode. Here, it is permitted to write arbitrary data only in the upper 4 bits. As an example, assume that AH is written in the upper 4 bits. In this case, the protect information memory cell 2 becomes AFH.
【0028】次に前述の手段によりプロテクトを設定後
にベリファイを行おうとした場合の動作を説明する。Next, the operation in the case where the verify is attempted after the protection is set by the above-mentioned means will be described.
【0029】図4において,(2)にプロテクトを設定
した後のベリファイ時のタイミングチャートを示す。FIG. 4 shows a timing chart at the time of verification after protection is set in (2).
【0030】初めにP−ROMモード設定ポートにより
プログラムカウンタ5を初期化する為ゼロクリアモード
を設定する。この時CLR信号が発生される。その後P
−ROMモード信号の誤発生を防ぐためベリファイモー
ドに移行する前にインヒビットモードが設定される。こ
の時,プロテクト制御回路19より信号aが発生されア
ドレス修飾回路に入り,特定のアドレスにマッピングさ
れたプロテクト情報メモリセル2のアドレスが選択され
る。その後ベリファイモードに移行し,VER信号が発
生される。このVER信号はディレイ回路39を介しプ
ロテクト制御回路19の最終段のRSフリップフロップ
をリセットするが,ディレイ回路39のディレイ時間に
相当する時間は信号aがハイレベルを保持する。この
為,この期間でプロテクト情報メモリセル2の情報は読
み出し回路17により読みだされ,プロテクトデータデ
コーダ20に入力される。さらに信号aはハイレベルの
為AND回路13によりプロテクトデータデコーダ20
の出力値がRSフリップフロップ11のセット入力に伝
えられる。ここで,プロテクト情報メモリセル2よりA
FHが読み出され,プロテクトデータデコーダ20の出
力信号bはハイレベルとなる。この間,信号aはハイレ
ベルを保持している為,RSフリップフロップ11はセ
ットされ信号cはハイレベルとなる。よって,VER信
号が発生されている間,信号dはハイレベルを保ち,ア
ドレス修飾回路4の中のOR回路14〜16により,プ
ログラムカウンタ5の出力値は修飾されアドレスは一定
値に固定される。従って以降P−ROMの各アドレスに
対応するデータの読み出しは,実質的に禁止される。First, the zero clear mode is set in order to initialize the program counter 5 through the P-ROM mode setting port. At this time, the CLR signal is generated. Then P
-Inhibit mode is set before shifting to verify mode to prevent erroneous generation of ROM mode signal. At this time, the protect control circuit 19 generates a signal a and enters the address modification circuit to select the address of the protect information memory cell 2 mapped to a specific address. After that, the mode is shifted to the verify mode and the VER signal is generated. This VER signal resets the RS flip-flop at the final stage of the protection control circuit 19 via the delay circuit 39, but the signal a holds the high level for the time corresponding to the delay time of the delay circuit 39. Therefore, during this period, the information in the protect information memory cell 2 is read by the read circuit 17 and input to the protect data decoder 20. Further, since the signal a is at high level, the AND circuit 13 causes the protect data decoder 20 to
Is transmitted to the set input of the RS flip-flop 11. Here, from the protect information memory cell 2, A
FH is read and the output signal b of the protect data decoder 20 becomes high level. During this period, since the signal a is kept at high level, the RS flip-flop 11 is set and the signal c becomes high level. Therefore, the signal d maintains the high level while the VER signal is generated, and the output value of the program counter 5 is modified by the OR circuits 14 to 16 in the address modification circuit 4 and the address is fixed to a constant value. . Therefore, thereafter, reading of data corresponding to each address of the P-ROM is substantially prohibited.
【0031】以上説明した一連の動作により第3者によ
るP−ROMデータの読み出しは不可能となる。The above-described series of operations makes it impossible for a third party to read P-ROM data.
【0032】次に,プロテクトモードを設定後に本モー
ドを解除する場合の手順を説明する。Next, a procedure for canceling this mode after setting the protect mode will be described.
【0033】まずプログラムモードに設定し,プログラ
ムカウンタ5のキャリー信号Caを発生させる事によ
り,プロテクト情報メモリセル2をアドレッシングす
る。この状態で追加書き込みを行う。この時05Hを追
加書き込みデータとして書き込む。P−ROMセルの特
性上,各ビットはAND論理が取られる為,結果として
プロテクト情報メモリセル2には05Hが設定される事
になる。05Hのデータがプロテクトデコーダ20に入
力された場合,出力はロウレベルとなりRSフリップフ
ロップ11はセットされない為,以降ベリファイモード
を設定した場合は通常の手順でP−ROMデータの読み
出しが可能となる。First, the protect information memory cell 2 is addressed by setting the program mode and generating the carry signal Ca of the program counter 5. In this state, additional writing is performed. At this time, 05H is written as additional write data. Due to the characteristics of the P-ROM cell, AND logic is taken for each bit, and as a result, 05H is set in the protect information memory cell 2. When the data of 05H is input to the protect decoder 20, the output becomes low level and the RS flip-flop 11 is not set. Therefore, when the verify mode is set thereafter, the P-ROM data can be read by the normal procedure.
【0034】以上説明した一連の動作でプロテクトモー
ドを解除することにより,P−ROMデータの解析が可
能となる。The P-ROM data can be analyzed by releasing the protect mode by the series of operations described above.
【0035】[0035]
【発明の効果】以上,説明したように,本発明に係るP
−ROM内蔵マイクロコンピュータでは,特定のメモリ
セルに格納されたプロテクトデータにより選択的にP−
ROMベリファイ機能を禁止することができ,且つ前記
特定メモリセルの特定ビットへの追加書き込み手段によ
り前記プロテクトを解除する事が可能となる。従って,
P−ROM内に格納されたプログラムデータの保護が可
能となり,第3者に対してソフトウェアの機密を保全す
ることができると同時に,マイクロコンピュータ自体に
故障が発生した場合のP−ROMデータの解析を容易に
する事が可能となる。As described above, the P according to the present invention
-In a microcomputer with built-in ROM, P-select is selectively performed by the protect data stored in a specific memory cell.
The ROM verify function can be prohibited, and the protection can be released by the additional write means to the specific bit of the specific memory cell. Therefore,
The program data stored in the P-ROM can be protected, the confidentiality of the software can be maintained for a third party, and at the same time, the P-ROM data can be analyzed when the microcomputer itself fails. Can be facilitated.
【図1】本発明に係るP−ROM内蔵マイクロコンピュ
ータのP−ROMおよびその周辺回路の具体的な構成例
を示すブロック図である。FIG. 1 is a block diagram showing a specific configuration example of a P-ROM and its peripheral circuits in a P-ROM built-in microcomputer according to the present invention.
【図2】図1のプロテクト制御回路のブロック図であ
る。FIG. 2 is a block diagram of a protection control circuit of FIG.
【図3】図1のP−ROM内蔵マイクロコンピュータの
プログラム時の動作を示すタイミングチャートである。FIG. 3 is a timing chart showing an operation during programming of the P-ROM built-in microcomputer shown in FIG.
【図4】図1のP−ROM内蔵マイクロコンピュータの
ベリファイ時の動作を示すタイミングチャートである。FIG. 4 is a timing chart showing an operation at the time of verification of the P-ROM built-in microcomputer shown in FIG.
【図5】図1のプロテクトデータデコーダの論理回路を
示す図である。5 is a diagram showing a logic circuit of the protect data decoder of FIG. 1. FIG.
【図6】従来のP−ROM内蔵マイクロコンピュータの
P−ROMおよびその周辺回路の具体的な一構成例を示
すブロック図である。FIG. 6 is a block diagram showing a specific configuration example of a P-ROM and its peripheral circuits in a conventional microcomputer with a built-in P-ROM.
【図7】従来のP−ROMプロテクト機能を有するP−
ROM内蔵マイクロコンピュータのP−ROMおよびそ
の周辺回路の具体的な他の構成例を示すブロック図であ
る。FIG. 7 shows a P- having a conventional P-ROM protect function.
FIG. 11 is a block diagram showing another specific configuration example of the P-ROM of the microcomputer with a built-in ROM and its peripheral circuits.
1 P−ROM 2 プロテクト情報メモリセル 3 アドレスデコーダ 4 アドレス修飾回路 5 プログラムカウンタ 6 命令デコーダ 7 P−ROMモードデコーダ 8 P−ROMモード設定ポート 9 プログラムデータ入出力ポート 10 バス切り換えスイッチ 11 RS型フリップフロップ 34 第1RS型フリップフロップ回路 35 第2RS型フリップフロップ回路 36 第3RS型フリップフロップ回路 12,13,24,25,26,27,28 AND
回路 14,15,16,21,22,23 OR回路 17 読み出し回路 18 書き込み回路 19 プロテクト制御回路 20 プロテクトデータデコーダ 29,30 NOR回路 31,32,33 INV回路 37,38,39 第3のディレイ回路 40 ゲート回路DESCRIPTION OF SYMBOLS 1 P-ROM 2 Protect information memory cell 3 Address decoder 4 Address modification circuit 5 Program counter 6 Instruction decoder 7 P-ROM mode decoder 8 P-ROM mode setting port 9 Program data input / output port 10 Bus switch 11 RS type flip-flop 34 1st RS type flip-flop circuit 35 2nd RS type flip-flop circuit 36 3rd RS type flip-flop circuit 12, 13, 24, 25, 26, 27, 28 AND
Circuit 14, 15, 16, 21, 22, 23 OR circuit 17 Read circuit 18 Write circuit 19 Protect control circuit 20 Protect data decoder 29, 30 NOR circuit 31, 32, 33 INV circuit 37, 38, 39 Third delay circuit 40 gate circuit
Claims (3)
モードを有するP−ROM内蔵マイクロコンピュータに
於て,複数のP−ROMセルにより構成されるプロテク
ト情報メモリセルと,前記プロテクト情報メモリセルの
データを入力しデコードを行うプロテクトデータデコー
ダと,前記プロテクトデータデコーダの出力信号によ
り,前記P−ROMのアドレス情報を修飾するアドレス
修飾回路とを有することを特徴とするP−ROM内蔵マ
イクロコンピュータ。1. A protect information memory cell composed of a plurality of P-ROM cells and data of the protect information memory cell are input to a P-ROM built-in microcomputer having a P-ROM verify prohibition protect mode. A P-ROM built-in microcomputer having a protected data decoder for performing decoding and an address modification circuit for modifying the address information of the P-ROM by an output signal of the protected data decoder.
コンピュータにおいて,前記プロテクトデータデコーダ
は2つの異なるデータ組合せを排除し,前記データ組合
せ以外のデータ入力時にのみアクティブ信号を出力し,
P−ROMのベリファイを禁止するプロテクトモードを
設定することを特徴とするP−ROM内蔵マイクロコン
ピュータ。2. The microcomputer with a built-in P-ROM according to claim 1, wherein the protect data decoder excludes two different data combinations and outputs an active signal only when data other than the data combinations is input,
A microcomputer with a built-in P-ROM, characterized in that a protect mode for prohibiting verification of the P-ROM is set.
コンピュータにおいて,前記プロテクトモードは,P−
ROMの連続したアドレスデータの読み出し確認を行う
ベリファイモード時のみ有効となることを特徴とする,
P−ROM内蔵マイクロコンピュータ。3. The microcomputer with built-in P-ROM according to claim 1, wherein the protect mode is P-
It is characterized in that it is valid only in the verify mode for confirming the continuous reading of the address data of the ROM.
Microcomputer with built-in P-ROM.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4185207A JPH0635805A (en) | 1992-07-13 | 1992-07-13 | Microcomputer having p-rom built-in |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4185207A JPH0635805A (en) | 1992-07-13 | 1992-07-13 | Microcomputer having p-rom built-in |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0635805A true JPH0635805A (en) | 1994-02-10 |
Family
ID=16166751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4185207A Withdrawn JPH0635805A (en) | 1992-07-13 | 1992-07-13 | Microcomputer having p-rom built-in |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0635805A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7284134B2 (en) | 2001-05-10 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | ID installable LSI, secret key installation method, LSI test method, and LSI development method |
-
1992
- 1992-07-13 JP JP4185207A patent/JPH0635805A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7284134B2 (en) | 2001-05-10 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | ID installable LSI, secret key installation method, LSI test method, and LSI development method |
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Legal Events
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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