JPH06350409A - 擬似乱数列の発生方法および回路装置ならびにその使用方法 - Google Patents
擬似乱数列の発生方法および回路装置ならびにその使用方法Info
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- JPH06350409A JPH06350409A JP6119551A JP11955194A JPH06350409A JP H06350409 A JPH06350409 A JP H06350409A JP 6119551 A JP6119551 A JP 6119551A JP 11955194 A JP11955194 A JP 11955194A JP H06350409 A JPH06350409 A JP H06350409A
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Abstract
(57)【要約】
【目的】 擬似乱数列を確実にかつ簡単に発生させる。
【構成】 帰還結合されたシフトレジスタ装置１、２、
５の一連のスイッチング状態の後にビットデータの出力
を実行し、ビットデータの擬似乱数列を発生させる。
５の一連のスイッチング状態の後にビットデータの出力
を実行し、ビットデータの擬似乱数列を発生させる。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも１つのスイ
ッチング状態により、ビットデータの出力が行われるか
否かが決定される帰還結合されたシフトレジスタ装置を
使用し、ビットデータの擬似乱数列を発生するための方
法および回路装置に関する。
ッチング状態により、ビットデータの出力が行われるか
否かが決定される帰還結合されたシフトレジスタ装置を
使用し、ビットデータの擬似乱数列を発生するための方
法および回路装置に関する。
【０００２】
【従来の技術】擬似乱数列または擬似ランダム２値列は
多方面にアナログおよびディジタルシステムの検査のた
めに使用される。さらに擬似乱数列はデータの暗号化の
際に有意義な役割をする。
多方面にアナログおよびディジタルシステムの検査のた
めに使用される。さらに擬似乱数列はデータの暗号化の
際に有意義な役割をする。
【０００３】このようなビットデータの擬似乱数列を発
生する多数の回路装置が知られている。ティーツェ（Ti
etze) 、シェンク(Sehenk)著“半導体回路技術”第５
版、第５０９〜５１２頁に、このような擬似乱数列を発
生するための回路装置が記載されている。擬似乱数列を
発生するためには通常、特定の仕方で帰還結合されてい
るシフトレジスタが使用される。その際に帰還結合は排
他的オア回路から構成される。ｎ段を有するシフトレジ
スタが発生し得る最大の非周期的ビット列はＮ＝２n −
１ビット長さである。こうして４段のシフトレジスタに
より例えば１５ビットの最大の周期長さを有する擬似乱
数列を発生させることができる。そのために適した回路
は前記文献の図２０．２３に示されている。
生する多数の回路装置が知られている。ティーツェ（Ti
etze) 、シェンク(Sehenk)著“半導体回路技術”第５
版、第５０９〜５１２頁に、このような擬似乱数列を発
生するための回路装置が記載されている。擬似乱数列を
発生するためには通常、特定の仕方で帰還結合されてい
るシフトレジスタが使用される。その際に帰還結合は排
他的オア回路から構成される。ｎ段を有するシフトレジ
スタが発生し得る最大の非周期的ビット列はＮ＝２n −
１ビット長さである。こうして４段のシフトレジスタに
より例えば１５ビットの最大の周期長さを有する擬似乱
数列を発生させることができる。そのために適した回路
は前記文献の図２０．２３に示されている。
【０００４】それに対してデータの暗号化の際には、帰
還結合されたシフトレジスタ装置はキー情報、すなわち
秘密データワードを与えられる。このデータワードによ
り、帰還結合されたシフトレジスタ装置の出力端におけ
る擬似乱数列のどの位置で擬似乱数列のデータストリー
ムが開始するかが決定される。
還結合されたシフトレジスタ装置はキー情報、すなわち
秘密データワードを与えられる。このデータワードによ
り、帰還結合されたシフトレジスタ装置の出力端におけ
る擬似乱数列のどの位置で擬似乱数列のデータストリー
ムが開始するかが決定される。
【０００５】例えばチップカードのような携帯可能なデ
ータキャリア装置およびこれと共同動作するデータ入力
／出力装置の中にそれぞれ等しい帰還結合されたシフト
レジスタが位置しており、また等しいキーが両側に知ら
れているならば、データキャリア装置からデータ入力／
出力装置へ暗号化されて送られたデータは再び解読さ
れ、または両側の間で交換されたデータストリームが等
しく暗号化され、暗号化されたデータが比較され得る。
それによってなかんずくチップカードの真正検知が可能
であり、また偽造または不正使用に対する確実な保護が
保証されている。
ータキャリア装置およびこれと共同動作するデータ入力
／出力装置の中にそれぞれ等しい帰還結合されたシフト
レジスタが位置しており、また等しいキーが両側に知ら
れているならば、データキャリア装置からデータ入力／
出力装置へ暗号化されて送られたデータは再び解読さ
れ、または両側の間で交換されたデータストリームが等
しく暗号化され、暗号化されたデータが比較され得る。
それによってなかんずくチップカードの真正検知が可能
であり、また偽造または不正使用に対する確実な保護が
保証されている。
【０００６】このようなデータキャリア装置の保護のた
めの従来の方法およびコンセプトは、偽造または不正使
用の排除のための厳密な真正検査の代わりに、模造又は
エミュレーションによっては非常に困難にしか実現でき
ない特有の特徴の検査を使用する。さらに、上記の秘密
キーによりデータキャリア装置のなかで発生された、デ
ータ内容の真正検知のためのコードの追加を介して、記
憶されたデータの有効性を検査することも知られてい
る。
めの従来の方法およびコンセプトは、偽造または不正使
用の排除のための厳密な真正検査の代わりに、模造又は
エミュレーションによっては非常に困難にしか実現でき
ない特有の特徴の検査を使用する。さらに、上記の秘密
キーによりデータキャリア装置のなかで発生された、デ
ータ内容の真正検知のためのコードの追加を介して、記
憶されたデータの有効性を検査することも知られてい
る。
【０００７】この公知の方法における問題点は、コント
ロール信号が盗聴され、またはデータキャリア装置、例
えばチップカードの入力／出力端において取り出され、
それによって偽造目的でのコントロール情報の再使用が
可能であることである。
ロール信号が盗聴され、またはデータキャリア装置、例
えばチップカードの入力／出力端において取り出され、
それによって偽造目的でのコントロール情報の再使用が
可能であることである。
【０００８】マイクロプロセッサアーキテクチュアを有
する電子回路では、この欠点が挑発的な質問及びそれに
適応する回答の原理（チャレンジおよびレスポンス原
理）または零‐知識‐プロトコルによる暗号の証明また
は同定過程の採用により排除される。
する電子回路では、この欠点が挑発的な質問及びそれに
適応する回答の原理（チャレンジおよびレスポンス原
理）または零‐知識‐プロトコルによる暗号の証明また
は同定過程の採用により排除される。
【０００９】このチャレンジおよびレスポンス原理は例
えばチップカードおよびデータ入力／出力装置において
このチップカードを読むために、先ずデータ入力／出力
装置がデータ“チャレンジ”を発生し、これをチップカ
ードに送ることを予定している。そこでこの“チャレン
ジ”はいわゆる“レスポンス”を計算する役割をする。
この“レスポンス”は真正検知のためのアルゴリズムに
より計算され、また目的にかなった仕方で別のデータ、
秘密のカードキーおよび例えば内部のカウンタ状態のよ
うな別の量に関係する。チップカードからデータ入力／
出力装置に送られた“レスポンス”はデータ入力／出力
装置においてそこに存在するデータと比較される。これ
らのそこに存在するデータは等しいアルゴリズム、等し
い秘密のカードキー、チャレンジおよび追加情報により
計算される。レスポンスがこの計算と合致すると、チッ
プカードは有効なものとして認識されている。他の場合
にはチップカードとデータ入力／出力装置との間のデー
タ接続の中断が行われる。冒頭に記載した帰還結合され
たシフトレジスタ装置はこれらの公知のシステムにおい
て、秘密を保持すべきカードキーをより長い擬似乱数
列、いわゆるキー電流列、に変換するために使用され
る。キー電流列の任意の部分を予め与える際に、カード
キーを不正に計算したいアクセス者にキー電流列の他の
部分を予報することは不可能でなければならない。この
ことは、キーを逆算することが同じく不可能でなければ
ならないことを含意する。これまでに知られている帰還
結合されたシフトレジスタ装置はそのために、シフトレ
ジスタ装置が十分に長く、例えば５０の相前後して接続
されているシフトレジスタセルを有するかぎり、既に良
好な保護を保証する。
えばチップカードおよびデータ入力／出力装置において
このチップカードを読むために、先ずデータ入力／出力
装置がデータ“チャレンジ”を発生し、これをチップカ
ードに送ることを予定している。そこでこの“チャレン
ジ”はいわゆる“レスポンス”を計算する役割をする。
この“レスポンス”は真正検知のためのアルゴリズムに
より計算され、また目的にかなった仕方で別のデータ、
秘密のカードキーおよび例えば内部のカウンタ状態のよ
うな別の量に関係する。チップカードからデータ入力／
出力装置に送られた“レスポンス”はデータ入力／出力
装置においてそこに存在するデータと比較される。これ
らのそこに存在するデータは等しいアルゴリズム、等し
い秘密のカードキー、チャレンジおよび追加情報により
計算される。レスポンスがこの計算と合致すると、チッ
プカードは有効なものとして認識されている。他の場合
にはチップカードとデータ入力／出力装置との間のデー
タ接続の中断が行われる。冒頭に記載した帰還結合され
たシフトレジスタ装置はこれらの公知のシステムにおい
て、秘密を保持すべきカードキーをより長い擬似乱数
列、いわゆるキー電流列、に変換するために使用され
る。キー電流列の任意の部分を予め与える際に、カード
キーを不正に計算したいアクセス者にキー電流列の他の
部分を予報することは不可能でなければならない。この
ことは、キーを逆算することが同じく不可能でなければ
ならないことを含意する。これまでに知られている帰還
結合されたシフトレジスタ装置はそのために、シフトレ
ジスタ装置が十分に長く、例えば５０の相前後して接続
されているシフトレジスタセルを有するかぎり、既に良
好な保護を保証する。
【００１０】ドイツ連邦共和国特許出願公開第4301279
号明細書から既に、帰還結合されたシフトレジスタ装置
を使用してビットデータの擬似乱数列を発生するための
方法および回路装置であって、少なくとも１つのスイッ
チング状態により、ビットデータの出力が行われるか否
かが決定される方法および回路装置は知られている。し
かし、これらの公知の方法を可能なかぎりわずかな費用
でなお一層確実にするべく努力されている。本発明はこ
のような努力の一つである。
号明細書から既に、帰還結合されたシフトレジスタ装置
を使用してビットデータの擬似乱数列を発生するための
方法および回路装置であって、少なくとも１つのスイッ
チング状態により、ビットデータの出力が行われるか否
かが決定される方法および回路装置は知られている。し
かし、これらの公知の方法を可能なかぎりわずかな費用
でなお一層確実にするべく努力されている。本発明はこ
のような努力の一つである。
【００１１】
【発明が解決しようとする課題】本発明の課題は、前記
の形式の擬似乱数列を発生するための方法およびこの方
法を実施するための回路装置であって、これまでに公知
の方法および公知の回路装置にくらべて、より高い確実
性を有し、また簡単に実現し得る方法および回路装置を
提供することである。さらに、この方法および回路装置
の適切な使用方法を提供することである。
の形式の擬似乱数列を発生するための方法およびこの方
法を実施するための回路装置であって、これまでに公知
の方法および公知の回路装置にくらべて、より高い確実
性を有し、また簡単に実現し得る方法および回路装置を
提供することである。さらに、この方法および回路装置
の適切な使用方法を提供することである。
【００１２】
【課題を解決するための手段】上述の課題を解決するた
め、本発明の方法においては、シフトレジスタ装置の一
連のスイッチング状態の後にビットデータの出力が実行
される。
め、本発明の方法においては、シフトレジスタ装置の一
連のスイッチング状態の後にビットデータの出力が実行
される。
【００１３】本発明の別の方法においては、シフトレジ
スタ装置の出力信号が非線形論理関数に入力変数として
供給され、非線形論理関数の論理出力信号がクロック信
号としてカウンタ装置に供給され、カウンタ装置の予め
定められたカウンタ状態の到達の際に論理信号が発生さ
れ、この論理信号によりビットデータがシフトレジスタ
装置から出力される。
スタ装置の出力信号が非線形論理関数に入力変数として
供給され、非線形論理関数の論理出力信号がクロック信
号としてカウンタ装置に供給され、カウンタ装置の予め
定められたカウンタ状態の到達の際に論理信号が発生さ
れ、この論理信号によりビットデータがシフトレジスタ
装置から出力される。
【００１４】さらに、カウンタ装置から出力されたビッ
トデータは中間メモリの中に受け入れられ、そこから記
憶された値が定められた時点で呼び出されるようにして
もよい。これは再び、予め定められたカウンタ状態の到
達の際に出力を制御する別のカウンタ装置により行うこ
とができる。
トデータは中間メモリの中に受け入れられ、そこから記
憶された値が定められた時点で呼び出されるようにして
もよい。これは再び、予め定められたカウンタ状態の到
達の際に出力を制御する別のカウンタ装置により行うこ
とができる。
【００１５】本発明の回路装置においては、帰還結合さ
れたシフトレジスタ装置が多数の直列接続されたシフト
レジスタセルを含んでおり、予め定められたシフトレジ
スタセルが出力側で非線形論理関数を実現する回路と接
続されており、第１のカウンタ装置のクロック入力端が
この回路の出力端と接続されており、中間メモリが入力
側でシフトレジスタセルの少なくとも１つと接続されて
おり、中間メモリのクロック制御入力端が第１のカウン
タ装置のカウンタ状態を復号する論理装置により制御さ
れ、スイッチング装置が中間メモリの少なくとも１つの
出力端と接続されており、またスイッチング装置が第２
のカウンタ装置のスイッチング状態を復号する論理装置
により制御される。
れたシフトレジスタ装置が多数の直列接続されたシフト
レジスタセルを含んでおり、予め定められたシフトレジ
スタセルが出力側で非線形論理関数を実現する回路と接
続されており、第１のカウンタ装置のクロック入力端が
この回路の出力端と接続されており、中間メモリが入力
側でシフトレジスタセルの少なくとも１つと接続されて
おり、中間メモリのクロック制御入力端が第１のカウン
タ装置のカウンタ状態を復号する論理装置により制御さ
れ、スイッチング装置が中間メモリの少なくとも１つの
出力端と接続されており、またスイッチング装置が第２
のカウンタ装置のスイッチング状態を復号する論理装置
により制御される。
【００１６】本発明の別の回路装置においては、シフト
レジスタおよび第２のカウンタ装置が等しいクロックレ
ートで制御される。そのつど予め定められたカウンタ状
態を復号するための論理装置は、そのつどのカウンタ装
置のオーバーフローが復号されるように構成され得る。
さらに、スイッチング装置は論理ゲートであってよい。
好ましくは、第２のカウンタ装置のワード幅は第１のカ
ウンタ装置のワード幅の少なくとも２倍であるように選
ばれる。
レジスタおよび第２のカウンタ装置が等しいクロックレ
ートで制御される。そのつど予め定められたカウンタ状
態を復号するための論理装置は、そのつどのカウンタ装
置のオーバーフローが復号されるように構成され得る。
さらに、スイッチング装置は論理ゲートであってよい。
好ましくは、第２のカウンタ装置のワード幅は第１のカ
ウンタ装置のワード幅の少なくとも２倍であるように選
ばれる。
【００１７】本発明によれば、その方法および回路装置
はデータの暗号化または解読のために、かつ（または）
データキャリア装置、特に集積回路装置を有するチップ
カードでその真正認識のために有利に使用される。
はデータの暗号化または解読のために、かつ（または）
データキャリア装置、特に集積回路装置を有するチップ
カードでその真正認識のために有利に使用される。
【００１８】
【実施例】以下、本発明を図面に示す実施例について詳
細に説明する。
細に説明する。
【００１９】本発明による回路装置は帰還結合されたシ
フトレジスタ装置１を備えている。シフトレジスタ装置
１は多数（ｎ）の直列接続されたシフトレジスタセルを
含んでいる。ｎのシフトレジスタセルから選ばれたｍの
シフトレジスタセルは帰還結合装置２を介してシフトレ
ジスタ装置１のデータ入力端３に帰還結合されている。
帰還結合装置２は論理関数を実行する。それは好ましく
はそれぞれ２つの入力端子および１つの出力端子を有す
るｍ−１の排他的オア回路を含んでいる。第１の排他的
オア回路はｍの帰還結合されたシフトレジスタセルの２
つと接続されている。別の排他的オア回路は入力側で１
つの他の排他的オア回路の出力端子および帰還結合され
たシフトレジスタセルの１つと接続されている。このよ
うに直列接続された排他的オア回路の最後のものは帰還
結合装置２の出力端４を形成する。別の論理回路要素
５、好ましくは排他的オア回路により入力信号Ｅが入結
合される。この入力信号Ｅは例えば秘密情報、チャレン
ジとしての乱数および場合によっては追加情報（例えば
データメモリ内容）から得ることができる。
フトレジスタ装置１を備えている。シフトレジスタ装置
１は多数（ｎ）の直列接続されたシフトレジスタセルを
含んでいる。ｎのシフトレジスタセルから選ばれたｍの
シフトレジスタセルは帰還結合装置２を介してシフトレ
ジスタ装置１のデータ入力端３に帰還結合されている。
帰還結合装置２は論理関数を実行する。それは好ましく
はそれぞれ２つの入力端子および１つの出力端子を有す
るｍ−１の排他的オア回路を含んでいる。第１の排他的
オア回路はｍの帰還結合されたシフトレジスタセルの２
つと接続されている。別の排他的オア回路は入力側で１
つの他の排他的オア回路の出力端子および帰還結合され
たシフトレジスタセルの１つと接続されている。このよ
うに直列接続された排他的オア回路の最後のものは帰還
結合装置２の出力端４を形成する。別の論理回路要素
５、好ましくは排他的オア回路により入力信号Ｅが入結
合される。この入力信号Ｅは例えば秘密情報、チャレン
ジとしての乱数および場合によっては追加情報（例えば
データメモリ内容）から得ることができる。
【００２０】本発明によればシフトレジスタ装置と出力
側で中間メモリ装置８が接続されている。中間メモリ装
置８はシフトレジスタ装置１のワード幅よりも小さくま
たはそれと等しくてよいワード幅７を有する。中間メモ
リ装置８のクロック入力端１３は、カウンタ装置１０か
ら予め定められたカウンタ状態の復号のもとに得られる
パルスにより制御される。このパルスがカウンタ装置１
０のオーバーフローの際に発生されることは目的にかな
っている。カウンタ装置１０は非線形論理関数を実現す
る回路９によりクロック信号側で制御される。回路９に
おいてｐのシフトレジスタセルの論理値が処理される。
回路９の非線形論理関数がアンドおよびオア回路のよう
な論理回路から構成されていることは目的にかなってい
る。中間メモリ装置８に出力側でスイッチング装置１１
が接続されている。スイッチング装置１１は別の入力端
１５で、別のカウンタ装置１２の予め定められたカウン
タ状態を復号する装置により制御される。好ましくはス
イッチング装置１１の制御入力端１５はカウンタ１２の
オーバーフロー指示と接続されている。カウンタ１２お
よびシフトレジスタ１は等しいクロック信号ＣＬＫによ
り制御される。好ましくはカウンタ装置１２はカウンタ
装置１０の少なくとも２倍のワード幅を有する。カウン
タ装置１０のワード幅が例えば３２ビットの場合にはカ
ウンタ１２は６４または１２８ビットのワード幅を有す
ることが目的にかなっている。
側で中間メモリ装置８が接続されている。中間メモリ装
置８はシフトレジスタ装置１のワード幅よりも小さくま
たはそれと等しくてよいワード幅７を有する。中間メモ
リ装置８のクロック入力端１３は、カウンタ装置１０か
ら予め定められたカウンタ状態の復号のもとに得られる
パルスにより制御される。このパルスがカウンタ装置１
０のオーバーフローの際に発生されることは目的にかな
っている。カウンタ装置１０は非線形論理関数を実現す
る回路９によりクロック信号側で制御される。回路９に
おいてｐのシフトレジスタセルの論理値が処理される。
回路９の非線形論理関数がアンドおよびオア回路のよう
な論理回路から構成されていることは目的にかなってい
る。中間メモリ装置８に出力側でスイッチング装置１１
が接続されている。スイッチング装置１１は別の入力端
１５で、別のカウンタ装置１２の予め定められたカウン
タ状態を復号する装置により制御される。好ましくはス
イッチング装置１１の制御入力端１５はカウンタ１２の
オーバーフロー指示と接続されている。カウンタ１２お
よびシフトレジスタ１は等しいクロック信号ＣＬＫによ
り制御される。好ましくはカウンタ装置１２はカウンタ
装置１０の少なくとも２倍のワード幅を有する。カウン
タ装置１０のワード幅が例えば３２ビットの場合にはカ
ウンタ１２は６４または１２８ビットのワード幅を有す
ることが目的にかなっている。
【００２１】本発明による回路装置は下記のように動作
する。シフトレジスタ状態の定められた設定の後に、前
記のように秘密情報、乱数又は場合によっては追加情報
から成っていてよい入力信号Ｅが帰還結合されたシフト
レジスタ装置１に入力される。この入力は論理演算回路
５（ここでは排他的オア回路）を介して帰還情報と帰還
結合装置２の出力端４において論理演算される。非線形
関数を発生するための回路９はデータに関係するカウン
トパルスをその出力端１４に発生し、それによりカウン
タ装置１０がアップカウントされる。予め定められたカ
ウンタ状態、好ましくはカウンタ１０のオーバーフロー
の到達の際にクロックパルスが発生され、それによりシ
フトレジスタ１の状態が少なくとも部分的に中間メモリ
８に受け入れられる。こうしてカウンタ装置１０のカウ
ントレートはシフトレジスタ１のカウントレートよりも
低い。カウンタ１０の別のオーバーフローのつど、中間
メモリ８に含まれているデータがシフトレジスタ装置１
の新しい状態により重ね書きされる。カウンタ１０は次
いでリセットされ、また新たにカウント範囲を通過す
る。
する。シフトレジスタ状態の定められた設定の後に、前
記のように秘密情報、乱数又は場合によっては追加情報
から成っていてよい入力信号Ｅが帰還結合されたシフト
レジスタ装置１に入力される。この入力は論理演算回路
５（ここでは排他的オア回路）を介して帰還情報と帰還
結合装置２の出力端４において論理演算される。非線形
関数を発生するための回路９はデータに関係するカウン
トパルスをその出力端１４に発生し、それによりカウン
タ装置１０がアップカウントされる。予め定められたカ
ウンタ状態、好ましくはカウンタ１０のオーバーフロー
の到達の際にクロックパルスが発生され、それによりシ
フトレジスタ１の状態が少なくとも部分的に中間メモリ
８に受け入れられる。こうしてカウンタ装置１０のカウ
ントレートはシフトレジスタ１のカウントレートよりも
低い。カウンタ１０の別のオーバーフローのつど、中間
メモリ８に含まれているデータがシフトレジスタ装置１
の新しい状態により重ね書きされる。カウンタ１０は次
いでリセットされ、また新たにカウント範囲を通過す
る。
【００２２】カウンタ１２はデータに無関係にシフトレ
ジスタ１のクロックレートによりランする。カウンタ１
２が予め定められたカウンタ状態、好ましくはオーバー
フローに到達すると、パルスが発生され、それによりス
イッチング装置１１がレリーズされる。中間メモリ装置
８に記憶されたビットデータは次いで論理的出力信号Ｒ
としてスイッチング装置１１の出力端１６に伝達され
る。スイッチング装置１１として、中間メモリ装置８の
ビットを出力端１６にカウンタ１２のオーバーフローの
つど出力する論理要素を使用することは目的にかなって
いることが判明している。こうしてｒビットの出力信号
Ｒの全ワード幅に対してｒの計算ランの数が生ずる。こ
のすべての処理継続時間はカウンタ１２のカウント範囲
により決定される。
ジスタ１のクロックレートによりランする。カウンタ１
２が予め定められたカウンタ状態、好ましくはオーバー
フローに到達すると、パルスが発生され、それによりス
イッチング装置１１がレリーズされる。中間メモリ装置
８に記憶されたビットデータは次いで論理的出力信号Ｒ
としてスイッチング装置１１の出力端１６に伝達され
る。スイッチング装置１１として、中間メモリ装置８の
ビットを出力端１６にカウンタ１２のオーバーフローの
つど出力する論理要素を使用することは目的にかなって
いることが判明している。こうしてｒビットの出力信号
Ｒの全ワード幅に対してｒの計算ランの数が生ずる。こ
のすべての処理継続時間はカウンタ１２のカウント範囲
により決定される。
【図１】本発明による回路装置の実施例のブロック接続
図。
図。
１、２、５ シフトレジスタ装置 ８ 中間メモリ ９ 論理回路 １０、１２ カウンタ装置 Ｅ 入力信号 Ｒ 出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 9/14
Claims (11)
- 【請求項１】 シフトレジスタ装置（１、２、５）の少
なくとも１つのスイッチング状態により、ビットデータ
の出力が行われるか否かが決定される帰還結合されたシ
フトレジスタ装置（１、２、５）を使用してビットデー
タの擬似乱数列を発生するための方法において、シフト
レジスタ装置（１、２、５）の一連のスイッチング状態
の後にビットデータの出力が実行されることを特徴とす
る擬似乱数列の発生方法。 - 【請求項２】 シフトレジスタ装置（１）の出力信号が
非線形論理関数に入力変数として供給され、非線形論理
関数の論理出力信号がクロック信号としてカウンタ装置
（１０）に供給され、カウンタ装置（１０）の予め定め
られたカウンタ状態の到達の際に論理信号が発生され、
この論理信号によりビットデータがシフトレジスタ装置
（１）から出力されることを特徴とする請求項１記載の
方法。 - 【請求項３】 ビットデータがカウンタ装置（１０）か
ら発生された論理信号により制御されて中間メモリ
（８）に受け入れられ、定められた時点で中間メモリ
（８）に記憶された少なくとも１つのビットデータが出
力されることを特徴とする請求項２記載の方法。 - 【請求項４】 別のカウンタ装置（１２）がシフトレジ
スタクロックにより制御され、前記別のカウンタ装置
（１２）の定められたカウンタ状態の到達の際に論理信
号が発生され、この論理信号により中間メモリ（８）か
らの出力が制御されることを特徴とする請求項３記載の
方法。 - 【請求項５】 請求項１ないし４の１つによる方法を実
施するための回路装置において、帰還結合されたシフト
レジスタ装置（１、２、５）が多数の直列接続されたシ
フトレジスタセルを含んでおり、予め定められたシフト
レジスタセルが出力側で非線形論理関数を実現する回路
（９）と接続されており、第１のカウンタ装置（１０）
のクロック入力端がこの回路（９）の出力端（１４）と
接続されており、中間メモリ（８）が入力側でシフトレ
ジスタセルの少なくとも１つと接続されており、中間メ
モリ（８）のクロック制御入力端が第１のカウンタ装置
（１０）のカウンタ状態を復号する論理装置により制御
され、スイッチング装置（１１）が中間メモリ（８）の
少なくとも１つの出力端と接続されており、スイッチン
グ装置（１１）が第２のカウンタ装置（１２）のスイッ
チング状態を復号する論理装置により制御されることを
特徴とする擬似乱数列の発生回路装置。 - 【請求項６】 シフトレジスタ（１）および第２のカウ
ンタ装置（１２）のクロック信号制御が結合されている
ことを特徴とする請求項５記載の回路装置。 - 【請求項７】 第１および第２のカウンタ装置（１０、
１２）と接続されている論理装置がそれぞれ第１または
第２のカウンタ装置（１０または１２）のオーバーフロ
ーを復号することを特徴とする請求項５または６記載の
回路装置。 - 【請求項８】 スイッチング装置（１１）が論理ゲート
であることを特徴とする請求項５ないし７の１つに記載
の回路装置。 - 【請求項９】 第２のカウンタ装置（１２）のワード幅
が第１のカウンタ装置（１０）のワード幅の少なくとも
２倍であることを特徴とする請求項５ないし８の１つに
記載の回路装置。 - 【請求項１０】 真正認識のためのデータキャリア装
置、特に集積回路装置を有するチップカードに使用する
ことを特徴とする請求項１ないし４の１つによる方法ま
たは請求項５ないし９の１つによる回路装置の使用方
法。 - 【請求項１１】 データの暗号化および（または）解読
のために使用することを特徴とする請求項１ないし４の
１つによる方法または請求項５ないし９の１つによる回
路装置の使用方法。
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