JPH0635003A - Active matrix liquid crystal display device - Google Patents
Active matrix liquid crystal display deviceInfo
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- JPH0635003A JPH0635003A JP19372292A JP19372292A JPH0635003A JP H0635003 A JPH0635003 A JP H0635003A JP 19372292 A JP19372292 A JP 19372292A JP 19372292 A JP19372292 A JP 19372292A JP H0635003 A JPH0635003 A JP H0635003A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶表示装置に係り、特
にアクティブマトリクス液晶表示装置の信頼性向上，工
程数短縮に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to improving the reliability and reducing the number of steps of an active matrix liquid crystal display device.
【０００２】[0002]
【従来の技術】従来、アクティブマトリクス液晶表示装
置に用いられる薄膜トランジスタ（以下、ＴＦＴと略
す）のデバイス構造としては、例えば日経マイクロデバ
イス編『フラットパネル・ディスプレイ１９９２』ｐ
ｐ．１５２−１５５に記されている。図１３は上記構造
を示したものである。図中のＴＦＴは逆スタガーと称さ
れる電界効果型トランジスタであり、ゲート電極は下層
に、ソース／ドレイン電極は上層に位置しており、その
間にゲート絶縁膜であるＳｉＮ膜，半導体膜であるａ−
Ｓｉ(非晶質シリコン)が挟まれている。ここで、現在、
アクティブマトリクス液晶表示装置に用いられるＴＦＴ
は、通常、逆スタガー構造である。ゲート電極としては
Ａｌが用いられている。これはゲート信号の遅延低下を
目的としたものであり、アクティブマトリクス液晶表示
装置の大面積化，高精細化を考慮するとＡｌゲートは必
須であると考えられる。2. Description of the Related Art Conventionally, as a device structure of a thin film transistor (hereinafter abbreviated as TFT) used in an active matrix liquid crystal display device, for example, "Flat Panel Display 1992" p.
p. 152-155. FIG. 13 shows the above structure. The TFT in the figure is a field effect transistor called an inverted stagger, the gate electrode is located in the lower layer and the source / drain electrodes are located in the upper layer, and the SiN film and the semiconductor film, which are gate insulating films, are located between them. a-
Si (amorphous silicon) is sandwiched. Where now
TFT used in active matrix liquid crystal display device
Is usually an inverted staggered structure. Al is used as the gate electrode. This is intended to reduce the delay of the gate signal, and it is considered that the Al gate is indispensable in consideration of the large area and high definition of the active matrix liquid crystal display device.
【０００３】[0003]
【発明が解決しようとする課題】上記したＴＦＴは、次
のような問題点を有していた。The above-mentioned TFT has the following problems.
【０００４】すなわち、上記ＴＦＴ構造では下層のゲー
ト電極にＡｌを使用しているため、陽極酸化によるアル
ミナ膜（Ａｌ2Ｏ3）を形成する必要があり、このためＴ
ＦＴの製造工程が長くなっていた。これは、アルミナ膜
がないとゲート絶縁膜／半導体膜堆積時（基板温度２５
０〜４００℃）に、Ａｌからヒロックが生じゲート絶縁
膜／半導体膜を劣化させてしまう理由によるものである
（図１２参照）。That is, in the above TFT structure, since Al is used for the lower gate electrode, it is necessary to form an alumina film (Al 2 O 3 ) by anodic oxidation.
The manufacturing process of FT was long. This is because when the gate insulating film / semiconductor film is deposited (substrate temperature 25
This is because hillocks are generated from Al at 0 to 400 ° C.) to deteriorate the gate insulating film / semiconductor film (see FIG. 12).
【０００５】本発明の目的は、以上に述べた問題点を解
決し、高信頼性で工程数短縮されたアクティブマトリク
ス液晶表示装置を提供することである。An object of the present invention is to solve the above-mentioned problems and to provide an active matrix liquid crystal display device having high reliability and a reduced number of steps.
【０００６】[0006]
【課題を解決するための手段】前記の問題点を解決する
ために、本発明はアクティブマトリクス液晶表示装置に
おいて、薄膜トランジスタのデバイス構造は正スタガー
であり、半導体膜／ゲート絶縁膜堆積前にはＡｌを用い
ず、少なくともゲート材料にはＡｌを用い、薄膜トラン
ジスタの保護膜には有機膜を用いる方法を提案するもの
である。In order to solve the above-mentioned problems, the present invention provides an active matrix liquid crystal display device in which the device structure of a thin film transistor is a positive stagger, and Al is formed before deposition of a semiconductor film / gate insulating film. A method is proposed in which Al is used for at least the gate material and an organic film is used for the protective film of the thin film transistor, without using.
【０００７】[0007]
【作用】上記した構造だとゲート絶縁膜／半導体膜堆積
後にＡｌが堆積，加工され、その後、薄膜トランジスタ
の保護膜には有機膜が堆積される（塗布温度，ベーク温
度は２００℃以下）ので、Ａｌからヒロックが生じるこ
とはない。また、アルミナ膜を使用することはないので
工程数は短縮される。With the above structure, Al is deposited and processed after the gate insulating film / semiconductor film is deposited, and then the organic film is deposited on the protective film of the thin film transistor (the coating temperature and the baking temperature are 200 ° C. or less). No hillocks are generated from Al. Further, since the alumina film is not used, the number of steps is shortened.
【０００８】したがって、本発明により高信頼性で工程
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。Therefore, according to the present invention, it is possible to provide an active matrix liquid crystal display device having high reliability and a reduced number of steps.
【０００９】[0009]
【実施例】以下に図面を参照して本発明を詳細に説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the drawings.
【００１０】図１は本発明のＴＦＴの断面構造の一実施
例を示したものである。図中のTFTは正スタガー構造で
あり、ゲート電極であるＡｌ８，Ｔａ７は上層に、ソー
ス／ドレイン電極であるＩＴＯ２，Ｔａ３は下層に位置
しており、その間にゲート絶縁膜であるＳｉＮ膜６，真
性半導体膜５が挟まれている。また、ｎ＋層４はオーミ
ック層として用いている。さらに、ＴＦＴの保護膜とし
ては有機ＰＡＳ（Passivation ）膜を用いている。FIG. 1 shows an embodiment of the sectional structure of a TFT of the present invention. The TFT in the figure has a positive stagger structure, the gate electrodes Al8 and Ta7 are located in the upper layer, and the source / drain electrodes ITO2 and Ta3 are located in the lower layer, and the SiN film 6, which is the gate insulating film, is located between them. The intrinsic semiconductor film 5 is sandwiched. The n + layer 4 is used as an ohmic layer. Furthermore, an organic PAS (Passivation) film is used as a protective film of the TFT.
【００１１】上記した構造だとゲート絶縁膜／半導体膜
堆積後にＡｌが堆積，加工され、その後、薄膜トランジ
スタの保護膜には有機膜が堆積される（塗布温度，ベー
ク温度は２００℃以下）ので、Ａｌからヒロックが生じ
ることはない。また、アルミナ膜を使用することはない
ので工程数は短縮される。With the above structure, Al is deposited and processed after the gate insulating film / semiconductor film is deposited, and then the organic film is deposited on the protective film of the thin film transistor (the coating temperature and the baking temperature are 200 ° C. or less). No hillocks are generated from Al. Further, since the alumina film is not used, the number of steps is shortened.
【００１２】したがって、本発明により高信頼性で工程
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。Therefore, according to the present invention, it is possible to provide an active matrix liquid crystal display device having high reliability and a reduced number of steps.
【００１３】図２は本発明を用いたＴＦＴの製作手順
（平面構造）の実施例を示したものである。すなわち、
ＩＴＯ，Ｔａ，ｎ＋層を順次堆積し、その後、従来の半
導体加工技術を用いて１ホトマスクでＩＴＯ，Ｔａ，ｎ
＋層をパターニングする〔(ａ)参照〕。図中において、
１０はドレイン電極パターン、１１はソース電極パター
ンである。次に、真性半導体膜，ゲート絶縁膜を順次堆
積し、その後、従来の半導体加工技術を用いて１ホトマ
スクで真性半導体膜，ゲート絶縁膜、および露出してい
るｎ＋層、Ｔａをパターニングする〔(ｂ)参照〕。図中
において、１２は真性半導体膜およびゲート絶縁膜が存
在する領域である。また、この時に画素電極３０である
ＩＴＯが露出する。次に、ゲート電極であるＴａ，Ａｌ
を順次堆積し、その後、従来の半導体加工技術を用いて
１ホトマスクでＴａ，Ａｌを順次加工し〔(ｃ)参照〕、
その後、ＴＦＴの保護膜としては有機ＰＡＳ(Passivati
on)膜を堆積する。図中において、１３はゲート電極パ
ターン、１４はドレイン電極の補助配線パターンであ
る。ここで、ドレイン電極の補助配線パターンはドレイ
ン電極の配線抵抗を低くする目的で形成されている。FIG. 2 shows an embodiment of a manufacturing procedure (planar structure) of a TFT using the present invention. That is,
ITO, Ta, n + layers are sequentially deposited, and then ITO, Ta, n are formed by one photomask using a conventional semiconductor processing technique.
The + layer is patterned [see (a)]. In the figure,
Reference numeral 10 is a drain electrode pattern, and 11 is a source electrode pattern. Next, an intrinsic semiconductor film and a gate insulating film are sequentially deposited, and thereafter, the intrinsic semiconductor film, the gate insulating film, and the exposed n + layer and Ta are patterned by one photomask using a conventional semiconductor processing technique [( b)]]. In the figure, 12 is a region where the intrinsic semiconductor film and the gate insulating film exist. Further, at this time, the ITO that is the pixel electrode 30 is exposed. Next, Ta and Al which are gate electrodes
Are sequentially deposited, and then Ta and Al are sequentially processed with one photomask using a conventional semiconductor processing technique [see (c)],
After that, an organic PAS (Passivati) is used as a protective film of the TFT.
on) deposit the film. In the figure, 13 is a gate electrode pattern, and 14 is a drain electrode auxiliary wiring pattern. Here, the auxiliary wiring pattern of the drain electrode is formed for the purpose of reducing the wiring resistance of the drain electrode.
【００１４】上記した構造だとゲート絶縁膜／半導体膜
堆積後にＡｌが堆積，加工され、その後、薄膜トランジ
スタの保護膜には有機膜が堆積される（塗布温度，ベー
ク温度は２００℃以下）ので、Ａｌからヒロックが生じ
ることはない。また、アルミナ膜を使用することはない
ので工程数は短縮される。さらに、上記したＴＦＴ構造
は３マスクで形成することができる。In the above structure, after the gate insulating film / semiconductor film is deposited, Al is deposited and processed, and then the organic film is deposited on the protective film of the thin film transistor (the coating temperature and the baking temperature are 200 ° C. or less). No hillocks are generated from Al. Further, since the alumina film is not used, the number of steps is shortened. Furthermore, the above-mentioned TFT structure can be formed with three masks.
【００１５】したがって、本発明により高信頼性で工程
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。Therefore, according to the present invention, it is possible to provide an active matrix liquid crystal display device having high reliability and a reduced number of steps.
【００１６】図３は図２で示した製作手順で作られたＴ
ＦＴの平面および断面構造である。図中において、上図
はＴＦＴ部の平面構造、下図は上図の平面構造のＢ−
Ｂ′間の断面構造である。本発明における平面構造の特
徴は、図中を見るとわかるように、外部からの表示信号
を伝送するドレイン線１０は、ゲート線１３直下にある
ソース電極１１の両側を挾みこむように配置される平面
構造になっていることである。これを説明したのが図
４，図５である。FIG. 3 shows a T manufactured by the manufacturing procedure shown in FIG.
It is a plane and sectional structure of FT. In the figure, the upper figure is the plane structure of the TFT portion, and the lower figure is the plane structure B-
It is a sectional structure between B '. As can be seen from the figure, the feature of the planar structure of the present invention is that the drain line 10 for transmitting a display signal from the outside is arranged so as to sandwich both sides of the source electrode 11 directly below the gate line 13. It is structured. This is explained in FIGS. 4 and 5.
【００１７】図４は第一の従来のＴＦＴの平面パターン
である。図中において、１０はドレイン電極、１１はソ
ース電極（含む画素電極）、１３はゲート電極、１２は
真性半導体膜およびゲート絶縁膜が存在する領域であ
る。上記平面パターンだと、ゲート電極直下には真性半
導体膜およびゲート絶縁膜が存在するため、ゲート電極
にＴＦＴが活性状態になる電圧が印加されると、ゲート
電極直下の真性半導体膜は全て導電膜になる。その結
果、図中に示すように、隣接された他のドレイン線から
の表示信号ＩAが画素電極に印加され、その結果、画質
が劣化してしまう。図５は第二の従来のＴＦＴの平面パ
ターンである。図中において、１０はドレイン電極、１
１はソース電極（含む画素電極）、１３はゲート電極、
１２は真性半導体膜およびゲート絶縁膜が存在する領域
である。上記平面パターンだと、ＴＦＴ部周辺と、ゲー
ト電極とドレイン電極との重なり部のみ真性半導体膜お
よびゲート絶縁膜が存在するため、上記状態は生じな
い。しかしながら、上記平面パターンにおけるＴＦＴ部
の断面構造は、図中下部に示すように、ゲート電極であ
るＡｌと真性半導体膜の側壁が接触するので、今度はゲ
ート信号ＩL が画素電極に印加され、その結果、画質が
劣化してしまう。上記画質劣化現象を防止しようとする
と、ホトマスク数と層数が増えるので工程数は増加す
る。FIG. 4 is a plane pattern of the first conventional TFT. In the figure, 10 is a drain electrode, 11 is a source electrode (including a pixel electrode), 13 is a gate electrode, and 12 is a region where an intrinsic semiconductor film and a gate insulating film exist. In the above planar pattern, since the intrinsic semiconductor film and the gate insulating film exist immediately below the gate electrode, when a voltage that activates the TFT is applied to the gate electrode, the intrinsic semiconductor film immediately below the gate electrode is entirely conductive film. become. As a result, as shown in the figure, the display signal I A from another adjacent drain line is applied to the pixel electrode, and as a result, the image quality deteriorates. FIG. 5 is a plane pattern of a second conventional TFT. In the figure, 10 is a drain electrode, 1
1 is a source electrode (including a pixel electrode), 13 is a gate electrode,
12 is a region where the intrinsic semiconductor film and the gate insulating film exist. With the above planar pattern, the above state does not occur because the intrinsic semiconductor film and the gate insulating film exist only in the periphery of the TFT portion and the overlapping portion of the gate electrode and the drain electrode. However, in the cross-sectional structure of the TFT portion in the above-mentioned plane pattern, as shown in the lower part of the figure, since the gate electrode Al and the sidewall of the intrinsic semiconductor film are in contact with each other, the gate signal I L is applied to the pixel electrode this time, As a result, the image quality deteriorates. In order to prevent the above image quality deterioration phenomenon, the number of photomasks and the number of layers increase, so that the number of steps increases.
【００１８】以上の結果より、本発明の製作手順におい
ては、図３に示した本発明のＴＦＴの平面構造のみが正
常な画質をアクティブマトリクス液晶表示装置に与え
る。From the above results, in the manufacturing procedure of the present invention, only the planar structure of the TFT of the present invention shown in FIG. 3 gives a normal image quality to the active matrix liquid crystal display device.
【００１９】図６は図２で示した製作手順でＴＦＴを形
成した場合のドレイン及びゲート側端子部の断面構造で
ある。図中において、１はガラス基板、２はＩＴＯ、３
はソース／ドレイン電極となるＴａ、４はｎ＋層、５は
真性半導体膜、６はゲート絶縁膜となる窒化シリコン
膜、７はゲート電極となるＴａ、８はゲート電極となる
Ａｌ、９はＴＦＴの保護膜となる有機ＰＡＳである。図
中に示すように、外部モジュールとの接続部分は耐腐食
性の強いＩＴＯ２のみが露出しており、それ以外の層３
〜８は有機ＰＡＳ膜９で保護されている。したがって、
上記端子部の構造により端子部の信頼性は向上する。FIG. 6 shows a cross-sectional structure of the drain and gate side terminal portions when a TFT is formed by the manufacturing procedure shown in FIG. In the figure, 1 is a glass substrate, 2 is ITO, 3
Is a Ta / drain electrode, 4 is an n + layer, 5 is an intrinsic semiconductor film, 6 is a silicon nitride film as a gate insulating film, 7 is Ta as a gate electrode, 8 is Al as a gate electrode, and 9 is a TFT. It is an organic PAS that serves as a protective film of. As shown in the figure, only ITO2, which has strong corrosion resistance, is exposed at the connecting portion with the external module, and the other layers 3
8 are protected by the organic PAS film 9. Therefore,
The structure of the terminal portion improves the reliability of the terminal portion.
【００２０】図７は図２で示した製作手順でＴＦＴを形
成した場合の蓄積容量部の断面構造を示したものであ
る。図中において、１はガラス基板、２はＩＴＯ、３は
ソース／ドレイン電極となるＴａ、４はｎ＋層、５は真
性半導体膜、６はゲート絶縁膜となる窒化シリコン膜、
７はゲート電極となるＴａ、８はゲート電極となるＡ
ｌ、９はＴＦＴの保護膜となる有機ＰＡＳである。ここ
で、上記蓄積容量部は、電気的には、各画素の液晶容量
と並列に接続されるものであり、このことによりアクテ
ィブマトリクス液晶表示装置の画質が向上する。図中に
おいて、電荷はSiN、あるいはＳｉＮ／ｉ間で保持され
る。FIG. 7 shows a sectional structure of a storage capacitor portion when a TFT is formed by the manufacturing procedure shown in FIG. In the figure, 1 is a glass substrate, 2 is ITO, 3 is Ta serving as a source / drain electrode, 4 is an n + layer, 5 is an intrinsic semiconductor film, 6 is a silicon nitride film serving as a gate insulating film,
7 is Ta which is a gate electrode, 8 is A which is a gate electrode
Reference numerals 1 and 9 denote organic PASs that serve as protective films for TFTs. Here, the storage capacitor section is electrically connected in parallel with the liquid crystal capacitor of each pixel, which improves the image quality of the active matrix liquid crystal display device. In the figure, charges are held between SiN or SiN / i.
【００２１】図８は図２で示した製作手順でＴＦＴを形
成した場合の第２実施例の平面構造である。図中におい
て、１０はドレイン電極、１１はソース電極(含む画素
電極)、１３はゲート電極、１２は真性半導体膜および
ゲート絶縁膜が存在する領域である。上記平面パターン
だと、少なくとも端子部以外のドレイン電極上には真性
半導体膜およびゲート絶縁膜が存在するので、ドレイン
電極とゲート電極とが短絡する確率は低減される。FIG. 8 shows a planar structure of a second embodiment in which a TFT is formed by the manufacturing procedure shown in FIG. In the figure, 10 is a drain electrode, 11 is a source electrode (including a pixel electrode), 13 is a gate electrode, and 12 is a region where an intrinsic semiconductor film and a gate insulating film exist. With the planar pattern, since the intrinsic semiconductor film and the gate insulating film are present at least on the drain electrode other than the terminal portion, the probability that the drain electrode and the gate electrode are short-circuited is reduced.
【００２２】図１１は図２で示した製作手順でＴＦＴを
形成した場合に、真性半導体膜に多結晶シリコンを用い
た場合の実施例である。真性半導体膜に非晶質シリコン
を用いた場合は、正スタガー構造の場合、バックライト
光は直接、真性半導体膜に入射するため、一般的には、
真性半導体膜厚を薄くする必要がある。しかしながら、
多結晶シリコンを真性半導体膜に用いた場合は、多結晶
シリコンは光感度が鈍いので、真性半導体膜厚を薄くす
る必要はない。よって、真性半導体膜厚の面内均一性は
緩和される。FIG. 11 shows an embodiment in which polycrystalline silicon is used for the intrinsic semiconductor film when the TFT is formed by the manufacturing procedure shown in FIG. When amorphous silicon is used for the intrinsic semiconductor film, in the case of the positive stagger structure, the backlight light is directly incident on the intrinsic semiconductor film.
It is necessary to reduce the intrinsic semiconductor film thickness. However,
When polycrystalline silicon is used for the intrinsic semiconductor film, since the polycrystalline silicon has a low photosensitivity, it is not necessary to reduce the thickness of the intrinsic semiconductor film. Therefore, the in-plane uniformity of the intrinsic semiconductor film thickness is relaxed.
【００２３】図９は本発明のＴＦＴを用いた場合のＴＦ
Ｔ−ＬＣＤ(Thin Film Transistor-Liquid Crystal Dis
play )の回路構成及びその駆動波形の実施例を示したも
のである。図中において、上図は４×４画素の回路構
成、下図は駆動波形を示したものである。ＶGK-1，
ＶGK，ＶGK+1はゲート電圧、ＶD1，ＶD2，ＶDKはドレイ
ン電圧、ＣLCは液晶容量，ＣSTGは蓄積容量，Ｖcomは対
向基板電圧，１Ｈは１走査線（ゲート線）の選択時間、
１／ｆF は１画面を構成するのに要する時間、ＶC1は対
向基板電圧のセンター電位、ＶC2はドレイン電圧のセン
ター電位である。FIG. 9 shows the TF when the TFT of the present invention is used.
T-LCD (Thin Film Transistor-Liquid Crystal Dis)
FIG. 3 shows an example of a circuit configuration of (play) and its drive waveform. In the figure, the upper diagram shows the circuit configuration of 4 × 4 pixels, and the lower diagram shows the drive waveforms. V GK-1 ,
V GK and V GK + 1 are gate voltages, V D1 , V D2 and V DK are drain voltages, C LC is a liquid crystal capacity, C STG is a storage capacity, V com is a counter substrate voltage, and 1H is one scanning line (gate line). ) Selection time,
1 / f F is the time required to form one screen, V C1 is the center potential of the counter substrate voltage, and V C2 is the center potential of the drain voltage.
【００２４】図１０は本発明のＴＦＴを用いた場合のＴ
ＦＴ−ＬＣＤのシステム構成の実施例を示したものであ
る。図中に示すように、ＴＦＴ−ＬＣＤ基板２０には走
査側ドライバ２１，信号側ドライバ２２、及びＶcom 交
流回路２３が接続されており、１／ｎＨ表示信号極性反
転回路（ｎ≧１）２４は信号側ドライバ２２に接続され
ており、画像信号源２５は１／ｎＨ表示信号極性反転回
路（ｎ≧１）２４に接続され、これらはコントローラ２
６によって制御される。FIG. 10 shows T when the TFT of the present invention is used.
1 shows an example of a system configuration of an FT-LCD. As shown in the drawing, a scanning side driver 21, a signal side driver 22, and a V com AC circuit 23 are connected to the TFT-LCD substrate 20, and a 1 / nH display signal polarity reversing circuit (n ≧ 1) 24 Is connected to the signal side driver 22, the image signal source 25 is connected to the 1 / nH display signal polarity inversion circuit (n ≧ 1) 24, and these are connected to the controller 2
Controlled by 6.
【００２５】[0025]
【発明の効果】以上の説明から明らかなように、本発明
によれば陽極酸化によるアルミナ膜を使用せずにＡｌの
ヒロックが抑えられ、３マスクでＴＦＴ基板が製作でき
る。よって、高信頼性で工程数短縮されたアクティブマ
トリクス液晶表示装置が提供できる。特に、本発明は大
面積・高精細を有するアクティブマトリクス液晶表示装
置において効果がある。As is apparent from the above description, according to the present invention, hillocks of Al can be suppressed without using an alumina film by anodic oxidation, and a TFT substrate can be manufactured with three masks. Therefore, it is possible to provide an active matrix liquid crystal display device with high reliability and a reduced number of steps. In particular, the present invention is effective in an active matrix liquid crystal display device having a large area and high definition.
【図１】本発明のＴＦＴの断面構造を示した図である。FIG. 1 is a diagram showing a cross-sectional structure of a TFT of the present invention.
【図２】本発明のＴＦＴの製作手順（平面構造）を示す
図である。FIG. 2 is a diagram showing a manufacturing procedure (planar structure) of the TFT of the present invention.
【図３】本発明のＴＦＴの平面及び断面構造を示す図で
ある。FIG. 3 is a diagram showing a plane and a sectional structure of a TFT of the present invention.
【図４】従来のＴＦＴの平面パターンその１を示す図で
ある。FIG. 4 is a diagram showing a plane pattern 1 of a conventional TFT.
【図５】従来のＴＦＴの平面パターンその２を示す図で
ある。FIG. 5 is a diagram showing a second planar pattern of a conventional TFT.
【図６】本発明を用いた場合のドレイン及びゲート側端
子部の断面構造図である。FIG. 6 is a cross-sectional structural diagram of a drain and gate side terminal portion when the present invention is used.
【図７】本発明を用いた場合の蓄積容量部の断面構造図
である。FIG. 7 is a sectional structural view of a storage capacitor portion when the present invention is used.
【図８】本発明の第２実施例の平面構造図である。FIG. 8 is a plan structure diagram of a second embodiment of the present invention.
【図９】本発明のＴＦＴを用いた場合のＴＦＴ−ＬＣＤ
の回路構成及びその駆動波形を示す図である。FIG. 9 is a TFT-LCD using the TFT of the present invention.
FIG. 3 is a diagram showing a circuit configuration and its drive waveform.
【図１０】本発明のＴＦＴを用いた場合のＴＦＴ−ＬＣ
Ｄのシステム構成図である。FIG. 10: TFT-LC when the TFT of the present invention is used
It is a D system configuration diagram.
【図１１】本発明のＴＦＴの真性半導体膜に多結晶シリ
コンを用いた実施例を示す図である。FIG. 11 is a diagram showing an example in which polycrystalline silicon is used for the intrinsic semiconductor film of the TFT of the present invention.
【図１２】ＳｉＮ／ｉ層を堆積中にＡｌのヒロックが発
生する様子を模式的に示した図である。FIG. 12 is a diagram schematically showing how Al hillocks are generated during deposition of a SiN / i layer.
【図１３】従来のＴＦＴの断面構造図である。FIG. 13 is a sectional structural view of a conventional TFT.
１…ガラス基板、２…ＩＴＯ(Indium Tin Oxide)、３…
Ｔａ（ソース／ドレイン電極）、４…ｎ＋層（外因性半
導体膜）、５…真性半導体膜、６…ＳｉＮ膜（窒化シリ
コン膜）、７…Ｔａ（ゲート電極）、８…Ａｌ（ゲート
電極）、９…有機保護膜、１０…ドレイン電極パター
ン、１１…ソース電極パターン（含む画素電極パター
ン）、１２…真性半導体膜およびゲート絶縁膜が存在す
る領域、１３…ゲート電極、１４…ドレイン電極の補助
配線パターン、poly−Ｓｉ…多結晶シリコン、２０…Ｔ
ＦＴ−ＬＣＤ基板、２１…走査側ドライバ、２２…信号
側ドライバ、２３…Ｖcom 交流回路、２４…１／ｎＨ表
示信号極性反転回路（ｎ≧１）、２５…画像信号源、２
６…コントローラ、３０…画素電極（ソース電極の一
部）。1 ... Glass substrate, 2 ... ITO (Indium Tin Oxide), 3 ...
Ta (source / drain electrode), 4 ... N + layer (extrinsic semiconductor film), 5 ... Intrinsic semiconductor film, 6 ... SiN film (silicon nitride film), 7 ... Ta (gate electrode), 8 ... Al (gate electrode) , 9 ... Organic protective film, 10 ... Drain electrode pattern, 11 ... Source electrode pattern (including pixel electrode pattern), 12 ... Region where intrinsic semiconductor film and gate insulating film are present, 13 ... Gate electrode, 14 ... Auxiliary drain electrode Wiring pattern, poly-Si ... Polycrystalline silicon, 20 ... T
FT-LCD substrate, 21 ... Scan side driver, 22 ... Signal side driver, 23 ... V com AC circuit, 24 ... 1 / nH display signal polarity inversion circuit (n ≧ 1), 25 ... Image signal source, 2
6 ... Controller, 30 ... Pixel electrode (a part of source electrode).
Claims (5)
リクス液晶表示装置において、薄膜トランジスタのデバ
イス構造は正スタガーであり、半導体膜／ゲート絶縁膜
堆積前にはＡｌを用いず、少なくともゲート材料にはＡ
ｌを用い、薄膜トランジスタの保護膜には有機膜を用い
ることを特徴とするアクティブマトリクス液晶表示装
置。1. In an active matrix liquid crystal display device using a thin film transistor, the device structure of the thin film transistor is a positive stagger, Al is not used before the semiconductor film / gate insulating film deposition, and at least the gate material is A
1. An active-matrix liquid crystal display device characterized in that an organic film is used as a protective film of a thin film transistor.
表示装置において、保護膜の堆積温度は２００℃以下で
あることを特徴とするアクティブマトリクス液晶表示装
置。2. The active matrix liquid crystal display device according to claim 1, wherein the deposition temperature of the protective film is 200 ° C. or lower.
ス液晶表示装置において、一括エッチングされた真性半
導体膜／ゲート絶縁膜は少なくともゲート線直下にあ
り、外部からの表示信号を伝送するドレイン線は、ゲー
ト線直下にあるソース電極の両側を挾みこむように配置
される平面構造になっていることを特徴とするアクティ
ブマトリクス液晶表示装置。3. The active matrix liquid crystal display device according to claim 1, wherein the collectively etched intrinsic semiconductor film / gate insulating film is at least immediately below the gate line, and the drain line transmitting a display signal from the outside is: An active matrix liquid crystal display device having a planar structure in which both sides of a source electrode immediately below a gate line are sandwiched.
ス液晶表示装置において、一括エッチングされた真性半
導体膜／ゲート絶縁膜は少なくともゲート線直下および
ドレイン線直上にあり、外部からの表示信号を伝送する
ドレイン線は、ゲート線直下にあるソース電極の両側を
挾みこむように配置される平面構造になっていることを
特徴とするアクティブマトリクス液晶表示装置。4. The active matrix liquid crystal display device according to claim 1, wherein the collectively etched intrinsic semiconductor film / gate insulating film is at least immediately below the gate line and immediately above the drain line, and transmits a display signal from the outside. The active matrix liquid crystal display device, wherein the drain line has a planar structure which is arranged so as to sandwich both sides of the source electrode immediately below the gate line.
ジスタに用いられる真性半導体膜は多結晶シリコンであ
ることを特徴とするアクティブマトリクス液晶表示装
置。5. An active matrix liquid crystal display device, wherein the intrinsic semiconductor film used in the thin film transistor according to claim 1, 2, 3 or 4 is polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19372292A JPH0635003A (en) | 1992-07-21 | 1992-07-21 | Active matrix liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19372292A JPH0635003A (en) | 1992-07-21 | 1992-07-21 | Active matrix liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635003A true JPH0635003A (en) | 1994-02-10 |
Family
ID=16312712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19372292A Pending JPH0635003A (en) | 1992-07-21 | 1992-07-21 | Active matrix liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635003A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116161A (en) * | 1995-10-18 | 1997-05-02 | Seiko Epson Corp | Thin film semiconductor device and its manufacture |
| KR100398590B1 (en) * | 2001-05-17 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | Method for manufacturing thin film transistor liquid crystal display device |
| JP2008129574A (en) * | 2006-11-17 | 2008-06-05 | Samsung Electronics Co Ltd | Display device |
-
1992
- 1992-07-21 JP JP19372292A patent/JPH0635003A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116161A (en) * | 1995-10-18 | 1997-05-02 | Seiko Epson Corp | Thin film semiconductor device and its manufacture |
| KR100398590B1 (en) * | 2001-05-17 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | Method for manufacturing thin film transistor liquid crystal display device |
| JP2008129574A (en) * | 2006-11-17 | 2008-06-05 | Samsung Electronics Co Ltd | Display device |
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