JPH06338919A

JPH06338919A - 情報処理装置

Info

Publication number: JPH06338919A
Application number: JP5124569A
Authority: JP
Inventors: Yasuyuki Shiromizu; 康之白水
Original assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Current assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Priority date: 1993-05-27
Filing date: 1993-05-27
Publication date: 1994-12-06

Abstract

(57)【要約】【目的】伝送回線に接続される子局を、リセット信号線
を設けることなく、伝送回線を介して子局のハードウェ
アリセットを行う。【構成】制御装置１と、回線5Bに接続され、ｃpu機能を
有し各々専用の機能分担した子局２と、からなる情報処
理装置において、制御装置１は制御回路３と、伝送回路
４と、伝送インタフェース回路5Aとからなり、子局２は
伝送インタフェース5Cと、専用の機能分担を果すメイン
回路７と、伝送インタフェース5Cの受信信号９を監視
し、メイン回路７のcpu をハードウェアリセットするリ
セット回路８とからなり、子局のcpu をリセットすると
きは、制御回路３からのリセット信号6Aにより、“正常
なデータ伝送では存在しえないパターンコード”からな
るリセットコードを伝送し、子局のハードウェアリセッ
トを行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送回線に接続された
周辺装置や増設カードを、制御装置側から伝送回線を介
してリセットすることができる情報処理装置に関する。

【０００２】

【従来の技術】汎用シリアル・インターフェイス RS-23
2C,RS-422A,RS-485 などは米国電子工業界ＥＩＡ(Elect
ronics Industries Association)が定めた推奨規格であ
る。これらの汎用シリアル・インターフェイスの伝送回
線に接続され、制御装置からの伝送データによって制御
される周辺装置や増設カードなどの子局は、伝送回線の
中にリセット信号の線路がないため、制御装置側よりハ
ードウェア的にリセットすることができないか、もしく
は別途リセット信号線を設けなければならなかった。こ
のため、伝送回線にリセット信号線路を有さないこの様
な方式の周辺装置や増設カードなどの子局は、制御装置
からのリセット命令を通信回線を介して受信できた場合
のみ、ソフト的なリセットを行っていた。

【０００３】

【発明が解決しようとする課題】上述のように、従来技
術の方式では通信回線を介したソフト的なリセットを行
っているため、例えば、周辺装置や増設カードなどの子
局が暴走したときとか、デッドロックなどが発生して、
伝送ができない事態が発生した場合には、制御装置側か
らリセットすることができなかった。

【０００４】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、リセッ
ト信号線を設けることなく、伝送回線を介して制御され
る子局のハードウェアリセットを可能とした情報処理装
置を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、制御装置と、この制御装置と伝送回線で接続され、
制御装置によって制御される子局とを備えてなる情報処
理装置において、制御装置は、伝送回線上に送信される
“正常なデータ伝送では存在しえないパターンコード”
からなるリセットコードでもって、子局をリセットする
ものとする。

【０００６】また、上記構成の情報処理装置において、
リセットコードは、スタートビットと同じ状態が、正常
なデータ伝送で伝送されるデータ長よりも長く継続され
るビット列からなるコードとし、制御装置は、子局のリ
セット時にリセット信号を送出する制御回路と、このリ
セット信号が入力されると、リセットコードを送信する
伝送インタフェース回路とを備え、子局は、伝送回線上
からのリセットコードでもって制御されるリセット回路
を備え、伝送回線上からのリセットコードでもって、リ
セット回路を作動させ、子局をリセットするものとす
る。

【０００７】また、上記構成の情報処理装置において、
リセットコードは、正常なデータ伝送で伝送されるデー
タ長よりも長く継続される、論理信号"1" のビット列
と、論理信号"0" のビット列と、からなる子局に対応し
たパターンコードを有し、制御装置は、子局のリセット
時にリセット信号を送出する制御回路と、このリセット
信号が入力されると、子局に対応したパターンコードを
送信する伝送インタフェース回路とを備え、子局は、伝
送回線上から子局に対応したパターンコードでもって制
御されるリセット信号判別回路を備え、伝送回線上か
ら、子局に対応したパターンコードでもって、リセット
信号判別回路を作動させ、当該子局をリセットするもの
とする。

【０００８】また、上記構成の情報処理装置において、
情報処理装置はシリアル伝送で制御されるものとする。

【０００９】

【作用】上記構成により、制御装置と伝送回線で接続さ
れ、制御装置によって制御される子局は、伝送回線との
インタフェース回路と、リセット回路と、子局としての
主機能を果たすメイン回路と、からなっている。制御装
置と子局間で、通常の正常な伝送を行う場合は、伝送回
線から正常なデータをインタフェース回路を介して受信
し、メイン回路にデータを渡し、子局としての機能を果
たし、また、必要に応じて子局側から制御装置側にデー
タが返信される。

【００１０】次に、制御装置側から１または複数の子局
側をリセットする場合は、伝送回線に接続された複数の
子局側を一斉にリセットする形式と、伝送回線に接続さ
れた特定の子局をリセットする形式との、２通りのリセ
ット形式がある。複数の子局側を一斉にリセットする形
式では、子局側の各インタフェース回路は、伝送回線か
ら“正常なデータ伝送では存在しえないパターンコー
ド”からなるリセットコードを受信し、このリセットコ
ードでリセット回路を作動させ、メイン回路のハードウ
ェアリセットを行うものである。また、特定の子局のみ
をリセットする形式では、子局側の各インタフェース回
路は、伝送回線から“正常なデータ伝送では存在しえな
い子局に対応したパターンコード”からなるリセットコ
ードを受信し、このリセットコードをデコードして、こ
のリセットコードが自分に割当てられたコードである場
合、その子局のメイン回路をハードウェアリセットを行
うものである。

【００１１】リセットコードは正常なデータ伝送では存
在しえないパターンコードであるので、メイン回路は、
伝送エラーと判断し、メイン回路内部には取り込まな
い。また、この“正常なデータ伝送では存在しえないリ
セットコード”は、複数の子局側を一斉にリセットする
形式では、スタートビットと同じ状態が、正常なデータ
伝送で伝送されるデータ長よりも長く継続されるビット
列からなるコードとし、例えば、正論理では論理信号
"1" の継続した信号列とし、送信データバイト長よりも
長いこの"1" の信号列を受信し、この信号列でもって、
リセット回路を作動させ、子局のメイン回路をリセット
する。また、負論理では論理信号"0" の継続した信号列
がリセットコードに相当し、送信データバイト長よりも
長いこの"0" の信号列を受信し、この信号列でもって、
リセット回路を作動させ、子局のメイン回路をリセット
する。

【００１２】また、特定の子局のみをリセットする形式
では、論理信号"1" のビット列と、論理信号"0" のビッ
ト列と、が各々正常なデータ伝送で伝送されるデータ長
よりも長く継続し、かつ、子局に対応したパターンコー
ドを有するリセットコードからなるため、メイン回路
は、このリセットコードを受信しても伝送エラーと判断
し、メイン回路内部には取り込まれない。子局側の各イ
ンタフェース回路は、伝送回線からリセットコードを受
信・デコード化し、該当するメイン回路のリセットを行
う。

【００１３】

【実施例】図１は本発明による一実施例の伝送回線を利
用した子局のハードウェアリセットを説明する機能回路
図、図２は一実施例のリセット回路図、図３は他の実施
例のリセット回路図、図４は特定子局をリセットするリ
セット信号判別回路図、図５は正常な伝送およびリセッ
ト伝送におけるパターンコードを説明する説明図、図６
はリセット信号判別回路の誤読例を説明する説明図、図
７は特定子局をリセットする他の実施例のリセット信号
判別回路図である。

【００１４】図１において、１は親局に相当する制御装
置であり、２はこの制御装置１と伝送回線5Bで接続さ
れ、伝送回線5Bを介してデータが交換される１または複
数の子局であり、この子局２としては、一般的にはｃｐ
ｕ機能を有し、各々専用の機能分担した、例えば、ディ
スプレイ、プリンタなどの周辺装置や、入出力Ｉ／Ｏ装
置などの増設カードや、更には、シーケンサなどが接続
され、全体として、制御装置１で制御が管理される情報
処理装置である。

【００１５】制御装置１は、制御回路３と、伝送回路４
と、伝送インタフェース回路5Aとからなり、制御回路３
は、制御装置１の主要機能を実行する部分であり、情報
処理装置が正常に作動しているときは、制御回路３のデ
ータは伝送回路４を介して伝送インタフェース5A、伝送
回線5Bを介して、子局とのデータの交信が行われる。子
局がなんらかの異常で、例えば、ノイズの侵入などで、
子局のｃｐｕ機能が暴走したとか、あるいは、その結
果、伝送そのものもデッドロックしたなどの場合、当該
子局のｃｐｕをリセットし、子局を正常に復帰させて、
情報処理装置を正常動作に復帰させることが必要であ
る。このようなハードウェアリセットを制御回路３から
リセット信号6Aにより、伝送インタフェース5Aを介し
て、“正常なデータ伝送では存在しえないパターンコー
ド”、例えば、正論理では論理信号"1"が送信データバ
イト長よりも長い論理信号"1" の信号列を継続して伝送
回線5Bに出力し、伝送回線5Bを介して、子局のリセット
を行わせるものである。

【００１６】子局２は、伝送インタフェース5Cと、子局
としての各々専用の機能分担を果たしｃｐｕを内蔵する
メイン回路７と、伝送インタフェース5Cの受信信号９を
監視し、メイン回路７のｃｐｕをハードウェアリセット
するリセット回路８とからなり、情報処理装置が正常に
作動しているときは、制御装置１とのデータ交信は、伝
送回線5Bと、伝送インタフェース回路5Cとを介して、メ
イン回路７との間でデータの授受が行われる。

【００１７】上記構成において、子局側がなんらかの異
常で、子局ｃｐｕのハードウェアリセットを行う必要が
生じた場合は、制御装置１では、制御回路３からリセッ
ト信号6Aを出力し、伝送インタフェース回路5Aから、リ
セットコードとして、“正常なデータ伝送では存在しえ
ないパターンコード”を送信する。このリセットコード
は、スタートビットと同じ状態が、正常なデータ伝送で
伝送されるデータ長よりも長く継続されるビット列から
なるコードとし、例えば、正論理では論理信号"1" が送
信データバイト長よりも長く継続した信号列である（以
下、簡便化のため、特に断らなければ、信号列は正論理
とし、論理信号"1" が十分長いデータ長の間、継続する
もので説明する）。この"1" が長く継続した信号列を伝
送インタフェース回路5Cが受信し、この信号列でもっ
て、リセット回路８を作動させ、子局のメイン回路７を
リセットする。

【００１８】通常のデータ伝送では、スタートビットと
ストップビットあるいはパリティビットを有しており、
これらのビットの中のいずれかには必ず論理信号 "0"の
信号が入る。従って、データ長を越えて長期間継続的に
続く論理信号"1" の信号列は“正常なデータ伝送では存
在しえないパターンコード”であり、従って、このパタ
ーンコードの信号列でリセット回路８を作動させて、メ
イン回路７のｃｐｕのハードウェアリセットを行うもの
である。

【００１９】通常のデータ伝送では、通常の伝送データ
が上記のリセット条件を満たすことはない。例えば、一
定時間以上継続的続く論理信号"1" の信号列が１秒連続
したとき、メイン回路７のｃｐｕのハードウェアリセッ
トを行うものとする。今、データ伝送として、通信速度
4800bps、データ８ビット、パリティビット無し、スト
ップビットを１ビットでシリアル伝送が行われていると
すると、伝送データが連続して論理信号"1" の信号列が
続く時間は、高々、（8+1)/4800=1.875 ×10^-3秒とな
り、通常のデータ伝送では十分短い間に論理信号"0" の
信号が入り、メイン回路７のｃｐｕのハードウェアリセ
ットが行なわれることはない。

【００２０】図２は本発明のリセット回路の一実施例を
示す。図２において、リセット回路８はディジタル的に
構成したものであり、カウンタ10は一定時間、例えば、
１秒間カウントすると、リセット信号6Bを出力する時間
監視回路である。受信信号９はカウンタ10のカウンタ入
力ck、および NOTゲート11A に入力され、NOT ゲート11
A の出力はカウンタ10のクリア入力clr に接続される。
受信信号９に論理信号"0" が入力されると、 NOTゲート
11A の出力に"1" が立ち、カウンタ10はクリアされ、カ
ウント値は初期値となる。受信信号９に論理信号"1" が
入力されると、カウンタ10でカウントされ、この状態が
一定時間継続すると、カウンタ10はリセット信号6Bを出
力し、メイン回路７をリセットする。

【００２１】また、図３は本発明のリセット回路の他の
実施例を示す。図３において、リセット回路８はアナロ
グ的に構成したものであり、コンデンサの充放電を利用
した、リセット回路の実施例を示す。受信信号９は NOT
ゲート11B に入力され、この出力は保護抵抗12を介し
て、 pnpトランジスタ１４のベース回路に接続される。
トランジスタ１４のエミッタ回路は＋5V電源回路に接続
され、コレクタ回路は抵抗15、16の直列回路を介して接
地され、抵抗16の両端に並列にコンデンサ17が接続さ
れ、このコンデンサ17の端子電圧がゲート18に入力さ
れ、ゲート18の閾値と比較されて、リセット信号6Bとし
て出力される。

【００２２】かかる回路構成で、受信信号９は、論理信
号"1" のときの電位をＬとする。受信信号９が電位Ｈの
とき、ゲート11B の出力電位はＬとなり、トランジスタ
14のベース回路は保護抵抗12を介して駆動され、トラン
ジスタ14はオン状態となり、抵抗15の直列回路を介して
コンデンサ17が充電される。また、受信信号９が電位Ｌ
のとき、ゲート11B の出力電位はＨとなり、トランジス
タ14はオフ状態となり、並列抵抗16を介してコンデンサ
17の電荷が放電される。コンデンサ17の両端電位がゲー
ト18の閾値より下がると、ゲート18はリセット信号6Bを
出力する。リセット信号6Bを出力するまでの時間を定め
るリセット条件は、並列抵抗16とコンデンサ17の時定数
で決まり、また、このリセット条件をクリアする時間は
直列抵抗15とコンデンサ17の時定数で決まる。図２また
は図３に示されるようなリセット回路８を有した複数個
の子局を有する情報処理装置で、上記の“正常なデータ
伝送では存在しえないパターンコード”が伝送されるこ
とにより、各子局は一斉にリセットされる。

【００２３】次に、図４により、特定な子局のみがリセ
ットされる形式を説明する。図４は子局側２の内部構成
を示し、図１のリセット回路８がリセット信号判別回路
20に代替されている。図４において、リセット信号判別
回路20はシリアル−パラレル変換回路21と、比較器22
と、パルス発生回路23とから構成されている。かかる回
路構成で、伝送回線5Bから伝送されてきた“正常なデー
タ伝送では存在しえない子局に対応したパターンコー
ド”を伝送インタフェース5Cで受信信号９として受信す
る。この受信信号９として受信されたリセットコード
は、正常なデータ伝送で伝送されるデータ長よりも長く
継続される、論理信号"1" のビット列と、論理信号"0"
のビット列と、からなる子局に対応したパターンコード
を有し、少なくとも、論理信号"1" が長く継続されるビ
ット列は、正常な伝送ルートとしては存在しえないデー
タパターンコードであるので伝送エラーとして、メイン
回路７にはデータとして取り込まれない。他方のリセッ
ト信号判別回路20のルートは、受信信号９の信号列はシ
リアル−パラレル変換回路21で受信され、直列伝送され
て来た信号列が並列信号に変換され、比較器22に内蔵さ
れている個別データと比較し、一致しておれば、パルス
発生回路23からリセット信号6Bを発し、メイン回路７の
ｃｐｕのハードウェアリセットを行うものである。

【００２４】図５は正常な伝送におけるパターンコード
およびリセット伝送におけるパターンコードを説明する
ものであり、特にメイン回路７がリセット信号列を受信
しないための処置を説明するものである。図５の(A) は
通常の正常な伝送時のパターンコードの１例を示し、こ
こでは、汎用シリアル・インターフェイス RS-232C（負
論理）の場合を例にとり、説明する。図５の(A) におい
て、正常な伝送時のパターンコードは、スタートビット
で "0"に落ち、続いてデータビット列と、パリティビッ
トと、ストップビット"1" と、で最小単位のデータが伝
送される。伝送が行われていない伝送路空き状態では、
このストップビット"1" と同じ状態が継続される。

【００２５】図５の(B) は、特定子局に対応したリセッ
トコードの１例を示し、ここでは、図５の(A) に図示さ
れた最小単位のデータパターンコードよりも長く継続的
に出力される、スタートビットと同じ "0"が継続するビ
ット列と、ストップビットと同じ"1" が継続するビット
列と、からなり、これらのビット列の配列により、特定
な子局を表すものである。従って、図５の(B) で示され
るようなリセットコードでは、スタートビットと同じ
"0"が継続するビット列が正常な伝送データ長よりも長
いため、メイン回路の通常の伝送は必ずエラーとなり、
誤認識によるメイン回路の誤動作を防止できる。

【００２６】また、図６は正常な伝送時に、リセット信
号判別回路20が誤って、正常な伝送データをリセットコ
ードとして読み取らないような防止処置が考慮されてい
る。例えば、シリアル−パラレル変換回路21をシフトレ
ジスタで構成し、通常の伝送のボーレートより高速に動
作するクロックを使用して、誤読を防止している。例え
ば、図６の(A) で正常な伝送時のパルスがt1,t3,t5、…
に発生しているとして、シリアル−パラレル変換回路21
が時刻t1,t3,t5、…で読取を行っているとすると、実際
のパルスは図６の(A) に示される101010の繰返しパルス
であるにも拘わらず、図６の(B) に示されるような "1"
が継続したリセット信号パターン列と誤読される。シリ
アル−パラレル変換回路21が時刻t2,t4,t6、…でも読取
を行えばこのような誤読は防止できる。即ち、十分なる
速さで受信信号９を正しく読取り、比較器22に内蔵され
たデータ列と比較して、特定の子局を選択的にリセット
を行うことができる。

【００２７】図７は上記の特定の子局を選択的にリセッ
トを行う他の実施例である。この実施例では、リセット
信号判別回路20はシリアル通信コントローラ24と、演算
回路25と、パラレルI/O 26とから構成され、この動作は
図４で説明したものと同じである。即ち、伝送回線5Bか
ら伝送されてきた“正常なデータ伝送では存在しえない
子局に対応したパターンコード”を伝送インタフェース
5Cで受信信号９として受信する。この受信信号９は、一
方の正常な伝送ルートとしては、正常なデータパターン
コードではないので伝送エラーとして、メイン回路７に
はデータとして取り込まれない。他方のリセット信号判
別回路20のルートは、受信信号９の信号列はシリアル通
信コントローラ24で受信され、演算回路25で直列伝送さ
れて来た信号列がデータ圧縮されて並列信号に変換さ
れ、演算回路25に内蔵されている個別データと比較し、
一致しておれば、パラレルI/O 26からリセット信号6Bを
発し、メイン回路７のｃｐｕのハードウェアリセットを
行うものである。この方式では通信コントローラなどの
専用のICを利用することができ、小型に、安価にハード
ウェアリセットを行うことができる。

【００２８】汎用シリアル伝送ではリセット信号線路を
有さないものが多い。この種の用途で、子局側のcpu の
ハードウェアリセットが信号線路の追加なしで可能とな
ることは、その効果は大なるものがある。また、本発明
は、汎用シリアル伝送のみならず、メーカ固有の専用シ
リアル伝送装置にも、あるいはまた、並列伝送において
も、リセット信号線路を有さないものに対して、同様の
構成でハードウェアリセットを構成することができる。

【００２９】

【発明の効果】以上述べたように本発明の構成によれ
ば、従来技術の方式では伝送回線を介したソフト的なリ
セットを行っているため、例えば、周辺装置や増設カー
ドなどの子局のcpu が暴走とか、デッドロックなどが発
生して、伝送ができない事態が発生した場合には、制御
装置側からリセットすることができなかった。

【００３０】しかし、以上述べたように本発明の構成に
よれば、伝送回線と伝送インタフェース回路のハードウ
ェア故障がないかぎり、リセット信号線を設けることな
く、伝送回線を介して制御される子局のハードウェアリ
セットを可能とし、子局側のcpu が暴走とかがリセット
でき、システムの復帰を容易にすることができる。ま
た、伝送回線上に送信されるリセットコードとして、
“正常なデータ伝送では存在しえないパターンコード”
で、子局毎に対応したリセットコードを構成し、子局側
のリセット信号判別回路にデコード機能を付与すること
により、選ばれた子局のみをリセットできる情報処理装
置を提供することができる。

【図面の簡単な説明】

【図１】本発明による一実施例の伝送回線を利用した子
局のハードウェアリセットを説明する機能回路図

【図２】本発明による一実施例のリセット回路図

【図３】他の実施例のリセット回路図

【図４】特定子局をリセットするリセット信号判別回路
図

【図５】正常な伝送およびリセット伝送におけるパター
ンコードを説明する説明図

【図６】リセット信号判別回路の誤読例を説明する説明
図

【図７】特定子局をリセットする他の実施例のリセット
信号判別回路図

【符号の説明】

１制御装置２子局３制御回路４伝送回路 5A,5C 伝送インタフェース回路 5B 伝送回線 6A,6B リセット信号７メイン回路８リセッ回路９受信信号 10 カウンタ 11A,11B,18 ゲート 12、13、15、16 抵抗 14 トランジスタ 17 コンデンサ 20 リセット信号判別回路 21 シリアル−パラレル変換回路 22 比較器 23 パルス発生回路 24 シリアル通信コントローラ 25 演算回路 26 パラレルI/O t1,t2,t3, … 時刻

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 29/14 9371−5ＫＨ０４Ｌ 13/00 ３０７Ａ 9371−5Ｋ３１１

Claims

【特許請求の範囲】

【請求項１】制御装置と、この制御装置と伝送回線で接
続され、前記制御装置によって制御される子局とを備え
てなる情報処理装置において、前記制御装置は、前記伝送回線上に送信される“正常な
データ伝送では存在しえないパターンコード”からなる
リセットコードでもって、前記子局をリセットする、ことを特徴とする情報処理装置。
【請求項２】請求項１に記載の情報処理装置において、
リセットコードは、スタートビットと同じ状態が、正常
なデータ伝送で伝送されるデータ長よりも長く継続され
るビット列からなるコードとし、前記制御装置は、前記子局のリセット時にリセット信号
を送出する制御回路と、このリセット信号が入力される
と、前記リセットコードを送信する伝送インタフェース
回路と、を備え、子局は、伝送回線上からの前記リセットコードでもって
制御されるリセット回路を備え、前記伝送回線上からの前記リセットコードでもって、前
記リセット回路を作動させ、前記子局をリセットする、ことを特徴とする情報処理装置。
【請求項３】請求項１に記載の情報処理装置において、
リセットコードは、正常なデータ伝送で伝送されるデー
タ長よりも長く継続される、論理信号"1" のビット列
と、論理信号"0" のビット列と、からなる子局に対応し
たパターンコードを有し、前記制御装置は、前記子局のリセット時にリセット信号
を送出する制御回路と、このリセット信号が入力される
と、前記子局に対応したパターンコードを送信する伝送
インタフェース回路と、を備え、子局は、伝送回線上から前記子局に対応したパターンコ
ードでもって制御されるリセット信号判別回路を備え、前記伝送回線上から、前記子局に対応したパターンコー
ドでもって、前記リセット信号判別回路を作動させ、当
該子局をリセットする、ことを特徴とする情報処理装置。
【請求項４】請求項１ないし請求項３のいずれかの項に
記載の情報処理装置において、情報処理装置はシリアル
伝送で制御される、ことを特徴とする情報処理装置。