JPH06326676A - Audio multiplex pilot signal detection circuit - Google Patents
Audio multiplex pilot signal detection circuitInfo
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- JPH06326676A JPH06326676A JP11356193A JP11356193A JPH06326676A JP H06326676 A JPH06326676 A JP H06326676A JP 11356193 A JP11356193 A JP 11356193A JP 11356193 A JP11356193 A JP 11356193A JP H06326676 A JPH06326676 A JP H06326676A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は音声多重パイロット信号
検出回路に関し、特に音声多重方式において、パイロッ
ト信号の周波数により、音声信号の入力状態を判別する
ために用いられる音声多重パイロット信号検出回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voice multiplex pilot signal detection circuit, and more particularly to a voice multiplex pilot signal detection circuit used for determining the input state of a voice signal according to the frequency of the pilot signal in the voice multiplex system.
【０００２】[0002]
【従来の技術】従来の、この種の音声多重パイロット信
号検出回路は、図３に示されるように、乗算器１、低域
フィルタ２、電圧制御発振器３および分周回路４を含む
位相同期回路５と、比較回路６と、基準電圧源７とを備
えて構成されており、周波数がｆp のパイロット信号１
０１は乗算器１に入力され、乗算器１において、分周回
路４より出力される分周信号１０２と乗算されて、パイ
ロット信号１０１と分周信号１０２の位相差が検出され
て位相差信号１０３が出力される。この位相差信号１０
３は低域フィルタ２に入力されて高域周波数成分が遮断
されて出力され、位相差信号１０４として比較回路６お
よび電圧制御発振器３に入力される。電圧制御発振器３
においては、当該位相差信号１０４の電圧により発振周
波数が制御され、その発振出力は分周回路４に入力され
てｎ分周され、前述のように、分周信号１０２として出
力されて乗算回路１に入力される。この位相同期回路５
がパイロット信号１０１に対して位相同期する状態にお
いては、電圧制御発振器３の発振周波数はｎｆp とな
り、また低域フィルタ２から出力される位相差信号１０
４の電圧値はＶp となる。2. Description of the Related Art A conventional voice multiplex pilot signal detection circuit of this type, as shown in FIG. 3, is a phase locked loop circuit including a multiplier 1, a low pass filter 2, a voltage controlled oscillator 3 and a frequency divider circuit 4. 5, a comparator circuit 6, and a reference voltage source 7, and a pilot signal 1 having a frequency of f p.
01 is input to the multiplier 1, and in the multiplier 1, the frequency-divided signal 102 output from the frequency dividing circuit 4 is multiplied, and the phase difference between the pilot signal 101 and the frequency-divided signal 102 is detected and the phase difference signal 103 is detected. Is output. This phase difference signal 10
3 is input to the low-pass filter 2, the high-frequency component is cut off and output, and is input to the comparison circuit 6 and the voltage controlled oscillator 3 as the phase difference signal 104. Voltage controlled oscillator 3
In the above, the oscillation frequency is controlled by the voltage of the phase difference signal 104, and the oscillation output is input to the frequency dividing circuit 4 and divided by n, and is output as the frequency dividing signal 102 and is multiplied by the multiplication circuit 1 as described above. Entered in. This phase synchronization circuit 5
Is in phase synchronization with the pilot signal 101, the oscillation frequency of the voltage controlled oscillator 3 is nf p , and the phase difference signal 10 output from the low pass filter 2 is
The voltage value of 4 is V p .
【０００３】図４に示されるのは、この位相同期回路５
における分周回路４より出力される分周信号１０２の周
波数と、低域フィルタ２より出力される位相差信号１０
４の電圧との関係を示す図である。図４に示されるよう
に、分周周波数がｆp1の場合に、低域フィルタ２の出力
電圧Ｖe が基準電圧源７の基準電圧Ｖr に等しくなるよ
うにレベル設定されている。この低域フィルタ２より出
力される位相差信号１０４の電圧Ｖe は、比較回路６に
入力されて基準電圧源７の基準電圧Ｖr と比較され、比
較回路６から出力される論理値１０５としては、Ｖe≧
Ｖrの時には論理値“１”が出力され、またＶe ＜Ｖr
の時には論理値“０”が出力される。この場合、図４に
より明らかなように、パイロット信号１０１の周波数
が、本来のパイロット周波数ｆp で入力される場合に
は、低域フィルタ２の出力電圧Ｖe は常に基準電圧Ｖr
よりも大であり、従って比較回路６よりは常に論理値
“１”が出力され、この論理値“１”の出力により、周
波数ｆp のパイロット信号が入力されている期間を検出
することができる。FIG. 4 shows the phase synchronization circuit 5
Of the frequency-divided signal 102 output from the frequency-dividing circuit 4 and the phase difference signal 10 output from the low-pass filter 2.
It is a figure which shows the relationship with the voltage of FIG. As shown in FIG. 4, the dividing frequency in the case of f p1, is the level set so that the output voltage V e of the low pass filter 2 becomes equal to the reference voltage Vr of the reference voltage source 7. The voltage V e of the phase difference signal 104 output from the low-pass filter 2 is input to the comparison circuit 6 and compared with the reference voltage V r of the reference voltage source 7, and as a logical value 105 output from the comparison circuit 6. Is V e ≧
When V r, a logical value "1" is output, and V e <V r
When, the logical value "0" is output. In this case, as is apparent from FIG. 4, when the frequency of the pilot signal 101 is input at the original pilot frequency fp, the output voltage Ve of the low pass filter 2 is always the reference voltage Vr.
Therefore, the comparison circuit 6 always outputs the logical value "1", and the output of the logical value "1" makes it possible to detect the period during which the pilot signal of the frequency f p is input. .
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の音声多
重パロット信号検出回路においては、入力されるパイロ
ット信号に雑音が多く含まれている場合、基準の振幅レ
ベルが不足している場合または当該パイロット信号に波
形歪が存在する場合などにおいては、位相同期回路５の
動作が不安定となり、低域フィルタ２より出力される位
相差信号１０４の電圧Ｖe は、パイロット信号１０１の
入力される期間においては、図２（ｃ）に示されるよう
に、基準電圧Ｖr の振幅レベルの上下に変動する不安定
な電圧となり、比較回路６より出力される論理値１０５
は、図２（ｄ）に示されるように、“１”または“０”
という具合に不定期的に変動する状態となり、入力パイ
ロット信号の検出を的確に行うことができないという欠
点がある。In the conventional voice multiplex parrot signal detection circuit described above, when the input pilot signal contains a lot of noise, when the reference amplitude level is insufficient, or when the reference pilot level is low. In the case where the signal has waveform distortion, the operation of the phase synchronization circuit 5 becomes unstable, and the voltage Ve of the phase difference signal 104 output from the low pass filter 2 is in the period in which the pilot signal 101 is input. As shown in FIG. 2C, an unstable voltage that fluctuates above and below the amplitude level of the reference voltage V r becomes a logical value 105 output from the comparison circuit 6.
Is "1" or "0" as shown in FIG.
Therefore, there is a disadvantage in that the input pilot signal cannot be detected accurately because the state fluctuates irregularly.
【０００５】[0005]
【課題を解決するための手段】本発明の音声多重パイロ
ット信号検出回路は、所定のパイロット信号を入力し
て、当該パイロット信号の周波数に対応する電圧値を出
力する位相同期回路と、前記位相同期回路より出力され
る前記電圧値と、所定の基準電圧値とを比較して、当該
比較結果に対応する論理値を出力する比較回路と、前記
位相同期回路内に含まれる電圧制御発振回路の発振出力
を入力して、ｍ（正整数）カウントごとに、第１のパル
スを出力するとともに、当該パルスよりｌカウント分遅
延した第２のパルスを出力するカウンタと、前期第２の
パルスを受けてリセットされ、前記比較器より出力され
る論理値をラッチして出力する第２のデータ・ラッチ回
路と、前記カウンタの第１のパルスと前記第２のデータ
・ラッチ回路の出力とを入力し、論理演算を行って出力
する論理回路と、前記論理積回路の出力を受けてリセッ
トされ、前記比較器より出力される論理値をラッチし
て、前記パイロット信号の入力の有無検出に対応する検
知出力信号を出力する第１のデータ・ラッチ回路と、を
少なくとも備えることを特徴としている。A voice multiplex pilot signal detection circuit according to the present invention includes a phase synchronization circuit for inputting a predetermined pilot signal and outputting a voltage value corresponding to the frequency of the pilot signal, and the phase synchronization circuit. A comparison circuit that compares the voltage value output from the circuit with a predetermined reference voltage value and outputs a logical value corresponding to the comparison result, and an oscillation of a voltage controlled oscillator circuit included in the phase locked loop circuit. Input the output and output the first pulse for each m (positive integer) count, and the counter that outputs the second pulse delayed by 1 count from the pulse and the second pulse in the previous period. A second data latch circuit that is reset and latches and outputs the logical value output from the comparator, a first pulse of the counter, and an output of the second data latch circuit. , A logic circuit for performing a logical operation and outputting the result, and receiving the output of the AND circuit, resetting, and latching the logical value output from the comparator to detect the presence or absence of the input of the pilot signal. And a first data latch circuit for outputting a corresponding detection output signal.
【０００６】なお、前記位相同期回路は、パイロット信
号と所定の分周信号との位相差を検出する乗算器と、前
記乗算器の出力の低域成分を抽出して出力する低域フィ
ルタと、前記低域フィルタの出力により発振周波数を制
御される電圧制御発振器と、当該電圧制御発振器の発振
出力の周波数をｎ分周して前記分周信号を生成して出力
する分周回路とを備えて構成され、前記低域フィルタの
出力を当該位相同期回路の出力電圧値として前記比較器
に出力するとともに、前記電圧制御発振器の出力を前記
カウンタに出力するようにしてもよい。The phase synchronization circuit includes a multiplier for detecting a phase difference between the pilot signal and a predetermined frequency-divided signal, a low-pass filter for extracting and outputting a low-frequency component of the output from the multiplier, A voltage-controlled oscillator whose oscillation frequency is controlled by the output of the low-pass filter; and a frequency divider circuit that divides the frequency of the oscillation output of the voltage-controlled oscillator by n to generate and output the frequency-divided signal. The output of the low pass filter may be output to the comparator as the output voltage value of the phase locked loop circuit, and the output of the voltage controlled oscillator may be output to the counter.
【０００７】また、前記前記論理回路は、前記カウンタ
の第１のパルスと、前記第２のデータ・ラッチ回路の出
力との論理積をとって出力するＡＮＤ回路により形成し
てもよい。Further, the logic circuit may be formed by an AND circuit which outputs a logical product of the first pulse of the counter and the output of the second data latch circuit.
【０００８】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、乗算器
１、低域フィルタ２、電圧制御発振器３および分周回路
４を含む位相同期回路５と、比較回路６と、基準電圧源
７と、データラッチ回路８および１０と、カウンタ９
と、ＡＮＤ回路１１とを備えて構成されている。また、
図２（ａ）、（ｂ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｊ）および（ｋ）は、本実施例における各部
の動作信号を示すタイミング図である。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, in this embodiment, a phase lock circuit 5 including a multiplier 1, a low pass filter 2, a voltage controlled oscillator 3 and a frequency divider circuit 4, a comparison circuit 6, a reference voltage source 7, Data latch circuits 8 and 10, and counter 9
And an AND circuit 11. Also,
2 (a), (b), (e), (f), (g),
(H), (j) and (k) are timing charts showing the operation signals of the respective parts in this embodiment.
【００１０】図１において、前述の図３に示される従来
例との対比により明らかなように、乗算器１、低域フィ
ルタ２、電圧制御発振器３および分周回路４を含む位相
同期回路５と、比較回路６および基準電圧源７とを含む
回路については従来例の場合と同様であり、周波数がｆ
p のパイロット信号１０１は乗算器１に入力され、乗算
器１において、分周回路４より出力される分周信号１０
２と乗算されて、パイロット信号１０１と分周信号１０
２の位相差が検出されて位相差信号１０３が出力され
る。この位相差信号１０３は低域フィルタ２に入力され
て高域周波数成分が遮断されて出力され、位相差信号１
０４として比較回路６および電圧制御発振器３に入力さ
れる。電圧制御発振器３においては、当該位相差信号１
０４の電圧により発振周波数が制御され、その発振出力
１０６は分周回路４に入力されてｎ分周され、前述のよ
うに、分周信号１０２として出力されて乗算回路１に入
力される。この位相同期回路５がパイロット信号１０１
に対して位相同期する状態においては、電圧制御発振器
３の発振周波数はｎｆp となり、また低域フィルタ２か
ら出力される位相差信号１０４の電圧値はＶp となる。
なお本実施例においては、電圧制御発振器３の発振出力
１０６はカウンタ９にも入力されている。In FIG. 1, as apparent from the comparison with the conventional example shown in FIG. 3, a phase lock circuit 5 including a multiplier 1, a low pass filter 2, a voltage controlled oscillator 3 and a frequency divider circuit 4 is provided. The circuit including the comparison circuit 6 and the reference voltage source 7 is the same as in the conventional example, and the frequency is f
The pilot signal 101 of p is input to the multiplier 1, and in the multiplier 1, the frequency-divided signal 10 output from the frequency dividing circuit 4 is input.
Multiplied by 2, the pilot signal 101 and the divided signal 10
The phase difference of 2 is detected and the phase difference signal 103 is output. The phase difference signal 103 is input to the low-pass filter 2 and the high-frequency component is cut off and output.
The value 04 is input to the comparison circuit 6 and the voltage controlled oscillator 3. In the voltage controlled oscillator 3, the phase difference signal 1
The oscillation frequency is controlled by the voltage of 04, and the oscillation output 106 is input to the frequency dividing circuit 4 and divided by n, and is output as the frequency dividing signal 102 and input to the multiplying circuit 1 as described above. This phase-locked loop 5 is the pilot signal 101.
On the other hand, in the phase locked state, the oscillation frequency of the voltage controlled oscillator 3 becomes nf p , and the voltage value of the phase difference signal 104 output from the low pass filter 2 becomes V p .
In this embodiment, the oscillation output 106 of the voltage controlled oscillator 3 is also input to the counter 9.
【００１１】低域フィルタ５より出力される位相差信号
１０４の電圧Ｖe は、正常レベルのパイロット信号１０
１が入力される場合には、図２（ａ）に示されるよう
に、パイロット信号１０１の周波数に対応した電圧レベ
ルで出力されるが、前述のように、パイロット信号１０
１雑音が多く含まれている場合、基準の振幅レベルが不
足している場合または当該パイロット信号に波形歪が存
在する場合などにおいては、低域フィルタ２より出力さ
れる位相差信号１０４の電圧Ｖe は、パイロット信号１
０１の入力される期間において、図２（ｃ）に示される
ように、基準電圧Ｖr の振幅レベルの上下に変動する不
安定な電圧となる。The voltage V e of the phase difference signal 104 output from the low-pass filter 5 is the normal level pilot signal 10
When 1 is input, it is output at a voltage level corresponding to the frequency of the pilot signal 101, as shown in FIG.
1 When a large amount of noise is included, when the reference amplitude level is insufficient, or when there is waveform distortion in the pilot signal, the voltage V of the phase difference signal 104 output from the low-pass filter 2 e is the pilot signal 1
In the period in which 01 is input, as shown in FIG. 2C, the voltage becomes an unstable voltage that fluctuates above and below the amplitude level of the reference voltage V r .
【００１２】位相差信号１０４は比較回路６に入力され
て基準電圧源７の基準電圧Ｖr と比較照合され、前述の
ように、比較回路６から出力される論理値１０５として
は、Ｖe≧Ｖrの時には論理値“１”が出力され、Ｖe ＜
Ｖr の時には論理値“０”が出力される（図２（ｂ）参
照）。なお、上述のように、パイロット信号１０１に雑
音が多く含まれている場合、基準の振幅レベルが不足し
ている場合または当該パイロット信号に波形歪が存在す
る場合などにおいては、比較回路６より出力される論理
値１０５は、図２（ｄ）に示されるように、“１”また
は“０”というように不定期的に変動する状態となる。
この比較回路６の比較出力１０５は、データ・ラッチ回
路８および１０にラッチされる。一方、電圧制御発振器
３の発振出力１０６は、位相同期回路５が周波数ｆp の
パイロット信号１０１に対して位相同期状態にある状態
においては、その発振周波数はｎｆp となり、当該発振
出力１０６は、カウンタ９に入力されてカウントされ、
図２（ｆ）および（ｇ）に示されるように、ｍカウント
ごとにカウント出力１０７が出力されるとともに、当該
カウント出力１０７よりｌカウント遅延されたカウント
出力１０８が出力されて、それぞれＡＮＤ回路１１およ
びデータ・ラッチ回路１０のリセット端子に入力され
る。The phase difference signal 104 is input to the comparison circuit 6 and compared with the reference voltage V r of the reference voltage source 7. As described above, the logical value 105 output from the comparison circuit 6 is V e ≥ When V r, a logical value "1" is output, and V e <
When it is V r, a logical value “0” is output (see FIG. 2B). As described above, when the pilot signal 101 contains a lot of noise, when the reference amplitude level is insufficient, or when the pilot signal has waveform distortion, the output from the comparison circuit 6 is generated. As shown in FIG. 2D, the logical value 105 to be changed is in a state of irregularly changing like "1" or "0".
The comparison output 105 of the comparison circuit 6 is latched by the data latch circuits 8 and 10. On the other hand, the oscillation output 106 of the voltage controlled oscillator 3, in a state in which the phase synchronization circuit 5 in phase synchronization state with respect to the pilot signal 101 in the frequency f p, the oscillation frequency nf p becomes, the oscillation output 106, It is input to the counter 9 and counted,
As shown in FIGS. 2F and 2G, the count output 107 is output every m counts, and the count output 108 delayed by l counts is output from the count output 107, and the AND circuits 11 respectively. And to the reset terminal of the data latch circuit 10.
【００１３】データ・ラッチ回路８および１０は、論理
値“１”が入力端（ＩＮ）に入力されると、出力端（Ｏ
ＵＴ）における論理値は“１”に固定され、論理値
“１”がリセット入力端（Ｒ）に入力されると論理値
“０”が出力される。従って、データラッチ回路１０に
おいては、比較器の出力１０５（図２（ｄ）参照）の論
理値の入力に対応して、当該出力１０５の論理値が
“１”の時には、その立ち上がりのタイミングにおい
て、データラッチ回路１０の出力１１０は論理値“１”
として出力されてＡＮＤ回路１１に入力される。そし
て、他方において、カウンタ９のカウンタ出力１０８が
論理値“１”として出力される時には、データラッチ回
路１０の出力１１０の論理値は“０”として出力されＡ
ＮＤ回路１１に入力される。従って、データラッチ回路
合８の入力端（ＩＮ）に、ｍカウント期間における比較
回路６の出力１０５が論理値“１”で入力されると、デ
ータラッチ回路８の出力端（ＯＵＴ）には出力１０９と
して論理値“１”が出力され、入力されない状態におい
ては出力１０９として“０”が出力される。また、デー
タ・ラッチ回路１０の出力１１０が論理値“０”、即ち
比較器６の出力１０５の論理値が、カウンタ９の出力１
０８が“０”の期間において一度も論理値“１”として
出力されない場合には、カウンタ９の出力１０８の論理
値“１”と同じタイミングにおいてＡＮＤ回路１１の出
力１１１に論理値“１”が出力され、これにより、デー
タラッチ回路８がリセットされて、データラッチ回路８
の出力１０９としては論理値“０”が出力される。The data latch circuits 8 and 10 receive an output terminal (O) when a logical value "1" is input to the input terminal (IN).
The logical value in UT) is fixed to "1", and when the logical value "1" is input to the reset input terminal (R), the logical value "0" is output. Therefore, in the data latch circuit 10, in response to the input of the logical value of the output 105 (see FIG. 2D) of the comparator, when the logical value of the output 105 is “1”, the rising timing is obtained. , The output 110 of the data latch circuit 10 is a logical value "1"
And is input to the AND circuit 11. On the other hand, when the counter output 108 of the counter 9 is output as the logical value "1", the logical value of the output 110 of the data latch circuit 10 is output as "0".
It is input to the ND circuit 11. Therefore, when the output 105 of the comparison circuit 6 in the m count period is input to the input end (IN) of the data latch circuit 8 with the logical value “1”, it is output to the output end (OUT) of the data latch circuit 8. The logical value "1" is output as 109, and "0" is output as the output 109 in a state where it is not input. Further, the output 110 of the data latch circuit 10 is the logical value “0”, that is, the logical value of the output 105 of the comparator 6 is the output 1 of the counter 9.
If 08 is never output as the logical value “1” during the period of “0”, the logical value “1” is output to the output 111 of the AND circuit 11 at the same timing as the logical value “1” of the output 108 of the counter 9. Is output, whereby the data latch circuit 8 is reset and the data latch circuit 8 is output.
A logical value “0” is output as the output 109 of the.
【００１４】上記のデータラッチ回路８および１０の動
作機能に対応して、以下にパイロット信号入力状態を判
別する動作について説明する。Corresponding to the operation functions of the data latch circuits 8 and 10, the operation for determining the pilot signal input state will be described below.
【００１５】パイロット信号入力状態の検出結果を示す
比較器６の出力１０５の論理値は、データラッチ回路８
に入力されて保持され、またデータラッチ回路１０に
は、ｍカウントごとの比較器６の出力結果を示す論理値
が保持されており、ｍカウント期間中におけるデータラ
ッチ回路１０の出力結果に対応する出力１１０の論理値
が“０”の時には、比較器６に対する入力であるパイロ
ット信号１０４の入力が無い状態を示しており、この場
合には、カウンタ９の出力１０７のタイミングでＡＮＤ
回路１１の出力１１１は論理値“１”として出力され、
データラッチ回路８のリセット入力端（Ｒ）に入力さ
れ、これによりデータラッチ回路８はリセットされ、そ
の出力１０９は論理値“０”として出力されてパイロッ
ト信号の入力は無いものと判定される。また、ｍカウン
ト中にパイロット信号１０４が存在しており、比較器６
の出力１０５が一時的にでも論理値“１”として出力さ
れる場合には、データラッチ回路８の出力１０９ならび
にデータラッチ回路１０の出力１１０は共に論理値
“１”として出力され、ＡＮＤ回路１１の出力１１１は
論理値“０”の状態が維持されるため、データラッチ回
路１０の出力１１０は常に論理値“１”として出力さ
れ、パイロット信号は存在するものと判定される。The logical value of the output 105 of the comparator 6 showing the detection result of the pilot signal input state is the data latch circuit 8
To the data latch circuit 10, and the data latch circuit 10 holds a logical value indicating the output result of the comparator 6 for every m counts, which corresponds to the output result of the data latch circuit 10 during the m count period. When the logical value of the output 110 is “0”, it indicates that there is no input of the pilot signal 104 which is the input to the comparator 6. In this case, the AND is performed at the timing of the output 107 of the counter 9.
The output 111 of the circuit 11 is output as a logical value “1”,
The data is input to the reset input terminal (R) of the data latch circuit 8, whereby the data latch circuit 8 is reset, its output 109 is output as a logical value "0", and it is determined that the pilot signal is not input. Further, the pilot signal 104 is present during m counting, and the comparator 6
Output 105 of the data latch circuit 8 is temporarily output as the logical value "1", the output 109 of the data latch circuit 8 and the output 110 of the data latch circuit 10 are both output as the logical value "1", and the AND circuit 11 The output 111 of the data latch circuit 10 is maintained at the logical value "0", so the output 110 of the data latch circuit 10 is always output as the logical value "1", and it is determined that the pilot signal exists.
【００１６】[0016]
【発明の効果】以上説明したように、本発明は、一定期
間における比較出力の論理値を一時的に保持するデータ
・ラッチ回路と、一定期間のパルスを発生するカウンタ
回路と、当該期間内における検出出力の有無を判別する
回路とを設けることにより、パイロット信号に雑音が多
く含まれている場合、基準の振幅レベルが不足している
場合または当該パイロット信号に波形歪が存在する場合
などにおいても、当該パイロット信号を的確に検出する
ことができるという効果がある。As described above, according to the present invention, the data latch circuit for temporarily holding the logical value of the comparison output in the constant period, the counter circuit for generating the pulse in the constant period, and the counter circuit in the period. By providing a circuit that determines the presence or absence of detection output, even when the pilot signal contains a lot of noise, when the reference amplitude level is insufficient, or when there is waveform distortion in the pilot signal, etc. The effect is that the pilot signal can be detected accurately.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】本実施例における動作波形を示すタイミング図
である。FIG. 2 is a timing chart showing operation waveforms in the present embodiment.
【図３】従来例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.
【図４】位相同期回路における動作特性を示す図であ
る。FIG. 4 is a diagram showing operating characteristics in a phase locked loop circuit.
１ 乗算器 ２ 低域フィルタ ３ 電圧制御発振器 ４ 分周回路 ５ 位相同期回路 ６ 比較回路 ７ 基準電圧源 ８、１０ データ・ラッチ回路 １１ ＡＮＤ回路 1 Multiplier 2 Low-pass filter 3 Voltage controlled oscillator 4 Frequency divider circuit 5 Phase synchronization circuit 6 Comparison circuit 7 Reference voltage source 8 and 10 Data latch circuit 11 AND circuit
Claims (3)
パイロット信号の周波数に対応する電圧値を出力する位
相同期回路と、 前記位相同期回路より出力される前記電圧値と、所定の
基準電圧値とを比較して、当該比較結果に対応する論理
値を出力する比較回路と、 前記位相同期回路内に含まれる電圧制御発振回路の発振
出力を入力して、ｍ（正整数）カウントごとに、第１の
パルスを出力するとともに、当該パルスよりｌカウント
分遅延した第２のパルスを出力するカウンタと、 前期第２のパルスを受けてリセットされ、前記比較器よ
り出力される論理値をラッチして出力する第２のデータ
・ラッチ回路と、 前記カウンタの第１のパルスと前記第２のデータ・ラッ
チ回路の出力とを入力し、論理演算を行って出力する論
理回路と、 前記論理積回路の出力を受けてリセットされ、前記比較
器より出力される論理値をラッチして、前記パイロット
信号の入力の有無検出に対応する検知出力信号を出力す
る第１のデータ・ラッチ回路と、 を少なくとも備えることを特徴とする音声多重パイロッ
ト信号検出回路。1. A phase-locked circuit that inputs a predetermined pilot signal and outputs a voltage value corresponding to the frequency of the pilot signal, the voltage value output from the phase-locked circuit, and a predetermined reference voltage value. And a comparison circuit that outputs a logical value corresponding to the comparison result, and the oscillation output of the voltage controlled oscillation circuit included in the phase locked loop circuit are input, and every m (positive integer) count, A counter that outputs a first pulse and outputs a second pulse delayed by 1 count from the pulse, and a logic value output from the comparator that is reset by receiving the second pulse in the previous period and latched A second data latch circuit that outputs the first pulse of the counter and the output of the second data latch circuit, performs a logical operation, and outputs the logical operation; A first data latch circuit that receives the output of the product circuit, is reset, latches the logical value output from the comparator, and outputs a detection output signal corresponding to the presence / absence detection of the pilot signal input; A voice multiplex pilot signal detection circuit comprising at least:
所定の分周信号との位相差を検出する乗算器と、前記乗
算器の出力の低域成分を抽出して出力する低域フィルタ
と、前記低域フィルタの出力により発振周波数を制御さ
れる電圧制御発振器と、当該電圧制御発振器の発振出力
の周波数をｎ分周して前記分周信号を生成して出力する
分周回路とを備えて構成され、前記低域フィルタの出力
を当該位相同期回路の出力電圧値として前記比較器に出
力するとともに、前記電圧制御発振器の出力を前記カウ
ンタに出力する請求項１記載の音声多重パイロット信号
検出回路。2. A multiplier in which the phase synchronization circuit detects a phase difference between a pilot signal and a predetermined frequency-divided signal, and a low-pass filter which extracts and outputs a low-frequency component of the output of the multiplier. A voltage-controlled oscillator whose oscillation frequency is controlled by the output of the low-pass filter; and a frequency divider circuit that divides the frequency of the oscillation output of the voltage-controlled oscillator by n to generate and output the frequency-divided signal. The audio multiplex pilot signal detection circuit according to claim 1, which is configured to output the output of the low pass filter to the comparator as an output voltage value of the phase locked loop circuit and output the output of the voltage controlled oscillator to the counter. .
パルスと、前記第２のデータ・ラッチ回路の出力との論
理積をとって出力すＡＮＤ回路により形成される請求項
１記載の音声多重パイロット信号検出回路。3. The voice according to claim 1, wherein the logic circuit is formed by an AND circuit which performs a logical product of the first pulse of the counter and the output of the second data latch circuit and outputs the logical product. Multiple pilot signal detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11356193A JP3145830B2 (en) | 1993-05-17 | 1993-05-17 | Voice multiplex pilot signal detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11356193A JP3145830B2 (en) | 1993-05-17 | 1993-05-17 | Voice multiplex pilot signal detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326676A true JPH06326676A (en) | 1994-11-25 |
| JP3145830B2 JP3145830B2 (en) | 2001-03-12 |
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ID=14615400
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| Country | Link |
|---|---|
| JP (1) | JP3145830B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008129647A1 (en) * | 2007-04-13 | 2008-10-30 | Panasonic Corporation | Ofdm receiver apparatus and ofdm transmitter apparatus |
-
1993
- 1993-05-17 JP JP11356193A patent/JP3145830B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008129647A1 (en) * | 2007-04-13 | 2008-10-30 | Panasonic Corporation | Ofdm receiver apparatus and ofdm transmitter apparatus |
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| Publication number | Publication date |
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| JP3145830B2 (en) | 2001-03-12 |
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