JPH06326276A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06326276A JPH06326276A JP13909393A JP13909393A JPH06326276A JP H06326276 A JPH06326276 A JP H06326276A JP 13909393 A JP13909393 A JP 13909393A JP 13909393 A JP13909393 A JP 13909393A JP H06326276 A JPH06326276 A JP H06326276A
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- memory
- memory cells
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- layer
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Abstract
(57)【要約】 （修正有）
【目的】 従来のＮＡＮＤ構造と同等の高集積性と、従
来のＮＯＲ構造と同等のランダムアクセス可能性に伴う
高速性とを兼備した新規な不揮発性半導体記憶装置を提
供する。 【構成】 従来のＮＡＮＤ型と概略同一の構成のメモリ
セル群を、個々に電位制御が可能な分離された第１導電
型の半導体層上に形成する構成とするため、ＮＡＮＤ型
と同等の高集積密度のもとにＮＯＲ型と同様のランダム
アクセスが可能となり、高集積化と高速化を共に実現で
きる。
来のＮＯＲ構造と同等のランダムアクセス可能性に伴う
高速性とを兼備した新規な不揮発性半導体記憶装置を提
供する。 【構成】 従来のＮＡＮＤ型と概略同一の構成のメモリ
セル群を、個々に電位制御が可能な分離された第１導電
型の半導体層上に形成する構成とするため、ＮＡＮＤ型
と同等の高集積密度のもとにＮＯＲ型と同様のランダム
アクセスが可能となり、高集積化と高速化を共に実現で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、各種のディジタルデー
タ処理装置などに利用される不揮発性半導体記憶装置に
関するものであり、特に、ＮＡＮＤ型と同等の高集積密
度と、ランダムアクセスによる高速性を兼備した小型・
高速の不揮発性半導体メモリに関するものである。
タ処理装置などに利用される不揮発性半導体記憶装置に
関するものであり、特に、ＮＡＮＤ型と同等の高集積密
度と、ランダムアクセスによる高速性を兼備した小型・
高速の不揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】磁気ディスク記憶装置などの代替品とし
て注目されている不揮発性半導体メモリは、電界効果型
トランジスタ（ＦＥＴ）のソース・ドレイン領域間のチ
ャネル領域上に電気絶縁層を介して浮遊ゲートと制御ゲ
ートとを積層し、浮遊ゲートの帯電状態に応じて変更可
能な導通／非導通状態を１ビットの情報として記憶する
ように構成されている。この不揮発性半導体メモリは、
浮遊ゲートの帯電状態の変更方法に応じて種々のものが
知られているが、典型的なものは、浮遊ゲートとチャネ
ル領域との間のＦＮトンネル現象を利用して電気的な情
報の消去と書き込みを可能としたＥＥＰＲＯＭがある。
て注目されている不揮発性半導体メモリは、電界効果型
トランジスタ（ＦＥＴ）のソース・ドレイン領域間のチ
ャネル領域上に電気絶縁層を介して浮遊ゲートと制御ゲ
ートとを積層し、浮遊ゲートの帯電状態に応じて変更可
能な導通／非導通状態を１ビットの情報として記憶する
ように構成されている。この不揮発性半導体メモリは、
浮遊ゲートの帯電状態の変更方法に応じて種々のものが
知られているが、典型的なものは、浮遊ゲートとチャネ
ル領域との間のＦＮトンネル現象を利用して電気的な情
報の消去と書き込みを可能としたＥＥＰＲＯＭがある。
【０００３】上記ＥＥＰＲＯＭを最小単位のメモリセル
とする不揮発性半導体記憶装置では、各メモリセルを二
次元的に配列することによりメモリプレーンが構成され
る。このようなメモリセルの配列や相互の接続方法に関
し、ＮＯＲ型とＮＡＮＤ型のものが知られているが、両
者には一長一短がある。すなわち、ＮＯＲ型のものはラ
ンダムアクセスが可能なため高速であるという利点を有
する反面、集積密度が低いという欠点がある。これとは
逆に、ＮＡＮＤ型のものは集積密度が高いという利点を
有する反面、ランダムアクセスができないため低速であ
るという欠点を有する。なお、上記ＮＡＮＤ型の不揮発
性半導体記憶装置の構成と動作の詳細については、必要
に応じて、特開平１ー１３３２９０号、特開平１ー１７
３３９８号、特開平１ー２８２８７３号などの各公報を
参照されたい。
とする不揮発性半導体記憶装置では、各メモリセルを二
次元的に配列することによりメモリプレーンが構成され
る。このようなメモリセルの配列や相互の接続方法に関
し、ＮＯＲ型とＮＡＮＤ型のものが知られているが、両
者には一長一短がある。すなわち、ＮＯＲ型のものはラ
ンダムアクセスが可能なため高速であるという利点を有
する反面、集積密度が低いという欠点がある。これとは
逆に、ＮＡＮＤ型のものは集積密度が高いという利点を
有する反面、ランダムアクセスができないため低速であ
るという欠点を有する。なお、上記ＮＡＮＤ型の不揮発
性半導体記憶装置の構成と動作の詳細については、必要
に応じて、特開平１ー１３３２９０号、特開平１ー１７
３３９８号、特開平１ー２８２８７３号などの各公報を
参照されたい。
【０００４】
【発明が解決しようとする課題】上述のように、ＮＡＮ
Ｄ型とＮＯＲ型の不揮発性半導体記憶装置には、集積密
度と動作の高速性とに関し一長一短がある。従って、本
発明の主要な目的は、ＮＡＮＤ型と同等の高集積密度
と、ＮＯＲ型と同等のランダムアクセスに伴う高速性と
を兼ね備えた新規な不揮発性半導体記憶装置を提供する
ことにある。
Ｄ型とＮＯＲ型の不揮発性半導体記憶装置には、集積密
度と動作の高速性とに関し一長一短がある。従って、本
発明の主要な目的は、ＮＡＮＤ型と同等の高集積密度
と、ＮＯＲ型と同等のランダムアクセスに伴う高速性と
を兼ね備えた新規な不揮発性半導体記憶装置を提供する
ことにある。
【０００５】また従来のＮＡＮＤ型の記憶装置では、ビ
ット線に近い側に配列される書込み不要なメモリセルに
ついても一旦保持データを消去して消去前のデータを再
書込みしなければならならず、また、ワード線を共通と
する全てのメモリセルに同時に書込みを行う必要がある
ため、保持中のデータを変更する必要がないメモリセル
についても同一のデータを再書込みしなければならい。
このため、消去と書込みの回数が増大し、トンネル酸化
膜が劣化して信頼性が低下するという問題もある。さら
に、従来のＮＡＮＤ型の記憶装置では、トンネル電圧を
ビット線から供給しているので、浮遊ゲートとの間のＦ
Ｎトンネリングがチャネル領域よりもドレイン／ソース
領域に偏って生じ易くなり、ドレイン／ソース領域近傍
のトンネル酸化膜が劣化し易くなるという問題もある。
従って、本発明の他の目的は、不要な消去動作や書込み
動作を回避することにより、信頼性を向上させた不揮発
性半導体記憶装置を提供することにある。
ット線に近い側に配列される書込み不要なメモリセルに
ついても一旦保持データを消去して消去前のデータを再
書込みしなければならならず、また、ワード線を共通と
する全てのメモリセルに同時に書込みを行う必要がある
ため、保持中のデータを変更する必要がないメモリセル
についても同一のデータを再書込みしなければならい。
このため、消去と書込みの回数が増大し、トンネル酸化
膜が劣化して信頼性が低下するという問題もある。さら
に、従来のＮＡＮＤ型の記憶装置では、トンネル電圧を
ビット線から供給しているので、浮遊ゲートとの間のＦ
Ｎトンネリングがチャネル領域よりもドレイン／ソース
領域に偏って生じ易くなり、ドレイン／ソース領域近傍
のトンネル酸化膜が劣化し易くなるという問題もある。
従って、本発明の他の目的は、不要な消去動作や書込み
動作を回避することにより、信頼性を向上させた不揮発
性半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決する本発
明の不揮発性半導体記憶装置によれば、不揮発性のメモ
リセルが行方向に複数配列されることによりメモリセル
群が形成され、このメモリセル群が列方向に複数配列さ
れることにより各メモリセルが二次元的に配列されたメ
モリブロックが形成される。各メモリセル群に属する各
メモリセルは、ソース領域を一方の隣接メモリセルのド
レイン領域と共有しかつドレイン領域を他方の隣接メモ
リセルのソース領域と共有することにより相互に直列接
続される共に、両端のメモリセルがそれぞれ出力線と複
数の副ビット線の一つとに接続されている。各メモリセ
ル群が表面に形成される第１導電型の半導体層は、列方
向には複数に分離された状態で行方向に延長される共
に、それぞれ複数の主ビット線の一つに接続されてい
る。各メモリセル群内の同一行の各メモリセルの制御ゲ
ートは、列方向に延長される複数のワード線の一つに接
続されている。さらに、書込み／消去対象のメモリセル
を主ビット線とワード線との組合せによって選択するこ
とにより、各線の交差箇所に位置するメモリセルについ
てはチャネル領域との間のトンネリングにより浮遊ゲー
トの帯電状態を変更させる書込み／消去手段と、読出し
対象のメモリセルを副ビット線とワード線の組合せによ
って選択する読出し手段とを備えている。
明の不揮発性半導体記憶装置によれば、不揮発性のメモ
リセルが行方向に複数配列されることによりメモリセル
群が形成され、このメモリセル群が列方向に複数配列さ
れることにより各メモリセルが二次元的に配列されたメ
モリブロックが形成される。各メモリセル群に属する各
メモリセルは、ソース領域を一方の隣接メモリセルのド
レイン領域と共有しかつドレイン領域を他方の隣接メモ
リセルのソース領域と共有することにより相互に直列接
続される共に、両端のメモリセルがそれぞれ出力線と複
数の副ビット線の一つとに接続されている。各メモリセ
ル群が表面に形成される第１導電型の半導体層は、列方
向には複数に分離された状態で行方向に延長される共
に、それぞれ複数の主ビット線の一つに接続されてい
る。各メモリセル群内の同一行の各メモリセルの制御ゲ
ートは、列方向に延長される複数のワード線の一つに接
続されている。さらに、書込み／消去対象のメモリセル
を主ビット線とワード線との組合せによって選択するこ
とにより、各線の交差箇所に位置するメモリセルについ
てはチャネル領域との間のトンネリングにより浮遊ゲー
トの帯電状態を変更させる書込み／消去手段と、読出し
対象のメモリセルを副ビット線とワード線の組合せによ
って選択する読出し手段とを備えている。
【０００７】
【作用】まず、各メモリセル群に属する各メモリセル
を、隣接メモリセルとの間でソース・ドレイン領域を共
有しながら直列接続すると共に、両端のメモリセルのそ
れぞれを出力線と複数の副ビット線の一つとに接続する
構成は、従来のＮＡＮＤ型と概略同一の構成であるた
め、ＮＡＮＤ型と同等の高集積密度が実現される。ま
た、第１導電型の半導体層を列方向には複数に分離しな
がら行方向に延長すると共にそれぞれを複数の主ビット
線の一つに接続することにより、ＮＡＮＤ構造の各メモ
リセル群間では独立に、かつ同一メモリセル群内では全
メモリセルについて共通に、チャネル領域の電位を主ビ
ット線の一つによって制御できる。更に、各メモリセル
群内で同一行に位置する全てのメモリセルについては、
制御ゲートの電位がワード線によって共通に制御でき
る。
を、隣接メモリセルとの間でソース・ドレイン領域を共
有しながら直列接続すると共に、両端のメモリセルのそ
れぞれを出力線と複数の副ビット線の一つとに接続する
構成は、従来のＮＡＮＤ型と概略同一の構成であるた
め、ＮＡＮＤ型と同等の高集積密度が実現される。ま
た、第１導電型の半導体層を列方向には複数に分離しな
がら行方向に延長すると共にそれぞれを複数の主ビット
線の一つに接続することにより、ＮＡＮＤ構造の各メモ
リセル群間では独立に、かつ同一メモリセル群内では全
メモリセルについて共通に、チャネル領域の電位を主ビ
ット線の一つによって制御できる。更に、各メモリセル
群内で同一行に位置する全てのメモリセルについては、
制御ゲートの電位がワード線によって共通に制御でき
る。
【０００８】従って、書込み及び消去対象のメモリセル
を主ビット線とワード線との組合せによって選択するこ
とにより、各線の交差箇所に位置するメモリセルについ
てはチャネル領域との間のトンネリングに基づき浮遊ゲ
ートの帯電状態を変更することが可能になる。組合せる
主ビット線とワード線を１本ずつとすれば、メモリセル
単位の書込みと消去が可能である。すなわち、各メモリ
セルについて、ランダムアクセス状態で書込みと消去が
可能になる。また、読出し動作は、副ビット線の一つと
ワード線の一つとの組合せを選択することにより、メモ
リセル単位で行われる。
を主ビット線とワード線との組合せによって選択するこ
とにより、各線の交差箇所に位置するメモリセルについ
てはチャネル領域との間のトンネリングに基づき浮遊ゲ
ートの帯電状態を変更することが可能になる。組合せる
主ビット線とワード線を１本ずつとすれば、メモリセル
単位の書込みと消去が可能である。すなわち、各メモリ
セルについて、ランダムアクセス状態で書込みと消去が
可能になる。また、読出し動作は、副ビット線の一つと
ワード線の一つとの組合せを選択することにより、メモ
リセル単位で行われる。
【０００９】このように、各メモリセル群に関しては従
来のＮＡＮＤ型と同一の構成であることから同等の高集
積密度が実現される。また、ＮＡＮＤ型のビット線に相
当する副ビット線に加えて、各メモリセル群に属する全
てのメモリセルのチャネル領域の電位を共通に制御する
主ビット線を新たに設置することにより、メモリセル単
位の消去、書込み及び読出しが実現される。以下、本発
明を実施例と共に更に詳細に説明する。
来のＮＡＮＤ型と同一の構成であることから同等の高集
積密度が実現される。また、ＮＡＮＤ型のビット線に相
当する副ビット線に加えて、各メモリセル群に属する全
てのメモリセルのチャネル領域の電位を共通に制御する
主ビット線を新たに設置することにより、メモリセル単
位の消去、書込み及び読出しが実現される。以下、本発
明を実施例と共に更に詳細に説明する。
【００１０】
【実施例】図１は本発明の一実施例の不揮発性半導体記
憶装置の等価回路図である。この不揮発性半導体装置で
は、不揮発性のメモリセルＭ11，Ｍ12，Ｍ13・・・Ｍ1n
が行方向に複数配列されることによりメモリセル群ＭＧ
１が形成され、不揮発性のメモリセルＭ21，Ｍ22，Ｍ23
・・・Ｍ2nが行方向に複数配列されることによりメモリ
セル群ＭＧ１が形成され、以下同様にして、不揮発性の
メモリセルＭm1，Ｍm2，Ｍm3・・・Ｍmnが行方向に複数
配列されることによりメモリセル群ＭＧｎが形成され
る。このような複数のメモリセル群ＭＧ１，ＭＧ２・・
・ＭＧｍが列方向に配列されることによりメモリセルＭ
11〜Ｍmnが二次元的に配列されたメモリブロックが形成
されている。
憶装置の等価回路図である。この不揮発性半導体装置で
は、不揮発性のメモリセルＭ11，Ｍ12，Ｍ13・・・Ｍ1n
が行方向に複数配列されることによりメモリセル群ＭＧ
１が形成され、不揮発性のメモリセルＭ21，Ｍ22，Ｍ23
・・・Ｍ2nが行方向に複数配列されることによりメモリ
セル群ＭＧ１が形成され、以下同様にして、不揮発性の
メモリセルＭm1，Ｍm2，Ｍm3・・・Ｍmnが行方向に複数
配列されることによりメモリセル群ＭＧｎが形成され
る。このような複数のメモリセル群ＭＧ１，ＭＧ２・・
・ＭＧｍが列方向に配列されることによりメモリセルＭ
11〜Ｍmnが二次元的に配列されたメモリブロックが形成
されている。
【００１１】メモリセル群ＭＧ１に属するメモリセルＭ
11，Ｍ12，Ｍ13・・・Ｍ1nは、第１導電型の半導体層１
１1 の表面に形成される第２導電型のソース領域及びド
レイン領域と、これらソース領域及びドレイン領域間に
形成されるチャネル領域と、このチャネル領域の上方に
絶縁層を介在させながら積層される浮遊ゲート及び制御
ゲートとから構成されている。各メモリセルは、ソース
領域を一方の隣接メモリセルのドレイン領域と共有しか
つドレイン領域を他方の隣接メモリセルのソース領域と
共有することにより相互に直列接続されると共に、一端
のメモリセルＭ11のドレイン領域が副ビット線ｂ１に接
続され、他端のメモリセルＭ1nのソース領域が出力線Ｏ
Ｔに接続された概略ＮＡＮＤ構造を呈している。これ
は、他の全てのメモリセル群ＭＧ２〜ＭＧｍについても
同様である。
11，Ｍ12，Ｍ13・・・Ｍ1nは、第１導電型の半導体層１
１1 の表面に形成される第２導電型のソース領域及びド
レイン領域と、これらソース領域及びドレイン領域間に
形成されるチャネル領域と、このチャネル領域の上方に
絶縁層を介在させながら積層される浮遊ゲート及び制御
ゲートとから構成されている。各メモリセルは、ソース
領域を一方の隣接メモリセルのドレイン領域と共有しか
つドレイン領域を他方の隣接メモリセルのソース領域と
共有することにより相互に直列接続されると共に、一端
のメモリセルＭ11のドレイン領域が副ビット線ｂ１に接
続され、他端のメモリセルＭ1nのソース領域が出力線Ｏ
Ｔに接続された概略ＮＡＮＤ構造を呈している。これ
は、他の全てのメモリセル群ＭＧ２〜ＭＧｍについても
同様である。
【００１２】従来のＮＡＮＤ構造を基本とした不揮発性
半導体記憶装置と根本的に異なる本発明の特徴的な点
は、ＮＡＮＤ構造のメモリセル群ＭＧ１，ＭＧ２・・・
ＭＧｍのそれぞれを表面に形成する第１導電型の半導体
層１１1 ，１１2 ・・・１１mが、列方向には互いに分
離されながら行方向に延長されて主ビット線Ｂ１，Ｂ２
・・・Ｂｍの一つに接続されることにより、互いに独立
に電位が制御される点である。これら第１導電型の半導
体層１１1 ，１１2 ・・・１１m の列方向への分離は、
列方向に等間隔を保ちながら行方向に互いに平行に延長
される素子間絶縁層によって実現されるが、その詳細に
ついては後述する。このように、対応の主ビット線を介
して第１導電型の半導体層１１1 ，１１2 ・・・１１m
のそれぞれの電位を独立に制御することにより、メモリ
セル群間では独立に、かつ同一メモリセル群内の全メモ
リセルについては共通に、チャネル領域の電位を制御で
きる構成となっている。
半導体記憶装置と根本的に異なる本発明の特徴的な点
は、ＮＡＮＤ構造のメモリセル群ＭＧ１，ＭＧ２・・・
ＭＧｍのそれぞれを表面に形成する第１導電型の半導体
層１１1 ，１１2 ・・・１１mが、列方向には互いに分
離されながら行方向に延長されて主ビット線Ｂ１，Ｂ２
・・・Ｂｍの一つに接続されることにより、互いに独立
に電位が制御される点である。これら第１導電型の半導
体層１１1 ，１１2 ・・・１１m の列方向への分離は、
列方向に等間隔を保ちながら行方向に互いに平行に延長
される素子間絶縁層によって実現されるが、その詳細に
ついては後述する。このように、対応の主ビット線を介
して第１導電型の半導体層１１1 ，１１2 ・・・１１m
のそれぞれの電位を独立に制御することにより、メモリ
セル群間では独立に、かつ同一メモリセル群内の全メモ
リセルについては共通に、チャネル領域の電位を制御で
きる構成となっている。
【００１３】メモリセル群ＭＧ１，ＭＧ２・・・ＭＧｍ
に属する同一行のメモリセルの制御ゲートは、行方向に
は互いに分離されながら列方向に延長されるワード線Ｗ
１，Ｗ２，Ｗ３・・・Ｗｎの一つに接続されている。さ
らに、この実施例の不揮発性半導体記憶装置は、書込み
及び消去対象のメモリセルを、主ビット線Ｂ１，Ｂ２・
・・Ｂｍとワード線Ｗ１，Ｗ２・・・Ｗｎとの組合せに
よって選択し、これに動作電圧を供給することにより、
それぞれの交差箇所に配置されたメモリセルを選択的に
動作させる手段と、読出し対象のメモリセルを副ビット
線ｂ１，ｂ２・・・ｂｍとワード線Ｗ１，Ｗ２・・・Ｗ
ｎとの組合せによって選択し、これに動作電圧を供給す
ることにより、それぞれの交差箇所に配置されたメモリ
セルを選択的に動作させる手段とを備えている。
に属する同一行のメモリセルの制御ゲートは、行方向に
は互いに分離されながら列方向に延長されるワード線Ｗ
１，Ｗ２，Ｗ３・・・Ｗｎの一つに接続されている。さ
らに、この実施例の不揮発性半導体記憶装置は、書込み
及び消去対象のメモリセルを、主ビット線Ｂ１，Ｂ２・
・・Ｂｍとワード線Ｗ１，Ｗ２・・・Ｗｎとの組合せに
よって選択し、これに動作電圧を供給することにより、
それぞれの交差箇所に配置されたメモリセルを選択的に
動作させる手段と、読出し対象のメモリセルを副ビット
線ｂ１，ｂ２・・・ｂｍとワード線Ｗ１，Ｗ２・・・Ｗ
ｎとの組合せによって選択し、これに動作電圧を供給す
ることにより、それぞれの交差箇所に配置されたメモリ
セルを選択的に動作させる手段とを備えている。
【００１４】典型的な一例によれば、メモリセルＭ11〜
Ｍmnのそれぞれは、ワード線Ｗ１〜Ｗｎの延長方向に配
列される１ワード分（８ビットの）２値データの１ビッ
ト分を保持する。すなわち、図１６に示すように、図１
に示す構成の８個のメモリブロックＭＢ１〜ＭＢ８がワ
ード線Ｗ１〜Ｗｎの延長方向に８個配列され、各メモリ
ブロックＭＢ１〜ＭＢ８内において同一ワード線と同一
主・副ビット線Ｂ・ｂとの交差箇所に配列されている８
個のメモリセルのそれぞれ、例えば、８個のメモリブロ
ックＭＢ１〜ＭＢ８内の８個のメモリセルＭ11に、１バ
イトの情報が同時に書込まれ、またそれぞれから１バイ
トの情報が同時に読出される。
Ｍmnのそれぞれは、ワード線Ｗ１〜Ｗｎの延長方向に配
列される１ワード分（８ビットの）２値データの１ビッ
ト分を保持する。すなわち、図１６に示すように、図１
に示す構成の８個のメモリブロックＭＢ１〜ＭＢ８がワ
ード線Ｗ１〜Ｗｎの延長方向に８個配列され、各メモリ
ブロックＭＢ１〜ＭＢ８内において同一ワード線と同一
主・副ビット線Ｂ・ｂとの交差箇所に配列されている８
個のメモリセルのそれぞれ、例えば、８個のメモリブロ
ックＭＢ１〜ＭＢ８内の８個のメモリセルＭ11に、１バ
イトの情報が同時に書込まれ、またそれぞれから１バイ
トの情報が同時に読出される。
【００１５】まず、図１の不揮発性半導体記憶装置のメ
モリセル単位の消去動作を、図２を参照しながら説明す
る。ただし、本実施例では、消去動作は浮遊ゲートに電
子を蓄積する動作であるとする。メモリセルＭ12のみに
ついて消去動作を行う場合を想定する。図示のように、
ワード線Ｗ２には適宜な大きさの正電位、例えば＋12vo
ltの電位を設定すると共に、他の全てのワード線には接
地電位（０volt）を設定する。また、主ビット線Ｂ１に
は適宜な大きさの負電位、例えば−10voltを設定すると
共に、他の全ての主ビット線Ｂ１〜Ｂｍには接地電位
（０volt）を設定する。なお、副ビット線ｂ１〜ｂｍ
は、全て解放（高インピーダンス）状態にする。ワード
線Ｗ２と主ビット線Ｂ１（第１導電型の半導体層１
１1 ）との交差箇所に配列されているメモリセルＭ12に
おいては、第１導電型の半導体層１１1 の表面のソース
・ドレイン領域間に形成されたチャネル領域と、制御ゲ
ートとの間に22voltの電圧が印加される。これに伴い、
チャネル領域と浮遊ゲートとの間にＦＮトンネリングを
可能とする強電界が発生し、チャネル領域から浮遊ゲー
トにＦＮトンネリングによる電子の移動と蓄積が行わ
れ、消去動作が完了する。
モリセル単位の消去動作を、図２を参照しながら説明す
る。ただし、本実施例では、消去動作は浮遊ゲートに電
子を蓄積する動作であるとする。メモリセルＭ12のみに
ついて消去動作を行う場合を想定する。図示のように、
ワード線Ｗ２には適宜な大きさの正電位、例えば＋12vo
ltの電位を設定すると共に、他の全てのワード線には接
地電位（０volt）を設定する。また、主ビット線Ｂ１に
は適宜な大きさの負電位、例えば−10voltを設定すると
共に、他の全ての主ビット線Ｂ１〜Ｂｍには接地電位
（０volt）を設定する。なお、副ビット線ｂ１〜ｂｍ
は、全て解放（高インピーダンス）状態にする。ワード
線Ｗ２と主ビット線Ｂ１（第１導電型の半導体層１
１1 ）との交差箇所に配列されているメモリセルＭ12に
おいては、第１導電型の半導体層１１1 の表面のソース
・ドレイン領域間に形成されたチャネル領域と、制御ゲ
ートとの間に22voltの電圧が印加される。これに伴い、
チャネル領域と浮遊ゲートとの間にＦＮトンネリングを
可能とする強電界が発生し、チャネル領域から浮遊ゲー
トにＦＮトンネリングによる電子の移動と蓄積が行わ
れ、消去動作が完了する。
【００１６】なお、消去時の選択メモリセルＭ12が属す
るメモリセル群ＭＧ１内の他の全ての非選択メモリセル
Ｍ11，Ｍ13〜Ｍ1nにおいては、制御ゲートとチャネル間
に印加される電圧は１０voltに過ぎないため、チャネル
領域から浮遊ゲートへのＦＮトンネリングによる電子の
移動が行われず、従って、浮遊ゲートの帯電状態は変化
しない。また、選択メモリセルＭ12とワード線Ｗ２を共
有する他の全ての非選択メモリセルＭ22〜Ｍm2について
は、制御ゲートとチャネル領域間に印加される電圧は１
２voltに過ぎないため、チャネル領域から浮遊ゲートへ
のＦＮトンネリングによる電子の移動が行われず、浮遊
ゲートの帯電状態は変化しない。この消去動作時の選択
メモリセルＭ12と、非選択メモリセルＭ11，Ｍ22のそれ
ぞれについて浮遊ゲートとチャネル領域間の電界強度を
算定する。
るメモリセル群ＭＧ１内の他の全ての非選択メモリセル
Ｍ11，Ｍ13〜Ｍ1nにおいては、制御ゲートとチャネル間
に印加される電圧は１０voltに過ぎないため、チャネル
領域から浮遊ゲートへのＦＮトンネリングによる電子の
移動が行われず、従って、浮遊ゲートの帯電状態は変化
しない。また、選択メモリセルＭ12とワード線Ｗ２を共
有する他の全ての非選択メモリセルＭ22〜Ｍm2について
は、制御ゲートとチャネル領域間に印加される電圧は１
２voltに過ぎないため、チャネル領域から浮遊ゲートへ
のＦＮトンネリングによる電子の移動が行われず、浮遊
ゲートの帯電状態は変化しない。この消去動作時の選択
メモリセルＭ12と、非選択メモリセルＭ11，Ｍ22のそれ
ぞれについて浮遊ゲートとチャネル領域間の電界強度を
算定する。
【００１７】図１５の等価回路に示すように、浮遊ゲー
ト、制御ゲート、チャネルの電位を同順にＶfg，Ｖcg
、Ｖchとし、浮遊ゲートとチャネル間の静電容量をＣ
１、制御ゲートと浮遊ゲート間の静電容量をＣ２、浮遊
ゲートの電荷量をＱとする。簡単のため、Ｃ１＝Ｃ２＝
Ｃ／２とすれば、浮遊ゲートの電位Ｖfgは、 Ｖfg＝0.5 Ｖcg＋ 0.5Ｖch＋Ｑ／Ｃ （１） となる。さらに、浮遊ゲートとチャネルとの間隔（トン
ネル酸化膜の厚み）をＴt 、浮遊ゲートとチャネル間の
電界強度をＥt とすれば、 Ｅt ＝（Ｖfg−Ｖch）／ Ｔt ＝〔 0.5 (Ｖcg−Ｖch) ＋Ｑ／Ｃ〕／Ｔt （２） となる。
ト、制御ゲート、チャネルの電位を同順にＶfg，Ｖcg
、Ｖchとし、浮遊ゲートとチャネル間の静電容量をＣ
１、制御ゲートと浮遊ゲート間の静電容量をＣ２、浮遊
ゲートの電荷量をＱとする。簡単のため、Ｃ１＝Ｃ２＝
Ｃ／２とすれば、浮遊ゲートの電位Ｖfgは、 Ｖfg＝0.5 Ｖcg＋ 0.5Ｖch＋Ｑ／Ｃ （１） となる。さらに、浮遊ゲートとチャネルとの間隔（トン
ネル酸化膜の厚み）をＴt 、浮遊ゲートとチャネル間の
電界強度をＥt とすれば、 Ｅt ＝（Ｖfg−Ｖch）／ Ｔt ＝〔 0.5 (Ｖcg−Ｖch) ＋Ｑ／Ｃ〕／Ｔt （２） となる。
【００１８】ここで、各メモリセルの書込み状態
（“１”とする）におけるしきい値電圧をＶt とすれ
ば、 Ｖt ＝Ｑ／Ｃ２＝２Ｑ／Ｃ （３） となる。（２）式と（３）式から、 Ｅt ＝ 0.5〔 (Ｖcg−Ｖch) ＋Ｖt 〕／Ｔt （４） となる。ここで、Ｖt を−２volt、Ｔt を１０ｎｍとし
た場合、Ｖcg−Ｖchとして選択メモリセルＭ12について
は２２volt、非選択メモリセルＭ11については１０vol
t、非選択メモリセルＭ22については１２voltを代入す
ると、Ｅt は同順に、１０MV／cm，４MV／cm，５MV／cm
となり、選択メモリセルＭ12のみについてＦＮトンネ
リングを生じさせることができる。
（“１”とする）におけるしきい値電圧をＶt とすれ
ば、 Ｖt ＝Ｑ／Ｃ２＝２Ｑ／Ｃ （３） となる。（２）式と（３）式から、 Ｅt ＝ 0.5〔 (Ｖcg−Ｖch) ＋Ｖt 〕／Ｔt （４） となる。ここで、Ｖt を−２volt、Ｔt を１０ｎｍとし
た場合、Ｖcg−Ｖchとして選択メモリセルＭ12について
は２２volt、非選択メモリセルＭ11については１０vol
t、非選択メモリセルＭ22については１２voltを代入す
ると、Ｅt は同順に、１０MV／cm，４MV／cm，５MV／cm
となり、選択メモリセルＭ12のみについてＦＮトンネ
リングを生じさせることができる。
【００１９】各メモリブロック内のメモリセル単位の消
去動作について説明したが、主ビット線の一つと全ワー
ド線を同時に選択することにより、各メモリブロック内
の対応のメモリ選択群内の全メモリセルについて一斉に
消去動作を行わせることもできる。また、ワード線の一
つと全主ビット線を同時に選択することにより、各メモ
リブロック内の各メモリセル群の同一行の全メモリセル
について一斉に消去動作を行わせることもできる。
去動作について説明したが、主ビット線の一つと全ワー
ド線を同時に選択することにより、各メモリブロック内
の対応のメモリ選択群内の全メモリセルについて一斉に
消去動作を行わせることもできる。また、ワード線の一
つと全主ビット線を同時に選択することにより、各メモ
リブロック内の各メモリセル群の同一行の全メモリセル
について一斉に消去動作を行わせることもできる。
【００２０】次に、本実施例の不揮発性半導体記憶装置
の書込み動作を、図３を参照しながら説明する。ただ
し、２値信号の“１”の書込みは、浮遊ゲートからチャ
ネル領域にＦＮトンネリングによって電子を移動させて
除去する動作であり、２値信号の“０”の書込みは、前
述した消去の場合と同様に、浮遊ゲートに電子を注入す
る動作とする。メモリセルＭ12のみに“１”を書込むも
のとする。図３に示すように、ワード線Ｗ２には適宜な
大きさの負電位、例えば−９voltを設定すると共に、他
の全てのワード線には接地電位（０volt）を設定する。
また、主ビット線Ｂ１には適宜な大きさの正電位、例え
ば＋９voltを設定すると共に、他の全ての主ビット線に
は接地電位（０volt）を設定する。なお、副ビット線ｂ
１〜ｂｍは全て解放（高インピーダンス）状態に保つ。
ワード線Ｗ２と主ビット線Ｂ１（第１導電型の半導体層
１１1 ）との交差箇所に配列されているメモリセルＭ12
においては、ソース・ドレイン間に形成されたチャネル
領域と浮遊ゲートとの間に強電界が発生し、浮遊ゲート
からチャネル領域にＦＮトンネリングによる電子の移動
と除去が行われ、“１”の書込み動作が完了する。
の書込み動作を、図３を参照しながら説明する。ただ
し、２値信号の“１”の書込みは、浮遊ゲートからチャ
ネル領域にＦＮトンネリングによって電子を移動させて
除去する動作であり、２値信号の“０”の書込みは、前
述した消去の場合と同様に、浮遊ゲートに電子を注入す
る動作とする。メモリセルＭ12のみに“１”を書込むも
のとする。図３に示すように、ワード線Ｗ２には適宜な
大きさの負電位、例えば−９voltを設定すると共に、他
の全てのワード線には接地電位（０volt）を設定する。
また、主ビット線Ｂ１には適宜な大きさの正電位、例え
ば＋９voltを設定すると共に、他の全ての主ビット線に
は接地電位（０volt）を設定する。なお、副ビット線ｂ
１〜ｂｍは全て解放（高インピーダンス）状態に保つ。
ワード線Ｗ２と主ビット線Ｂ１（第１導電型の半導体層
１１1 ）との交差箇所に配列されているメモリセルＭ12
においては、ソース・ドレイン間に形成されたチャネル
領域と浮遊ゲートとの間に強電界が発生し、浮遊ゲート
からチャネル領域にＦＮトンネリングによる電子の移動
と除去が行われ、“１”の書込み動作が完了する。
【００２１】選択メモリセルＭ12と、非選択メモリセル
Ｍ11，Ｍ22のそれぞれについて、前述の（４）式に基づ
き電界強度Ｅt を算定すれば、同順に、１０MV／cm，5.
5MV／cm，5.5MV ／cm となり、選択メモリセルＭ11の
みについて、ＦＮトンネリングによる浮遊ゲートからの
電子の移動と除去を生じさせることができる。なお、選
択メモリセルＭ12への“０”の書込みは、図２で説明し
た消去動作と同一にして行えばよい。また、消去動作の
場合と同様に、主ビット線の一つと全ワード線を同時に
選択することにより、対応のメモリ選択群内の全メモリ
セルについて一斉に書込み動作を行わせることもでき
る。また、ワード線の一つと全主ビット線を同時に選択
することにより各メモリセル群の同一行の全メモリセル
について一斉に書込み動作を行わせることもできる。
Ｍ11，Ｍ22のそれぞれについて、前述の（４）式に基づ
き電界強度Ｅt を算定すれば、同順に、１０MV／cm，5.
5MV／cm，5.5MV ／cm となり、選択メモリセルＭ11の
みについて、ＦＮトンネリングによる浮遊ゲートからの
電子の移動と除去を生じさせることができる。なお、選
択メモリセルＭ12への“０”の書込みは、図２で説明し
た消去動作と同一にして行えばよい。また、消去動作の
場合と同様に、主ビット線の一つと全ワード線を同時に
選択することにより、対応のメモリ選択群内の全メモリ
セルについて一斉に書込み動作を行わせることもでき
る。また、ワード線の一つと全主ビット線を同時に選択
することにより各メモリセル群の同一行の全メモリセル
について一斉に書込み動作を行わせることもできる。
【００２２】次に、本実施例の不揮発性半導体記憶装置
の読出し動作を、図４を参照しながら説明する。メモリ
セルＭ12に保持中の１ビットのデータを読出す場合を想
定する。図示のように、ワード線Ｗ２には接地電位を設
定すると共に、他の全てのワード線には適宜な大きさの
正電位、例えば＋５voltを設定する。また、副ビット線
ｂ１には適宜な大きさの正電位、例えば＋５voltを設定
すると共に、他の全ての副ビット線には接地電位（０vo
lt）を設定する。なお、全ての主ビット線Ｂ１〜Ｂｍに
は接地電位を設定する。
の読出し動作を、図４を参照しながら説明する。メモリ
セルＭ12に保持中の１ビットのデータを読出す場合を想
定する。図示のように、ワード線Ｗ２には接地電位を設
定すると共に、他の全てのワード線には適宜な大きさの
正電位、例えば＋５voltを設定する。また、副ビット線
ｂ１には適宜な大きさの正電位、例えば＋５voltを設定
すると共に、他の全ての副ビット線には接地電位（０vo
lt）を設定する。なお、全ての主ビット線Ｂ１〜Ｂｍに
は接地電位を設定する。
【００２３】ワード線Ｗ２と副ビット線ｂ１（第１導電
型の半導体層１１1 ）との交差箇所に配列されている選
択メモリセルＭ12については、保持中の２値信号が
“１”であれば、すなわち浮遊ゲートに電子が蓄積中で
なければソース・ドレイン間が導通する。また、選択メ
モリセルＭ12に保持中の２値信号が“０”であれば、す
なわち浮遊ゲートに電子が蓄積中であればソース・ドレ
イン間が非導通となる。なお、選択メモリセルＭ12が属
するメモリセル群ＭＧ１内の他の全てのメモリセル
Ｍ11，Ｍ13〜Ｍ1nは、制御ゲートとチャネル領域間に＋
５voltの電圧が印加されるため、浮遊ゲートの帯電状態
に無関係に全て導通する。この選択メモリセルＭ12の導
通／非導通に伴う電流の変化が出力線ＯＴとセンスアン
プＳＡを介して読取られる。
型の半導体層１１1 ）との交差箇所に配列されている選
択メモリセルＭ12については、保持中の２値信号が
“１”であれば、すなわち浮遊ゲートに電子が蓄積中で
なければソース・ドレイン間が導通する。また、選択メ
モリセルＭ12に保持中の２値信号が“０”であれば、す
なわち浮遊ゲートに電子が蓄積中であればソース・ドレ
イン間が非導通となる。なお、選択メモリセルＭ12が属
するメモリセル群ＭＧ１内の他の全てのメモリセル
Ｍ11，Ｍ13〜Ｍ1nは、制御ゲートとチャネル領域間に＋
５voltの電圧が印加されるため、浮遊ゲートの帯電状態
に無関係に全て導通する。この選択メモリセルＭ12の導
通／非導通に伴う電流の変化が出力線ＯＴとセンスアン
プＳＡを介して読取られる。
【００２４】上述のように、図１のメモリブロック内の
メモリセルを１個ずつ選択することもできるし、同一列
内や同一行内で同時に複数個ずつ選択することもでき
る。従って、１バイト分のデータを図１６に例示するよ
うに８個のメモリブロック上に分散して保持させること
も可能であるが、１バイトのデータを従来のＮＡＮＤ構
造と同様に１つのメモリブロック内の同一列上の８個の
メモリセルに保持させることも、一つのメモリブロック
内の同一行上の８個のメモリセルに保持させることも可
能である。
メモリセルを１個ずつ選択することもできるし、同一列
内や同一行内で同時に複数個ずつ選択することもでき
る。従って、１バイト分のデータを図１６に例示するよ
うに８個のメモリブロック上に分散して保持させること
も可能であるが、１バイトのデータを従来のＮＡＮＤ構
造と同様に１つのメモリブロック内の同一列上の８個の
メモリセルに保持させることも、一つのメモリブロック
内の同一行上の８個のメモリセルに保持させることも可
能である。
【００２５】消去と書込み動作に関しては、１バイトの
データをどのようななメモリセルの組に保持させるかに
ついての制限はないが、読出し動作に関してはセンスア
ンプの個数や副ビット線との選択的接続方法などの点で
読出しシーケンスに制限が生じる。例えば、図１に示す
ように、１個のメモリブロックあたり１個のセンスアン
プを設置する構成では、１バイトのデータを一つのメモ
リプレーン内の同一列上や同一行上の８個のメモリセル
に保持させた場合には、従来のＮＡＮＤ構造と同様に、
１バイトのデータが１個のセンスアンプを通して１ビッ
トずつ順次読出されることになる。また、一つのメモリ
プレーン内のワード線やビット線を８本ずつ群分けして
各群を選択トランジスタによって選択することも可能で
ある。
データをどのようななメモリセルの組に保持させるかに
ついての制限はないが、読出し動作に関してはセンスア
ンプの個数や副ビット線との選択的接続方法などの点で
読出しシーケンスに制限が生じる。例えば、図１に示す
ように、１個のメモリブロックあたり１個のセンスアン
プを設置する構成では、１バイトのデータを一つのメモ
リプレーン内の同一列上や同一行上の８個のメモリセル
に保持させた場合には、従来のＮＡＮＤ構造と同様に、
１バイトのデータが１個のセンスアンプを通して１ビッ
トずつ順次読出されることになる。また、一つのメモリ
プレーン内のワード線やビット線を８本ずつ群分けして
各群を選択トランジスタによって選択することも可能で
ある。
【００２６】図５は、図１に等価回路で示した本実施例
の不揮発性半導体記憶装置の平面図であり、図６は図５
のＡーＡ’断面図、図７は図５のＢーＢ’断面図であ
る。まず，図５の平面図を参照すれば、この不揮発性半
導体記憶装置では、行方向に配列されたｎ個の不揮発性
のメモリセルから成るｍ個のメモリセル群ＭＧ１，ＭＧ
２・・・ＭＧｍが、列方向にｍ個配列されることにより
メモリセルＭ11〜Ｍmnが二次元的に配列されたメモリプ
レーンが形成されている。
の不揮発性半導体記憶装置の平面図であり、図６は図５
のＡーＡ’断面図、図７は図５のＢーＢ’断面図であ
る。まず，図５の平面図を参照すれば、この不揮発性半
導体記憶装置では、行方向に配列されたｎ個の不揮発性
のメモリセルから成るｍ個のメモリセル群ＭＧ１，ＭＧ
２・・・ＭＧｍが、列方向にｍ個配列されることにより
メモリセルＭ11〜Ｍmnが二次元的に配列されたメモリプ
レーンが形成されている。
【００２７】メモリセル群ＭＧ１，ＭＧ２・・・ＭＧｍ
のそれぞれに属するｎ個のメモリセルは、メモリセル群
ＭＧ２内のｎ個のメモリセルＭ21，Ｍ22，Ｍ23・・・・
Ｍ2nで代表して、図６の断面図に示すように、いわゆる
ｎ+ 型拡散層１３から成るソース領域を一方の隣接メモ
リセルのドレイン領域と共有すると共に、同じくｎ+型
拡散層１３から成るドレイン領域を他方の隣接メモリセ
ルのソース領域と共有することにより相互に直列接続さ
れている。一端のメモリセルＭ21のドレイン領域は、埋
め込みタングステンプラグ１６を介して対応の副ビット
線ｂ２に接続されると共に、他端のメモリセルＭ2nのソ
ース領域は埋め込みタングステンプラグ１７を介してメ
モリセル群に共通の出力線ＯＴに接続されている。
のそれぞれに属するｎ個のメモリセルは、メモリセル群
ＭＧ２内のｎ個のメモリセルＭ21，Ｍ22，Ｍ23・・・・
Ｍ2nで代表して、図６の断面図に示すように、いわゆる
ｎ+ 型拡散層１３から成るソース領域を一方の隣接メモ
リセルのドレイン領域と共有すると共に、同じくｎ+型
拡散層１３から成るドレイン領域を他方の隣接メモリセ
ルのソース領域と共有することにより相互に直列接続さ
れている。一端のメモリセルＭ21のドレイン領域は、埋
め込みタングステンプラグ１６を介して対応の副ビット
線ｂ２に接続されると共に、他端のメモリセルＭ2nのソ
ース領域は埋め込みタングステンプラグ１７を介してメ
モリセル群に共通の出力線ＯＴに接続されている。
【００２８】さらに、図６を参照すれば、各メモリセル
のソース領域とドレイン領域の上方には、トンネル酸化
膜と称される 10 ｎｍ程度の膜厚の第１ゲート酸化膜が
形成され、その上にｎ+ 型にドープされた多結晶シリコ
ン層から成る膜厚約 150ｎｍの浮遊ゲートＦＧが形成さ
れている。さらに、この浮遊ゲートＦＧの上にシリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造か
ら成る第２ゲート絶縁膜（約 20 ｎｍの酸化膜換算の膜
厚）が形成され、その上にｎ+ 型にドープされた約 300
ｎｍの膜厚の多結晶シリコン層から成る制御ゲートＣＧ
が形成されている。このように、各メモリセルは、ｎチ
ャネルフローティングゲート型のＥＥＰＲＯＭ構造を呈
している。
のソース領域とドレイン領域の上方には、トンネル酸化
膜と称される 10 ｎｍ程度の膜厚の第１ゲート酸化膜が
形成され、その上にｎ+ 型にドープされた多結晶シリコ
ン層から成る膜厚約 150ｎｍの浮遊ゲートＦＧが形成さ
れている。さらに、この浮遊ゲートＦＧの上にシリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造か
ら成る第２ゲート絶縁膜（約 20 ｎｍの酸化膜換算の膜
厚）が形成され、その上にｎ+ 型にドープされた約 300
ｎｍの膜厚の多結晶シリコン層から成る制御ゲートＣＧ
が形成されている。このように、各メモリセルは、ｎチ
ャネルフローティングゲート型のＥＥＰＲＯＭ構造を呈
している。
【００２９】図７の断面図に最も良く示されているよう
に、メモリセル群ＭＧ１，ＭＧ２・・・ＭＧｍのそれぞ
れを表面に形成するｐ型シリコン層１１1 ，１１2 ・・
・１１m は、ｎ型の高抵抗シリコン基板１０上に列方向
に等間隔で離間すると共に互いに平行に行方向に延長さ
れる素子分離絶縁層１２1 、１２2 ・・・１２m+1 によ
って、列方向には互いに分離されながら行方向に延長さ
れている。ｐ型シリコン層１１1 ，１１2 ・・・１１m
のそれぞれは、ｐ型シリコン層１１2 で代表して図６に
示すように、ｐ+ 型のコンタクト層１４と埋め込みタン
グステンプラグ１５とを介して主ビット線のＢ１，Ｂ２
・・・Ｂｍの一つに接続されることにより、対応のビッ
ト線を介して互いに独立に電位が制御できるようになっ
ている。
に、メモリセル群ＭＧ１，ＭＧ２・・・ＭＧｍのそれぞ
れを表面に形成するｐ型シリコン層１１1 ，１１2 ・・
・１１m は、ｎ型の高抵抗シリコン基板１０上に列方向
に等間隔で離間すると共に互いに平行に行方向に延長さ
れる素子分離絶縁層１２1 、１２2 ・・・１２m+1 によ
って、列方向には互いに分離されながら行方向に延長さ
れている。ｐ型シリコン層１１1 ，１１2 ・・・１１m
のそれぞれは、ｐ型シリコン層１１2 で代表して図６に
示すように、ｐ+ 型のコンタクト層１４と埋め込みタン
グステンプラグ１５とを介して主ビット線のＢ１，Ｂ２
・・・Ｂｍの一つに接続されることにより、対応のビッ
ト線を介して互いに独立に電位が制御できるようになっ
ている。
【００３０】図６を参照すれば、直列接続されたメモリ
セル群の一端に位置するメモリセルＭ2nのソース領域を
形成するｎ+ 型拡散層１３と、ｐ+ 型コンタクト層１４
との間に、両者を遮蔽するためのシールドゲート１８が
形成されている。このシールドゲート１８は、浮遊ゲー
トＦＧと制御ゲートＣＧとの間を短絡すると共にこのゲ
ートの電位を基準電位に固定した構造となっている。同
様の構造のシールドゲート１９が、メモリセル群の他端
に位置するメモリセルＭ21のドレイン領域を形成するｎ
+ 型拡散層１３の外側にも形成されている。さらに、ワ
ード線Ｗ３で代表して図７に示すように、メモリセル群
ＭＧ１，ＭＧ２・・・ＭＧｍのそれぞれにおいて同一行
に位置するメモリセル（ワード線Ｗ３についてはメモリ
セルＭ13，Ｍ23，Ｍ33・・・・Ｍm3）の制御ゲートＣＧ
は、行方向には互いに分離されて列方向に延長される複
数のワード線の一つに接続されている。
セル群の一端に位置するメモリセルＭ2nのソース領域を
形成するｎ+ 型拡散層１３と、ｐ+ 型コンタクト層１４
との間に、両者を遮蔽するためのシールドゲート１８が
形成されている。このシールドゲート１８は、浮遊ゲー
トＦＧと制御ゲートＣＧとの間を短絡すると共にこのゲ
ートの電位を基準電位に固定した構造となっている。同
様の構造のシールドゲート１９が、メモリセル群の他端
に位置するメモリセルＭ21のドレイン領域を形成するｎ
+ 型拡散層１３の外側にも形成されている。さらに、ワ
ード線Ｗ３で代表して図７に示すように、メモリセル群
ＭＧ１，ＭＧ２・・・ＭＧｍのそれぞれにおいて同一行
に位置するメモリセル（ワード線Ｗ３についてはメモリ
セルＭ13，Ｍ23，Ｍ33・・・・Ｍm3）の制御ゲートＣＧ
は、行方向には互いに分離されて列方向に延長される複
数のワード線の一つに接続されている。
【００３１】次に、図５乃至７に示す構造の不揮発性半
導体記憶装置の製造方法の一例を、図６の断面図に相当
する図８乃至図１３を参照しながら説明する。まず、図
８に示すように、ｎ型シリコン基板１０上に活性領域を
形成し、選択酸化法（ＬＯＣＯＳ法）によって素子分離
絶縁層２０を形成する。これと同時に、図６に示すよう
な列方向に等間隔で配列される素子分離絶縁層１２1 〜
１２m も形成する。これら素子分離絶縁層の一例は、10
00°Ｃの温度で６０分間パイロジェニック酸化を行うこ
とにより得られる膜厚 400ｎｍのものである。次に、Ｂ
Ｆ２+ を100 ＫｅＶ， 7×１０13／ｃｍ 2 の条件のも
とでイオン注入したのち、1200°Ｃの窒素雰囲気中で 6
0 分間にわたって熱処理を行うことにより素子間分離絶
縁層よりも浅いｐ型シリコン層（ウエル）１１1 〜１１
m を形成する。さらに、このｐ型シリコン層の表面を、
800 °Ｃ乃至 900°Ｃのスチーム雰囲気やＨＣｌ雰囲気
中で 10 分間にわたり酸化を行うことにより、 10 ｎｍ
程度の膜厚の第１ゲート絶縁膜（トンネル酸化膜）２２
を形成する。
導体記憶装置の製造方法の一例を、図６の断面図に相当
する図８乃至図１３を参照しながら説明する。まず、図
８に示すように、ｎ型シリコン基板１０上に活性領域を
形成し、選択酸化法（ＬＯＣＯＳ法）によって素子分離
絶縁層２０を形成する。これと同時に、図６に示すよう
な列方向に等間隔で配列される素子分離絶縁層１２1 〜
１２m も形成する。これら素子分離絶縁層の一例は、10
00°Ｃの温度で６０分間パイロジェニック酸化を行うこ
とにより得られる膜厚 400ｎｍのものである。次に、Ｂ
Ｆ２+ を100 ＫｅＶ， 7×１０13／ｃｍ 2 の条件のも
とでイオン注入したのち、1200°Ｃの窒素雰囲気中で 6
0 分間にわたって熱処理を行うことにより素子間分離絶
縁層よりも浅いｐ型シリコン層（ウエル）１１1 〜１１
m を形成する。さらに、このｐ型シリコン層の表面を、
800 °Ｃ乃至 900°Ｃのスチーム雰囲気やＨＣｌ雰囲気
中で 10 分間にわたり酸化を行うことにより、 10 ｎｍ
程度の膜厚の第１ゲート絶縁膜（トンネル酸化膜）２２
を形成する。
【００３２】続いて、図９に示すように、ＣＶＤ（化学
的気相成長）法によって燐ドープされた多結晶シリコン
層を 150ｎｍの厚みに堆積させることにより浮遊ゲート
形成用の多結晶シリコン層２３を形成する。これを 100
0 °Ｃのドライ酸素雰囲気中に６分間放置することによ
り、多結晶シリコン層の表面に 10 ｎｍ程度の厚みの下
層酸化膜を形成し、この下層酸化膜上にＣＶＤ法により
10 ｎｍの厚みのシリコン窒化膜を堆積させ、これを 9
00°Ｃのスチーム雰囲気中に３時間程度放置することに
より、シリコン窒化膜上に３ｎｍ程度の厚みの上層酸化
膜を形成する。この結果、下層酸化膜、シリコン窒化
膜、上層酸化膜の積層構造から成る酸化膜厚換算で 20
ｎｍ程度の第２ゲート絶縁膜２４が形成される。この表
面をシールドゲート形成箇所の上方に開口を有するフォ
トレジスト層３１で被覆し、反応性イオンエッチング
（ＲＩＥ法）によって、シールドゲート形成箇所の上方
の第２ゲート絶縁膜２４を除去する。
的気相成長）法によって燐ドープされた多結晶シリコン
層を 150ｎｍの厚みに堆積させることにより浮遊ゲート
形成用の多結晶シリコン層２３を形成する。これを 100
0 °Ｃのドライ酸素雰囲気中に６分間放置することによ
り、多結晶シリコン層の表面に 10 ｎｍ程度の厚みの下
層酸化膜を形成し、この下層酸化膜上にＣＶＤ法により
10 ｎｍの厚みのシリコン窒化膜を堆積させ、これを 9
00°Ｃのスチーム雰囲気中に３時間程度放置することに
より、シリコン窒化膜上に３ｎｍ程度の厚みの上層酸化
膜を形成する。この結果、下層酸化膜、シリコン窒化
膜、上層酸化膜の積層構造から成る酸化膜厚換算で 20
ｎｍ程度の第２ゲート絶縁膜２４が形成される。この表
面をシールドゲート形成箇所の上方に開口を有するフォ
トレジスト層３１で被覆し、反応性イオンエッチング
（ＲＩＥ法）によって、シールドゲート形成箇所の上方
の第２ゲート絶縁膜２４を除去する。
【００３３】続いて、図１０に示すように、燐ドープさ
れた多結晶シリコン層２５をＣＶＤ法により 150ｎｍ程
度の厚みで堆積させたのち、各メモリセルのチャネル形
成箇所とシールドゲート形成箇所のみをフォトレジスト
３２で被覆する。次に、反応性イオンエッチングにより
多結晶シリコン層２５、第２ゲート絶縁膜２４、多結晶
シリコン層２３、第１ゲート絶縁膜２２を順にセルフエ
ッチングしたのち、フォトレジスト層３２を除去するこ
とにより、各メモリセルの浮遊ゲートと制御ゲート及び
シールドゲートを形成する。
れた多結晶シリコン層２５をＣＶＤ法により 150ｎｍ程
度の厚みで堆積させたのち、各メモリセルのチャネル形
成箇所とシールドゲート形成箇所のみをフォトレジスト
３２で被覆する。次に、反応性イオンエッチングにより
多結晶シリコン層２５、第２ゲート絶縁膜２４、多結晶
シリコン層２３、第１ゲート絶縁膜２２を順にセルフエ
ッチングしたのち、フォトレジスト層３２を除去するこ
とにより、各メモリセルの浮遊ゲートと制御ゲート及び
シールドゲートを形成する。
【００３４】続いて、図１１に示すように、各メモリセ
ルのソース領域とドレイン領域の形成箇所にのみ開口を
有するようにフォトレジスト層３３で被覆したのち、７
０ＫｅＶ、５×１０15／ｃｍ2 の条件で砒素をイオン注
入することにより、ソース・ドレイン領域となる ｎ+
型の拡散層１３を形成する。次に、図１２に示すよう
に、ｐ+ のコンタクト層の形成箇所のみ開口を有するよ
うにパターニングしたフォトレジスト層３４で表面を被
覆し、７０ＫｅＶ、５×１０15／ｃｍ2 の条件でＢＦ２
をイオン注入したのち、 900°Ｃの窒素雰囲気中でアニ
ール処理することにより、ｐ+ 型のコンタクト層１４を
形成する。
ルのソース領域とドレイン領域の形成箇所にのみ開口を
有するようにフォトレジスト層３３で被覆したのち、７
０ＫｅＶ、５×１０15／ｃｍ2 の条件で砒素をイオン注
入することにより、ソース・ドレイン領域となる ｎ+
型の拡散層１３を形成する。次に、図１２に示すよう
に、ｐ+ のコンタクト層の形成箇所のみ開口を有するよ
うにパターニングしたフォトレジスト層３４で表面を被
覆し、７０ＫｅＶ、５×１０15／ｃｍ2 の条件でＢＦ２
をイオン注入したのち、 900°Ｃの窒素雰囲気中でアニ
ール処理することにより、ｐ+ 型のコンタクト層１４を
形成する。
【００３５】続いて、図１３に示すように、常圧ＣＶＤ
法によりホウ素と燐をドープしたＢＰＳＧ膜を１μｍ程
度の厚みに堆積させ、リフロー熱処理することにより層
間絶縁膜２１を形成する。次に、フォトリソグラフィー
によるパータニングと反応性イオンエッチングの組合せ
により、ｐ+ 型コンタクト層１４と、両端のメモリセル
のｎ+ 型拡散層１３の上方にコンタクトホール３７，３
８，３９を形成する。次に、図7 に示すように、ＷＦ6
ガスを用いた選択タングステンＣＶＤを行うことによ
り、各コンタクトホール内に埋め込みタングステンプラ
グ１５，１６，１７を形成する。さらに、各タングステ
ンプラグ上にアルミ電極を形成し、タングステンプラグ
１５には主ビット線Ｂ２を接続し、タングステンプラグ
１６には副ビット線ｂ２を接続し、タングステンプラグ
１７には出力線ＯＴを接続する。
法によりホウ素と燐をドープしたＢＰＳＧ膜を１μｍ程
度の厚みに堆積させ、リフロー熱処理することにより層
間絶縁膜２１を形成する。次に、フォトリソグラフィー
によるパータニングと反応性イオンエッチングの組合せ
により、ｐ+ 型コンタクト層１４と、両端のメモリセル
のｎ+ 型拡散層１３の上方にコンタクトホール３７，３
８，３９を形成する。次に、図7 に示すように、ＷＦ6
ガスを用いた選択タングステンＣＶＤを行うことによ
り、各コンタクトホール内に埋め込みタングステンプラ
グ１５，１６，１７を形成する。さらに、各タングステ
ンプラグ上にアルミ電極を形成し、タングステンプラグ
１５には主ビット線Ｂ２を接続し、タングステンプラグ
１６には副ビット線ｂ２を接続し、タングステンプラグ
１７には出力線ＯＴを接続する。
【００３６】上述のように、本発明の一つの特徴は、従
来のＮＡＮＤ構造に相当するメモリセル群を表面に形成
する第１導電型の半導体層を列方向に分離して形成する
ことにある。この列方向に分離された第１導電型のシリ
コン層を形成する手法は、他の適宜なものであってもよ
い。例えば、図１４の断面図に示すように、埋め込み酸
化膜１２ａ上に第１導電型のシリコン層を形成したの
ち、この埋め込み酸化膜に達する深さの素子分離絶縁膜
１２1 〜１２m を形成するような、ＳＯＩ構造としても
よい。
来のＮＡＮＤ構造に相当するメモリセル群を表面に形成
する第１導電型の半導体層を列方向に分離して形成する
ことにある。この列方向に分離された第１導電型のシリ
コン層を形成する手法は、他の適宜なものであってもよ
い。例えば、図１４の断面図に示すように、埋め込み酸
化膜１２ａ上に第１導電型のシリコン層を形成したの
ち、この埋め込み酸化膜に達する深さの素子分離絶縁膜
１２1 〜１２m を形成するような、ＳＯＩ構造としても
よい。
【００３７】また、図１６に示すように、図１のメモリ
ブロックをワード線の延長方向に８個配列し、各メモリ
ブロック内で同一位置を占める８個のメモリセルに１バ
イトの並列データを書込み／読出しする典型的な構成を
例示した。しかしながら、図１のメモリブロックに８個
のセンスアンプを追加し、８本の副ビット線の組を選択
的に８個のセンスアンプに接続して１バイト分の並列デ
ータを読出す構成とすることもできる。
ブロックをワード線の延長方向に８個配列し、各メモリ
ブロック内で同一位置を占める８個のメモリセルに１バ
イトの並列データを書込み／読出しする典型的な構成を
例示した。しかしながら、図１のメモリブロックに８個
のセンスアンプを追加し、８本の副ビット線の組を選択
的に８個のセンスアンプに接続して１バイト分の並列デ
ータを読出す構成とすることもできる。
【００３８】
【発明の効果】以上詳細に説明したように、本発明の不
揮発性半導体記憶装置によれば、従来のＮＡＮＤ型と概
略同一の構成のメモリセル群を、個々に電位制御が可能
な分離された第１導電型の半導体層上に形成する構成で
あるため、ＮＡＮＤ型と同等の高集積密度のもとにＮＯ
Ｒ型と同様のランダムアクセスが可能となり、高集積化
と高速化を共に実現できるという効果が奏される。
揮発性半導体記憶装置によれば、従来のＮＡＮＤ型と概
略同一の構成のメモリセル群を、個々に電位制御が可能
な分離された第１導電型の半導体層上に形成する構成で
あるため、ＮＡＮＤ型と同等の高集積密度のもとにＮＯ
Ｒ型と同様のランダムアクセスが可能となり、高集積化
と高速化を共に実現できるという効果が奏される。
【００３９】また、本発明の不揮発性半導体装置では、
浮遊ゲートとの間トンネリングが広いチャネル領域から
行われる構成であるから、従来のＮＡＮＤ型のもののよ
うにチャネリングがドレイン／ソース領域に偏在してト
ンネル酸化膜が劣化することがなくなり、高信頼化と長
寿命化が実現されるという効果も奏される。
浮遊ゲートとの間トンネリングが広いチャネル領域から
行われる構成であるから、従来のＮＡＮＤ型のもののよ
うにチャネリングがドレイン／ソース領域に偏在してト
ンネル酸化膜が劣化することがなくなり、高信頼化と長
寿命化が実現されるという効果も奏される。
【図１】本発明の一実施例の不揮発性半導体記憶装置を
構成するメモリブロックを等価回路によって示す図であ
る。
構成するメモリブロックを等価回路によって示す図であ
る。
【図２】上記実施例の不揮発性半導体記憶装置の消去動
作を説明するための等価回路図である。
作を説明するための等価回路図である。
【図３】上記実施例の不揮発性半導体記憶装置の書込み
動作を説明するための等価回路図である。
動作を説明するための等価回路図である。
【図４】上記実施例の不揮発性半導体記憶装置の読出し
動作を説明するための等価回路図である。
動作を説明するための等価回路図である。
【図５】図１に等価回路で示したメモリブロックの主要
部の構成を示す平面図である。
部の構成を示す平面図である。
【図６】図５のＡーＡ’断面図である。
【図７】図５のＢーＢ’断面図である。
【図８】図５乃至７に示したメモリブロックの製造方法
の一例を示す断面図である。
の一例を示す断面図である。
【図９】図５乃至７に示したメモリブロックの製造方法
の一例を示す断面図である。
の一例を示す断面図である。
【図10】図５乃至７に示したメモリブロックの製造方法
の一例を示す断面図である。
の一例を示す断面図である。
【図11】図５乃至７に示したメモリブロックの製造方法
の一例を示す断面図である。
の一例を示す断面図である。
【図12】図５乃至７に示したメモリブロックの製造方法
の一例を示す断面図である。
の一例を示す断面図である。
【図13】図５乃至７に示したメモリブロックの製造方法
の一例を示す断面図である。
の一例を示す断面図である。
【図14】図５乃至７に示したメモリブロックの他の構成
の一例を示す断面図である。
の一例を示す断面図である。
【図15】各メモリセルのチャネル上に形成される浮遊ゲ
ートと制御ゲートの積層構造の等価回路図である。
ートと制御ゲートの積層構造の等価回路図である。
【図16】図１のメモリブロックをワード線方向に８個配
列することにより構成される本発明の一実施例の不揮発
性半導体記憶装置の構成を示すブロック図である。
列することにより構成される本発明の一実施例の不揮発
性半導体記憶装置の構成を示すブロック図である。
MG1 〜MGm メモリセル群 M11 〜Mmn メモリセル 111 〜11m 第１導電型の半導体層 B1〜Bm 主ビット線 b1〜bm 副ビット線 W1〜Wn ワード線 OT 出力線 SA センスアンプ MB1 〜MB8 メモリブロック
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】追加
【補正内容】
【図１６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ３０９ Ｃ
Claims (8)
- 【請求項１】第１導電型の半導体層の表面に第２導電型
のソース領域及びドレイン領域が形成され、これらのソ
ース領域とドレイン領域との間にチャネル領域が形成さ
れ、このチャネル領域の上方に絶縁層を介在させながら
浮遊ゲートと制御ゲートとが形成されることにより、浮
遊ゲートの帯電状態に応じた１ビットの情報を保持する
不揮発性のメモリセルが形成され、このメモリセルが行
方向に複数配列されることによりメモリセル群が形成さ
れ、さらに、前記メモリセル群が列方向に複数配列され
ることにより前記各メモリセルが二次元的に配列された
メモリブロックが形成される不揮発性半導体記憶装置で
あって、 前記各メモリセル群に属する各メモリセルは、前記ソー
ス領域を一方の隣接メモリセルのドレイン領域と共有し
かつ前記ドレイン領域を他方の隣接メモリセルのソース
領域と共有することにより相互に直列接続される共に、
両端のメモリセルがそれぞれ出力線と複数の副ビット線
の一つとに接続され、 前記各メモリセル群が表面に形成される第１導電型の半
導体層は、列方向には複数分離された状態で行方向に延
長されて複数の主ビット線の一つに接続され、 前記各メモリセル群内の同一行の各メモリセルの制御ゲ
ートは、列方向に延長される複数のワード線の一つに接
続されると共に、 書込み／消去対象のメモリセルを前記主ビット線と前記
ワード線との組合せによって選択することにより各線の
交差箇所に位置するメモリセルについては前記チャネル
領域との間のトンネリングにより浮遊ゲートの帯電状態
を制御する書込み／消去手段と、読出し対象のメモリセ
ルを前記副ビット線と前記ワード線との組合せによって
選択する読出し手段とを備えたことを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 請求項１において、 前記書込み／消去手段は、前記主ビット線の一つと前記
ワード線の一つとの組合せによって書込み／消去対象の
メモリセルを一つだけ選択する手段を備えたことを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１において、 前記書込み／消去手段は、前記主ビット線の一つと前記
ワード線の全部とを同時に組合せることにより、前記メ
モリセル群の一つを構成する全てのメモリセルを書込み
／消去対象のメモリセルとして同時に選択する手段を備
えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１において、 前記書込み／消去手段は、前記ワード線の一つと前記主
ビット線の全部とを同時に組合せることにより、各メモ
リセル群内の同一行に配列されている全てのメモリセル
を書込み／消去対象のメモリセルとして同時に選択する
手段を備えたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項５】 請求項１において、 前記第１導電型の半導体層は、第２導電型の高抵抗半導
体層上に形成されると共にこの高抵抗半導体層上を前記
行方向に延長される素子分離絶縁層によって列方向に分
離されたことを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項１において、 前記第１導電型の半導体層は、埋め込み絶縁膜上に形成
されると共にこの埋め込み絶縁膜上を前記行方向に延長
される素子分離絶縁層によって列方向に分離されたこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項７】 請求項１において、 前記浮遊ゲートと制御ゲートは多結晶シリコン層で形成
され、各ゲート間の絶縁層は多結晶シリコン層上に形成
された下層酸化膜と、この下層酸化膜上に形成されたシ
リコン窒化膜と、このシリコン窒化膜上に形成された上
層酸化膜との積む層構造から成ることを特徴とする不揮
発性半導体記憶装置。 - 【請求項８】 請求項１において、 前記第１導電型の半導体層はその表面に形成された第１
導電型のコンタクト層とコンタクトホールとを介して前
記主ビット線の一つに接続され、 前記直列接続されたメモリセル群の一旦のメモリセル
は、前記コンタクトホールに隣接する他のコンタクトホ
ールを介して前記出力線に接続され、 前記隣接するコンタクトホールの間にゲート電位が固定
されたシールドゲートが形成されたことを特徴とする不
揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13909393A JP2974547B2 (ja) | 1993-05-17 | 1993-05-17 | 半導体記憶装置の製造方法 |
| US08/243,621 US5471423A (en) | 1993-05-17 | 1994-05-16 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13909393A JP2974547B2 (ja) | 1993-05-17 | 1993-05-17 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326276A true JPH06326276A (ja) | 1994-11-25 |
| JP2974547B2 JP2974547B2 (ja) | 1999-11-10 |
Family
ID=15237334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13909393A Expired - Fee Related JP2974547B2 (ja) | 1993-05-17 | 1993-05-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974547B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0744754A2 (en) * | 1995-05-25 | 1996-11-27 | AT&T Corp. | Method and apparatus for hot carrier injection |
-
1993
- 1993-05-17 JP JP13909393A patent/JP2974547B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0744754A2 (en) * | 1995-05-25 | 1996-11-27 | AT&T Corp. | Method and apparatus for hot carrier injection |
| EP0744754A3 (en) * | 1995-05-25 | 1999-03-17 | AT&T Corp. | Method and apparatus for hot carrier injection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2974547B2 (ja) | 1999-11-10 |
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