JPH06326131A - Compound semiconductor device and its manufacture - Google Patents

Compound semiconductor device and its manufacture

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JPH06326131A
JPH06326131A JP5111267A JP11126793A JPH06326131A JP H06326131 A JPH06326131 A JP H06326131A JP 5111267 A JP5111267 A JP 5111267A JP 11126793 A JP11126793 A JP 11126793A JP H06326131 A JPH06326131 A JP H06326131A
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JP
Japan
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layer
buffer layer
compound semiconductor
gaas
sample
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Withdrawn
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JP5111267A
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Japanese (ja)
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Hitoshi Tanaka
田中　　均
Kozo Makiyama
剛三 牧山
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To surely restrain a short-channel effect and side-gate effect by a method wherein a good-quality and high-resistance buffer layer which contains B is grown on a semiconductor substrate and a compound semiconductor layer is provided via it. CONSTITUTION:A high-resistance BGaAs buffer layer 12 is grown on a GaAs substrate 11 by a chemical vapor growth method or the like by using triethylboron. Then, an AlGaAs barrier layer 13 as a compound semiconductor layer, a GaAs layer 14 and a silicon-contained GaAs layer 15 are grown via it. At this time, since the bubbling flow rate of the triethylboron is specified and controlled, the surface of the obtained BGaAs layer 12 becomes a mirror surface, the half-value width of the X-ray diffraction of the thick BGaAs layer has a small value, and its crystallinity becomes good. Consequently, without largely changing an ordinary constitution and an ordinary manufacturing method, it is possible to surely suppress a short-channel effect and a side-gate effect.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＨＥＭＴ（ｈｉｇｈ
ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓ
ｔｏｒ）或いはＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａ
ｎｓｉｓｔｏｒ）などバッファ層を介してエピタキシャ
ル成長された化合物半導体層に能動部分が作り込まれた
化合物半導体装置及びその製造方法の改良に関する。BACKGROUND OF THE INVENTION The present invention relates to HEMT (high
electron mobility transis
tor) or MESFET (metal semiconductor)
onductor field effect tra
The present invention relates to a compound semiconductor device in which an active portion is formed in a compound semiconductor layer epitaxially grown via a buffer layer such as a transistor, and an improvement in a manufacturing method thereof.

【０００２】現在、前記化合物半導体装置について、他
の半導体装置と同様、その微細化が進展しつつあり、そ
れに起因して、優れたバッファ層の実現が要求されてい
る。その理由は、前記したような電界効果トランジスタ
に於いては、例えば、ゲート長を短縮するにつれて特性
の劣化を引き起こすショート・チャネル効果、或いは、
集積回路装置に於ける素子間の干渉効果であるサイド・
ゲート効果などがバッファ層の構造や特性に依ってかな
り抑止できることに依る。At present, the miniaturization of the compound semiconductor device is progressing like other semiconductor devices, and due to this, realization of an excellent buffer layer is required. The reason is that, in the field effect transistor as described above, for example, a short channel effect that causes deterioration of characteristics as the gate length is shortened, or
The side effect, which is the interference effect between the elements in the integrated circuit device,
This is because the gate effect can be suppressed considerably depending on the structure and characteristics of the buffer layer.

【０００３】[0003]

【従来の技術】一般に、ショート・チャネル効果或いは
サイド・ゲート効果の抑制について、バッファ層に求め
られる特性は、 キャリヤに対する有効な障壁として作用すること 抵抗率が充分に高いこと とされている。2. Description of the Related Art Generally, in order to suppress a short channel effect or a side gate effect, a buffer layer is required to have a characteristic that it acts as an effective barrier against carriers and has a sufficiently high resistivity.

【０００４】従来、分子線エピタキシャル成長（ｍｏｌ
ｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法
を適用し、例えば約２００〔℃〕程度の低温で成長した
所謂ＬＴＢ（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｇｒｏ
ｗｎ ｂｕｆｆｅｒ）層がバッファ層として有効である
ことが知られている（要すれば「ＭａｔｅｒｉａｌｓＲ
ｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ
Ｐｒｏｃｅｅｄｉｎｇｓ Ｖｏｌ．２４１ “Ｌｏｗ
Ｔｅｍｐｅｒａｔｕｒｅ（ＬＴ） Ｇｒｏｗｎ Ｇａ
Ａｓ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌ
ｓ”」を参照）。Conventionally, molecular beam epitaxial growth (mol
The so-called LTB (low temperature gro) grown at a low temperature of, for example, about 200 [° C.] is applied by applying an electron beam epitaxy (MBE) method.
It is known that the wn buffer layer is effective as a buffer layer (if necessary, "MaterialsR" is used).
essearch Society Symposium
Proceedings Vol. 241 "Low
Temperature (LT) Grown Ga
As and Related Material
s ")).

【０００５】ところで、近年、良質の結晶を得るのに有
効であって且つ量産性に優れた結晶成長技術として有機
金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：Ｍ
ＯＣＶＤ）法が多用されているところであるが、その方
法では、ＬＴＢ層に匹敵するほど有効なバッファ層の成
長は実現されていない。By the way, in recent years, as a crystal growth technique which is effective for obtaining high quality crystals and is excellent in mass productivity, metalorganic chemical vapor deposition
medical vapor deposition: M
Although the OCVD method is frequently used, the method does not realize the growth of the buffer layer which is as effective as the LTB layer.

【０００６】現在、ＭＯＣＶＤ法で作成した高抵抗バッ
ファ層については、酸素をドーピングしたＡｌＧａＡｓ
層が検討されている。ＡｌＧａＡｓはエネルギ・バンド
・ギャップが大きいことからキャリヤに対する障壁とな
り、また、酸素を導入した場合にはＡｌと結合して深い
準位を生成する為、大きな抵抗率が得られる。Currently, the high resistance buffer layer formed by the MOCVD method is AlGaAs doped with oxygen.
The layers are being considered. AlGaAs serves as a barrier against carriers because it has a large energy band gap, and when oxygen is introduced, it combines with Al to form a deep level, so that a large resistivity can be obtained.

【０００７】この酸素をドーピングする技術としては、
Ａｌと酸素が結合した有機金属（メトキシアルミニウ
ム）を原料とするＭＯＣＶＤ法が知られている（要すれ
ば、岡原 健二 他 特願昭６３−８９８８９号、大場
康夫及び成塚 重弥 特願昭６３−４４３２３号、な
どを参照）。この方法は、古くから行なわれているＯ2
やＨ2 Ｏを原料とするドーピングに比較すると成長炉を
汚染しない旨の特徴があるとされている。The technique for doping oxygen is as follows:
A MOCVD method using an organic metal (methoxyaluminum) in which Al and oxygen are bonded as a raw material is known (Kenji Okahara et al., Japanese Patent Application No. 63-89889, Yasuo Ohba, and Shigeta Naritsuka Japanese Patent Application 63-44323, if necessary. No., etc.). This method has been used for a long time in O 2
The or H 2 O is to be characterized to the effect that does not contaminate the growth reactor when compared to doping of a raw material.

【０００８】[0008]

【発明が解決しようとする課題】通常、ＬＴＢ層を作成
する場合には、基板表面の酸化膜を除去する為、一旦、
基板温度を５８０〔℃〕以上に上昇させ、次いで、約２
００〔℃〕に下降してＬＴＢ層を成長させ、再び、５０
０〔℃〕以上に上昇させ、例えばＨＥＭＴであれば、キ
ャリヤ走行層から上の表面側諸半導体層を成長させるこ
とになるのであるが、この方法は、基板温度の上昇及び
下降に時間を要する為、生産性の面で劣っている旨の問
題がある。Usually, when an LTB layer is formed, in order to remove the oxide film on the substrate surface,
Increase the substrate temperature to 580 ° C or higher, then
The temperature is lowered to 00 [° C.] to grow the LTB layer, and again 50
When the temperature is raised to 0 ° C. or higher, and in the case of HEMT, for example, the upper surface side semiconductor layers are grown from the carrier transit layer, this method requires time for raising and lowering the substrate temperature. Therefore, there is a problem that productivity is inferior.

【０００９】さて、メトキシアルミニウムを用いてＡｌ
ＧａＡｓを成長させると高い抵抗値が得られることは基
礎的な実験に依って確認されているところである（要す
れば「Ｍ．Ｓ．Ｇｏｏｒｓｋｙ 他 “Ｃｈａｒａｃｔ
ｅｒｉｚａｔｉｏｎ ｏｆｅｐｉｔａｘｉａｌ ＧａＡ
ｓ ａｎｄ Ａｌx Ｇａ1-x Ａｓ ｌａｙｅｒｓｄｏｐ
ｅｄ ｗｉｔｈ ｏｘｙｇｅｎ”，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．５８（１９９１）１９７９」を参照）。Now, using methoxy aluminum, Al
It has been confirmed by basic experiments that a high resistance value can be obtained when GaAs is grown (if necessary, “MS Goorsky et al.,“ Character ”).
eration of epitaxy GaA
s and Al x Ga 1-x As layers dop
ed with oxygen ", Appl. Phy
s. Lett. 58 (1991) 1979 ").

【００１０】本発明者らは、前記メトキシアルミニウム
を用いて成長させたＡｌＧａＡｓ層が、集積回路装置の
特性上で重要な要素となるサイド・ゲート効果を有効に
抑制できるバッファ層となり得るか否かについて実験し
た。Whether the AlGaAs layer grown using methoxyaluminum can be a buffer layer capable of effectively suppressing the side gate effect which is an important factor in the characteristics of integrated circuit devices. Was experimented with.

【００１１】図１８及び図１９は実験に用いる試料の作
成について解説する為の工程要所に於ける試料を表す要
部切断側面図である。FIG. 18 and FIG. 19 are side sectional views showing a main part of a sample at a process step for explaining the preparation of the sample used in the experiment.

【００１２】図１８参照 １８−（１） ＭＯＣＶＤ法を適用することに依って、ＧａＡｓ基板１
上に厚さ２００〔ｎｍ〕の酸素含有ＡｌＧａＡｓバッフ
ァ層２、厚さ２００〔ｎｍ〕のＧａＡｓ層３、厚さ５０
〔ｎｍ〕で不純物濃度が１．２×１０18〔cm-3〕である
シリコン含有ＧａＡｓ層４を成長させる。See FIG. 18 18- (1) By applying the MOCVD method, the GaAs substrate 1
An oxygen-containing AlGaAs buffer layer 2 having a thickness of 200 [nm], a GaAs layer 3 having a thickness of 200 [nm], and a thickness of 50
A silicon-containing GaAs layer 4 having an impurity concentration of 1.2 × 10 18 [cm −3 ] in [nm] is grown.

【００１３】この場合に於ける酸素含有ＡｌＧａＡｓバ
ッファ層２を成長させた条件は、 成長温度：６５０〔℃〕 五族／三族比：２０ ＡｌＡｓモル比：０．２５ 成長炉圧力：０．１ とし、三族原料にトリエチルガリウム（ＴＥＧ：Ｇａ
（Ｃ2 Ｈ5 ）3 ）、メトキシアルミニウムを２０００
〔ｐｐｍ〕混合したトリメチルアルミニウム（ＴＭＡ：
Ａｌ（ＣＨ3 ）3 ）を用いた。尚、これは、メトキシア
ルミニウムの使用を除けば、通常のＡｌＧａＡｓの成長
条件と同じである。The conditions for growing the oxygen-containing AlGaAs buffer layer 2 in this case are as follows: growth temperature: 650 [° C.] Group 5 / Group 3 ratio: 20 AlAs molar ratio: 0.25 Growth reactor pressure: 0.1 And triethyl gallium (TEG: Ga)
(C 2 H 5 ) 3 ) and methoxyaluminum to 2000
[Ppm] mixed trimethyl aluminum (TMA:
Al (CH 3 ) 3 ) was used. It should be noted that this is the same as the normal AlGaAs growth conditions, except for the use of methoxyaluminum.

【００１４】図１９参照 １９−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば３００〔ｎｍ〕のＳｉＯＮからなる絶縁膜を形
成する。 １９−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チャントをフッ化水素酸系エッチング液とするウエット
・エッチング法を適用することに依り、前記工程１９−
（１）で形成したＳｉＯＮからなる絶縁膜のエッチング
を行なってイオン注入用窓を形成する。See FIG. 19 19- (1) Chemical vapor deposition
By using the position (CVD) method, an insulating film made of SiON having a thickness of, for example, 300 [nm] is formed. 19- (2) By applying a resist process in the lithography technique and a wet etching method using a hydrofluoric acid-based etching solution as an etchant, the steps 19-
The insulating film made of SiON formed in (1) is etched to form an ion implantation window.

【００１５】１９−（３） イオン注入法を適用することに依り、酸素イオンの打ち
込みを行なって酸素イオン注入領域６を形成する。 １９−（４） 酸素イオン注入領域６を形成した際のイオン注入マスク
として用いたＳｉＯＮからなる絶縁膜を除去する。 １９−（５） ＣＶＤ法を適用することに依り、厚さが３００〔ｎｍ〕
であるＳｉＯＮからなる絶縁膜５を形成する。19- (3) Oxygen ions are implanted by applying the ion implantation method to form the oxygen ion implantation region 6. 19- (4) The insulating film made of SiON used as the ion implantation mask when the oxygen ion implantation region 6 is formed is removed. 19- (5) By applying the CVD method, the thickness is 300 [nm].
The insulating film 5 made of SiON is formed.

【００１６】１９−（６） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チャントをフッ化水素酸系エッチング液とするウエット
・エッチング法を適用することに依り、絶縁膜５のエッ
チングを行なって電極コンタクト窓を形成する。 １９−（７） 電極コンタクト窓を形成した際にマスクとして用いたレ
ジスト膜を残したまま、真空蒸着法を適用することに依
ってＡｕＧｅ／Ａｕ膜を形成する。19- (6) By applying a resist process in the lithography technique and a wet etching method using a hydrofluoric acid-based etching solution as an etchant, the insulating film 5 is etched to form an electrode contact window. To form. 19- (7) An AuGe / Au film is formed by applying a vacuum deposition method while leaving the resist film used as a mask when the electrode contact window is formed.

【００１７】１９−（８） レジスト膜を溶解除去することでＡｕＧｅ／Ａｕ膜のパ
ターニングをするリフト・オフ法を適用することに依
り、サイド・ゲート電極７、ソース電極８、ドレイン電
極９を形成する。尚、サイド・ゲート電極７とソース電
極８との距離は２〔μｍ〕とした。 １９−（９） 合金化する為の熱処理を行なう。19- (8) The side gate electrode 7, the source electrode 8 and the drain electrode 9 are formed by applying the lift-off method of patterning the AuGe / Au film by dissolving and removing the resist film. To do. The distance between the side gate electrode 7 and the source electrode 8 was 2 [μm]. 19- (9) Heat treatment for alloying is performed.

【００１８】前記のようにして作成した試料を用い、そ
のサイド・ゲート電極７に電圧を印加し、サイド・ゲー
ト効果を有無を測定した。Using the sample prepared as described above, a voltage was applied to the side gate electrode 7 and the presence or absence of the side gate effect was measured.

【００１９】図２０は試料に於けるサイド・ゲート電圧
とドレイン・ソース間電流ＩDSとの関係を表す線図であ
り、横軸にサイド・ゲート電圧を、また、縦軸にドレイ
ン・ソース間電流をそれぞれ採ってある。[0019] Figure 20 is a diagram showing the relationship between the in side gate voltage and the drain-source current I DS in the sample, the side gate voltage on the horizontal axis, also the drain-source on the vertical axis Each current is taken.

【００２０】図から明らかなように、サイド・ゲート電
圧の小さい変化でドレイン・ソース間電流ＩDSが変化す
るから、サイド・ゲート効果は抑制されていないことが
看取される。尚、ＡｌＧａＡｓバッファ層３の抵抗率
は、酸素がドーピングされていることから、１０9 〔Ω
cm〕と非常に高い値が得られている。As can be seen from the figure, the side-gate effect is not suppressed because the drain-source current I DS changes with a small change in the side-gate voltage. The resistivity of the AlGaAs buffer layer 3 is 10 9 [Ω because it is doped with oxygen.
cm], which is a very high value.

【００２１】前記したところから理解できようが、単に
メトキシアルミニウムを用いて酸素含有ＡｌＧａＡｓ層
を形成しても、サイド・ゲート効果を良好に抑制できる
バッファ層にはなり得ないことが判る。As can be understood from the above description, it is understood that even if the oxygen-containing AlGaAs layer is simply formed by using methoxyaluminum, it cannot be a buffer layer which can well suppress the side gate effect.

【００２２】本発明は、通常の構成及び製造する方法を
大きく変えることなく、確実にショート・チャネル効果
やサイド・ゲート効果を抑制することができるバッファ
層を備えた化合物半導体装置を提供しようとする。An object of the present invention is to provide a compound semiconductor device having a buffer layer which can surely suppress the short channel effect and the side gate effect without largely changing the usual structure and manufacturing method. .

【００２３】[0023]

【課題を解決するための手段】本発明では、ショート・
チャネル効果やサイド・ゲート効果を抑制する為の高抵
抗のバッファ層として、Ｂx Ｇａ1-x Ａｓ、或いは、Ａ
ｌx Ｂy Ｇａ1-x-y Ａｓ、或いは、Ｂx Ｇａy Ｉｎ
1-x-y Ａｓ、或いは、Ａｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａ
ｓなどを用いて化合物半導体装置を構成することが基本
になっている。SUMMARY OF THE INVENTION In the present invention, a short circuit
As a high-resistance buffer layer for suppressing the channel effect and side gate effect, B x Ga 1-x As or A
l x B y Ga 1-xy As, or, B x Ga y In
1-xy As, or, Al x B y Ga z In 1-xyz A
Basically, a compound semiconductor device is constructed using s or the like.

【００２４】本発明に依れば、前記のような高抵抗のバ
ッファ層を再現性良く作成することができ、その結果、
試料に関するサイド・ゲート効果の評価では、サイド・
ゲート耐圧が２０〔Ｖ〕のものが得られ、実用上充分な
特性が得られている。According to the present invention, the high resistance buffer layer as described above can be formed with good reproducibility. As a result,
In the evaluation of the side gate effect on the sample,
A gate withstand voltage of 20 [V] was obtained, and practically sufficient characteristics were obtained.

【００２５】図１は本発明を成すに際してサイド・ゲー
ト効果を評価する為に作成した試料の一例を表す要部切
断側面図である。尚、この試料を便宜上から第一試料と
呼ぶことにする。図に於いて、１１はＧａＡｓ基板、１
２はＢＧａＡｓバッファ層、１３はＡｌＧａＡｓ障壁
層、１４はＧａＡｓ層、１５はシリコン含有ＧａＡｓ層
をそれぞれ示し、また、１６は酸素イオン注入領域、１
７はＳｉＯＮからなる絶縁膜、１８はサイド・ゲート電
極、１９はソース電極、２０はドレイン電極をそれぞれ
示している。尚、ＡｌＧａＡｓ障壁層１３を設けた理由
は、ＢＧａＡｓのエネルギ・バンド・ギャップがＧａＡ
ｓより小さいので、キャリヤに対して有効な障壁とはな
らないことに依る。FIG. 1 is a side sectional view showing an essential part of an example of a sample prepared for evaluating the side gate effect in the present invention. Note that this sample will be referred to as the first sample for convenience. In the figure, 11 is a GaAs substrate, 1
Reference numeral 2 is a BGaAs buffer layer, 13 is an AlGaAs barrier layer, 14 is a GaAs layer, 15 is a silicon-containing GaAs layer, and 16 is an oxygen ion implantation region.
7 is an insulating film made of SiON, 18 is a side gate electrode, 19 is a source electrode, and 20 is a drain electrode. The reason for providing the AlGaAs barrier layer 13 is that the energy band gap of BGaAs is GaA.
Since it is smaller than s, it is not an effective barrier to carriers.

【００２６】図１に示された試料に於ける各半導体層に
関する主要なデータを例示すると次の通りである。 ＢＧａＡｓバッファ層１２について 厚さ：５０〔ｎｍ〕 Δθ：３５０ａｒｃｓｅｃ ＡｌＧａＡｓ障壁層１３について ｘ値：０．２５ 厚さ：２００〔ｎｍ〕The main data regarding each semiconductor layer in the sample shown in FIG. 1 is exemplified as follows. About BGaAs buffer layer 12 Thickness: 50 [nm] Δθ: 350 arcsec About AlGaAs barrier layer 13 x value: 0.25 Thickness: 200 [nm]

【００２７】 ＧａＡｓ層１４について 厚さ：２００〔ｎｍ〕 シリコン含有ＧａＡｓ層１５について 不純物濃度：１．２×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕About GaAs layer 14 Thickness: 200 [nm] About silicon-containing GaAs layer 15 Impurity concentration: 1.2 × 10 18 [cm −3 ] Thickness: 50 [nm]

【００２８】図２は図１に見られる試料を作成する際に
各半導体層を成長させた横型ＭＯＣＶＤ装置を表す要部
説明図であり、図１に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。FIG. 2 is an explanatory view of a main part showing a lateral MOCVD apparatus in which each semiconductor layer is grown when the sample shown in FIG. 1 is prepared. The same symbols as those used in FIG. Or have the same meaning.

【００２９】図に於いて、２１は反応炉、２２はサセプ
タ、２３は赤外ランプ、２４はソース・ガス源、２５は
マス・フロー・コントローラ（ｍａｓｓ ｆｌｏｗ ｃ
ｏｎｔｒｏｌｌｅｒ：ＭＦＣ）、２６はバブラ、２７は
圧力制御バルブ、２８はバルブ、２９は圧力計、３０は
真空ポンプ、３１はスクラバをそれぞれ示している。
尚、１１は図１に於いて説明したＧａＡｓ基板である。In the figure, 21 is a reactor, 22 is a susceptor, 23 is an infrared lamp, 24 is a source gas source, and 25 is a mass flow controller (mass flow c).
controller (MFC), 26 is a bubbler, 27 is a pressure control valve, 28 is a valve, 29 is a pressure gauge, 30 is a vacuum pump, and 31 is a scrubber.
Reference numeral 11 is the GaAs substrate described with reference to FIG.

【００３０】図２に見られる横型ＭＯＣＶＤ装置を用い
て図１に見られる試料に於ける各半導体層を成長させる
場合について説明する。A case where each semiconductor layer in the sample shown in FIG. 1 is grown by using the lateral MOCVD apparatus shown in FIG. 2 will be described.

【００３１】キャリヤ・ガスには水素を用い、１０〔リ
ットル／分〕の割合で流した。反応炉２１内の圧力は、
圧力制御バルブ２７を調節することに依って０．１〔気
圧〕に維持する。サセプタ２２に載置されたＧａＡｓ基
板１１は赤外ランプ２３で加熱される。Hydrogen was used as the carrier gas and was flowed at a rate of 10 [liter / min]. The pressure in the reaction furnace 21 is
It is maintained at 0.1 [atm] by adjusting the pressure control valve 27. The GaAs substrate 11 placed on the susceptor 22 is heated by the infrared lamp 23.

【００３２】三族原料としては、ＴＥＧ、ＴＭＡを用
い、ＴＥＧは温度を１５〔℃〕に、そして、ＴＭＡは温
度を１８〔℃〕にそれぞれ維持する。五族原料として
は、アルシン（ＡｓＨ3 ）を用い、また、ドーパント・
ソースとしては、水素で希釈したジシラン（Ｓｉ
2 Ｈ6 ）を用いている。TEG and TMA are used as the Group III raw materials, the temperature of TEG is maintained at 15 [° C.], and the temperature of TMA is maintained at 18 [° C.]. Arsine (AsH 3 ) was used as the Group 5 raw material,
As the source, disilane diluted with hydrogen (Si
2 H 6 ) is used.

【００３３】本発明に於いて重要な役割を果たしている
ボロン（Ｂ）の原料としては、トリエチルボロン（ＴＥ
Ｂ）を用いる。ＴＥＢは、室温に於いて液体であり、０
〔℃〕に於ける蒸気圧は１３．５〔Ｔｏｒｒ〕であっ
て、ＴＥＧやＴＭＡと同様に取り扱うことができる。As a raw material of boron (B) which plays an important role in the present invention, triethylboron (TE) is used.
B) is used. TEB is a liquid at room temperature,
The vapor pressure at [° C] is 13.5 [Torr] and can be handled in the same manner as TEG and TMA.

【００３４】一例として、ＴＥＧのバブリング流量は１
７５〔cc／分〕、また、ＴＭＡのバブリング流量は１
２．９〔cc／分〕とした。アルシン（ＡｓＨ3 ）は水素
中に１８〔％〕希釈し、流量は３６５〔cc／分〕であ
る。As an example, the bubbling flow rate of TEG is 1
75 [cc / min], and the bubbling flow rate of TMA is 1
It was set to 2.9 [cc / min]. Arsine (AsH 3 ) was diluted in hydrogen by 18%, and the flow rate was 365 [cc / min].

【００３５】前記のような諸条件の下では、ＧａＡｓの
成長速度は０．２６〔ｎｍ／秒〕、そして、ＡｌＧａＡ
ｓに於けるＡｌＡｓモル比は０．２８となる。Under the above-mentioned conditions, the growth rate of GaAs is 0.26 [nm / sec], and AlGaA
The AlAs molar ratio in s is 0.28.

【００３６】図３は図１に見られる試料のＢＧａＡｓ層
を作成する際に於けるＴＥＢのバブリング流量と成長さ
れたＢＧａＡｓに於けるＸ線回折ピークのＧａＡｓ基板
からのずれΔθとの関係を主として表す線図であって、
横軸にはＴＥＢの流量レート〔ｓｃｃｍ〕を、そして、
左側の縦軸にはＸ線回折ピークのずれΔθ（ａｒｃｓｅ
ｃ）を、また、付加された右側の縦軸にはベガード（Ｖ
ｅｇａｒｄ）則で予測されるｘ値と格子不整合Δａ／ａ
をそれぞれ採ってある。FIG. 3 mainly shows the relationship between the TEB bubbling flow rate when the BGaAs layer of the sample shown in FIG. 1 is formed and the deviation Δθ of the X-ray diffraction peak of the grown BGaAs from the GaAs substrate. It is a diagram showing
The horizontal axis shows the flow rate of TEB [sccm], and
The vertical axis on the left side shows the deviation of the X-ray diffraction peak Δθ (arcse
c) and the added vertical axis on the right side is Vegaard (V
edge value and lattice mismatch Δa / a
Are taken respectively.

【００３７】図３に見られるデータを得たＢＧａＡｓ層
の成長は、一回の実験で、ＴＥＢバブリング流量を段階
的に変化させて成長させた。各層の厚さは約２００〔ｎ
ｍ〕である。尚、その際の成長温度は６５０〔℃〕とし
た。The BGaAs layer obtained from the data shown in FIG. 3 was grown by changing the TEB bubbling flow rate stepwise in one experiment. The thickness of each layer is about 200 [n
m]. The growth temperature at that time was 650 [° C.].

【００３８】図からすると、Ｘ線回折ピークのずれΔθ
は、ＴＥＢのバブリング流量に比例して増加している。
ＢＡｓはＧａＡｓに比較して格子定数が小さいので、Ｂ
が取り込まれるにつれて、格子定数は小さくなる。From the figure, the deviation of the X-ray diffraction peak Δθ
Is increasing in proportion to the TEB bubbling flow rate.
BAs have a smaller lattice constant than GaAs, so B
As is taken in, the lattice constant becomes smaller.

【００３９】本発明に依って成長されたＢＧａＡｓ層
は、その表面が鏡面になること、そして、ＢＧａＡｓの
厚い層のＸ線回折の半値幅が小さい値をもつことなどか
ら、結晶性が良好なＢＧａＡｓが得られていることを確
認できる。The BGaAs layer grown according to the present invention has good crystallinity because the surface thereof is a mirror surface and the X-ray diffraction half-value width of the thick BGaAs layer is small. It can be confirmed that BGaAs is obtained.

【００４０】本発明に於いて、良好に高抵抗化されたバ
ッファ層を得る為の条件は、図から求めることができ
る。即ち、図では、○印の最も低い点がＢの組成として
見ると０．００５であり、特性線は、その最も低い○印
よりも更に下に延びていて、その切れた点が実用になる
Ｂの組成として最小の０．００１である。In the present invention, the conditions for obtaining a buffer layer having a sufficiently high resistance can be obtained from the drawings. That is, in the figure, the lowest point of ◯ mark is 0.005 when viewed as the composition of B, the characteristic line extends further below the lowest ◯ mark, and the cut point becomes practical. The B composition is 0.001, which is the minimum.

【００４１】図からすれば、Ｂの組成を０．００１以上
にすると、その増加に比例してＸ線回折ピークのずれΔ
θが増加していることが明らかであり、これに依って、
ＧａとＡｓとＢとが結晶的に結び付いて良質で高抵抗の
ＢＧａＡｓ結晶を実現されていることが看取される。According to the figure, when the composition of B is 0.001 or more, the deviation Δ of the X-ray diffraction peak is proportional to the increase.
It is clear that θ is increasing, which leads to
It can be seen that Ga, As, and B are crystallized to form a high-quality, high-resistance BGaAs crystal.

【００４２】然しながら、Ｂの組成が０．００１以上で
あって０．００５未満の場合に於いては、ＢＧａＡｓ結
晶の成長条件を精密に制御しないと図示のような結果を
得ることはできない。現状で、そのような制御を行なう
ことは、研究室段階では容易であるが、量産のライン段
階では多くの困難が伴う。However, when the composition of B is 0.001 or more and less than 0.005, the results shown in the figure cannot be obtained unless the growth conditions of the BGaAs crystal are precisely controlled. At present, it is easy to perform such control at the laboratory stage, but many difficulties are involved at the mass production line stage.

【００４３】ところで、Ｂの組成が０．００１以下にな
ると、図示されていないが、Ｘ線回折ピークのずれΔθ
は急激に零に近付くように傾斜する。この場合は、Ｇａ
Ａｓ結晶中にＢが不純物として取り込まれている状態で
あると言える。Incidentally, when the composition of B is 0.001 or less, the deviation of the X-ray diffraction peak Δθ, which is not shown, is shown.
Is inclined so that it approaches zero rapidly. In this case, Ga
It can be said that B is taken into the As crystal as an impurity.

【００４４】前記したところから、ＢがＧａ及びＡｓと
共に良好な結晶構造をなし、また、その結晶が高抵抗化
される為には、Ｂの組成は０．００１以上、安定的には
０．００５以上にすることが必要と認識される。尚、こ
のようなことは、ＢＧａＡｓに限られず、ＡｌＢＧａＡ
ｓ，ＢＧａＩｎＡｓ，ＡｌＢＧａＩｎＡｓであっても同
じである。From the above, in order that B has a good crystal structure together with Ga and As, and that the crystal has a high resistance, the composition of B is 0.001 or more, and it is stable at 0. It is recognized that it is necessary to set it to 005 or more. It should be noted that this is not limited to BGaAs, but AlBGaA
The same applies to s, BGaInAs, and AlBGaInAs.

【００４５】Ｘ線回折ピークのずれΔθが１０００ａｒ
ｃｓｅｃを越える条件までＴＥＢのバブリング流量を増
加させると表面が荒れてＢＧａＡｓのＸ線回折ピークは
なくなる。これは、Ｂの増加に依ってＢＧａＡｓとＧａ
Ａｓ基板との格子不整合が大きくなり過ぎて、エピタキ
シャル成長が不可能になったことに起因しているが、基
板とＢＧａＡｓ層との間に格子不整合を緩和するバッフ
ァ層を介在させれば、更にＢの組成を増加することがで
きる。X-ray diffraction peak shift Δθ is 1000 ar
When the TEB bubbling flow rate is increased to a condition exceeding csec, the surface becomes rough and the X-ray diffraction peak of BGaAs disappears. This is because BGaAs and Ga
This is due to the fact that the lattice mismatch with the As substrate became too large and epitaxial growth became impossible. However, if a buffer layer for relaxing the lattice mismatch is interposed between the substrate and the BGaAs layer, Further, the composition of B can be increased.

【００４６】図に依ると、ベガード則で予測されるｘ
値、即ち、Ｂの組成は約０．０２まで大きくすることが
でき、この際、ＢＧａＡｓのＧａＡｓ基板との格子整合
のずれは−３×１０-3である。According to the figure, x predicted by Vegard's law
The value, that is, the composition of B can be increased to about 0.02, and the deviation of the lattice matching of BGaAs from the GaAs substrate is -3 × 10 -3 .

【００４７】通常、ＢＧａＡｓに於けるＢはＧａ格子位
置に入る。ＢはＧａに比較して小さいから、Ｇａ格子位
置に入った場合、全体として格子定数は小さくなる。然
しながら、ＢはＧａに比較して充分に小さい為、格子位
置のみでなく、格子間位置にも入っている可能性が高
く、その場合は、Ｂは周囲の原子を押しやる状態となる
ので、全体の格子定数は大きくなる。Normally, B in BGaAs enters the Ga lattice position. Since B is smaller than Ga, when it enters the Ga lattice position, the lattice constant becomes small as a whole. However, since B is sufficiently smaller than Ga, it is highly likely that it is not only at the lattice position but also at the interstitial position. In that case, B will push the surrounding atoms, so the whole The lattice constant of becomes large.

【００４８】即ち、格子位置のＢと格子間位置のＢとで
は、格子定数に対して逆の作用をする。従って、Ｘ線回
折法から得られる格子定数の値のみでＢの絶対濃度を決
定することはできないから、本発明では、Δθに依って
ＢＧａＡｓを規定する。That is, B at the lattice position and B at the interstitial position have opposite effects on the lattice constant. Therefore, since the absolute concentration of B cannot be determined only by the value of the lattice constant obtained from the X-ray diffraction method, the present invention defines BGaAs according to Δθ.

【００４９】図４は図１に見られる試料の於けるＢＧａ
Ａｓ層を作成する際に於けるＴＥＢのバブリング流量と
成長されたＢＧａＡｓに於けるキャリヤ濃度の変化をＣ
−Ｖ法に依って測定した結果を表す線図であり、横軸に
はＴＥＢのバブリング流量レート〔ｓｃｃｍ〕を、ま
た、縦軸にはキャリヤ濃度Ｎd をそれぞれ採ってある。FIG. 4 shows the BGa in the sample seen in FIG.
The change in the bubbling flow rate of TEB in forming the As layer and the carrier concentration in the grown BGaAs was measured by C
It is a diagram showing the result measured by the -V method, the horizontal axis represents the TEB bubbling flow rate [sccm], and the vertical axis represents the carrier concentration N d .

【００５０】図４のデータは、ＧａＡｓ層の場合にＳｉ
の濃度が８×１０17〔cm-3〕となるようにドーピング
し、且つ、ＴＥＢの流量を変えて試料を作成したものを
測定して得られたものであり、ＴＥＢの流量を増加させ
るにつれてキャリヤ濃度は減少し、約１／１０にまで低
くなっていることが明らかである。勿論、これはＧａＡ
ｓ結晶中に取り込まれたＢに依ってＳｉドナーが補償さ
れたことに依る。尚、Ｓｉをドーピングしなかった試料
に於けるＢＧａＡｓ層は高抵抗になったことは云うまで
もない。The data in FIG. 4 shows that Si is used for the GaAs layer.
Was obtained by measuring a sample prepared by doping at a concentration of 8 × 10 17 [cm −3 ] and changing the flow rate of TEB. As the flow rate of TEB increases, It is clear that the carrier concentration has decreased to about 1/10. Of course, this is GaA
This is because the Si donor was compensated by the B incorporated in the s crystal. Needless to say, the BGaAs layer in the sample not doped with Si has a high resistance.

【００５１】図５は図１に見られる構成の試料に於ける
サイド・ゲート電極に電圧を印加した場合のドレイン・
ソース間電流の変化を表す線図であり、横軸にはサイド
・ゲート電圧〔Ｖ〕を、また、縦軸にはドレイン・ソー
ス間電流ＩDS〔ｍＡ〕をそれぞれ採ってある。図に依れ
ば、サイド・ゲート電圧として２０〔Ｖ〕を印加して
も、ドレイン・ソース間電流ＩDSに変化は起きていない
ことが明瞭に看取される。FIG. 5 shows the drain voltage when a voltage is applied to the side gate electrode in the sample having the structure shown in FIG.
It is a diagram showing the change of the current between the sources, and the horizontal axis shows the side-gate voltage [V] and the vertical axis shows the drain-source current I DS [mA]. According to the figure, it is clearly seen that no change occurs in the drain-source current I DS even when 20 [V] is applied as the side-gate voltage.

【００５２】ＢＧａＡｓを用いた試料としては、図１に
ついて説明した構成の第一試料以外にも実験を行なって
いるので、次に、それについて説明する。別な試料（以
下、第二試料と呼ぶ）に於ける各半導体層に関する主要
なデータを例示すると次の通りである。尚、基板は図１
に見られる試料と同様にＧａＡｓである。As a sample using BGaAs, an experiment was conducted in addition to the first sample having the structure described with reference to FIG. 1, so that it will be described below. The main data regarding each semiconductor layer in another sample (hereinafter, referred to as a second sample) is illustrated as follows. The substrate is shown in Figure 1.
It is GaAs like the sample seen in.

【００５３】 ＢＧａＡｓバッファ層１２について 厚さ：２００〔ｎｍ〕 Δθ：−２００ａｒｃｓｅｃ ＡｌＧａＡｓ障壁層１３について 厚さ：５０〔ｎｍ〕About BGaAs buffer layer 12 Thickness: 200 [nm] Δθ: −200 arcsec About AlGaAs barrier layer 13 Thickness: 50 [nm]

【００５４】 ＧａＡｓ層１４について 厚さ：２００〔ｎｍ〕 シリコン含有ＧａＡｓ層１５について 不純物濃度：１．２×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕About GaAs Layer 14 Thickness: 200 [nm] About Silicon-Containing GaAs Layer 15 Impurity Concentration: 1.2 × 10 18 [cm −3 ] Thickness: 50 [nm]

【００５５】更に別な試料（以下、第三試料と呼ぶ）に
於ける各半導体層に関する主要なデータを例示すると次
の通りである。尚、基板は図１に見られる試料と同様に
ＧａＡｓである。The main data regarding each semiconductor layer in another sample (hereinafter referred to as a third sample) will be exemplified below. The substrate is GaAs as in the sample shown in FIG.

【００５６】 ＢＧａＡｓバッファ層１２について 厚さ：２００〔ｎｍ〕 Δθ：−１００ａｒｃｓｅｃ ＡｌＧａＡｓ障壁層１３について 厚さ：５０〔ｎｍ〕About BGaAs buffer layer 12 Thickness: 200 [nm] Δθ: -100 arcsec About AlGaAs barrier layer 13 Thickness: 50 [nm]

【００５７】 ＧａＡｓ層１４について 厚さ：２００〔ｎｍ〕 シリコン含有ＧａＡｓ層１５について 不純物濃度：１．２×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕About GaAs Layer 14 Thickness: 200 [nm] About Silicon-Containing GaAs Layer 15 Impurity Concentration: 1.2 × 10 18 [cm −3 ] Thickness: 50 [nm]

【００５８】前記説明した第二試料並びに第三試料につ
いても、前記第一試料について行なったサイド・ゲート
効果に関する実験と同じ実験を行なったところ、全く同
じ結果を得ることができた。When the same experiment as the experiment on the side gate effect performed on the first sample was performed on the second sample and the third sample described above, the same result could be obtained.

【００５９】ところで、Ｂx Ｇａ1-x Ａｓの成長及びそ
の特性評価が行なわれたのは、本発明が初めてではな
く、その基礎実験については、クー（Ｋｕ）が文献を発
表している（要すれば、「Ｓ．Ｍ．Ｋｕ，“Ｐｒｅｐａ
ｒａｔｉｏｎ ａｎｄ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ
Ｂｏｒｏｎ Ａｒｓｅｎｉｄｅｓ ａｎｄ Ｂｏｒｏｎ
Ａｅｒｓｅｎｉｄｅ−Ｇａｌｌｉｕｍ Ａｒｓｅｎｉｄ
ｅ Ｍｉｘｅｄ Ｃｒｙｓｔａｌｓ”，Ｊｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅ
ｔｙ，１１３（１９６６）８１３−８１６）。By the way, the present invention is not the first time that the growth of B x Ga 1-x As and the characterization thereof have been performed, and the basic experiment has been published by Ku (Ku) ( If necessary, "SM Ku," Prepa
relation and Properties of
Boron Arsenides and Boron
Aersenide-Gallium Arsenid
e Mixed Crystals ", Journal
of Electrochemical Society
ty, 113 (1966) 813-816).

【００６０】クーは気相輸送法に依ってＢx Ｇａ1-x Ａ
ｓを作成し、Ｂを重量比で０．７８〔％〕及び２．８
〔％〕含むＢx Ｇａ1-x Ａｓが共に導電型はｎ型である
こと、また、そのフリー・キャリヤは、それぞれ１．６
×１０18〔cm-3〕及び７．３×１０17〔cm-3〕であるこ
とを明らかにしている。また、Ｂの割合を増加させるに
つれ、Ｂx Ｇａ1-x Ａｓのエネルギ・バンド・ギャップ
はＧａＡｓの値よりも小さくなってゆくことも明らかに
している。Kuo is B x Ga 1-x A according to the vapor transport method.
s is prepared and B is 0.78 [%] and 2.8 by weight ratio.
[%] Containing B x Ga 1-x As are both n-type, and their free carriers are 1.6.
It is clarified that they are x10 18 [cm -3 ] and 7.3 x 10 17 [cm -3 ]. Further, as to increase the proportion of B, the energy band gap of the B x Ga 1-x As are also clear that day become smaller than GaAs value.

【００６１】前記したように、クーの実験に於いて作成
したＢx Ｇａ1-x Ａｓ層は、そのフリー・キャリヤの量
からしても明らかに低抵抗層であることが認識される。
然しながら、本発明者らが作成したＢx Ｇａ1-x Ａｓ層
は高い抵抗値を示し、また、Ｓｉをドーピングしたもの
に於いて、Ｂの割合を増加させると、Ｓｉドナーは補償
されてフリー・キャリヤ濃度は減少することが確認さ
れ、これは、クーの実験で得られた結果と全く逆であ
る。この理由は定かではないが、本発明者らの推定で
は、おそらく、本発明に於けるＢx Ｇａ1-x Ａｓの製造
方法と異なる製造方法を採ったことに起因するのではな
いかと考える。As described above, it is recognized that the B x Ga 1-x As layer formed in the Kuu experiment is clearly a low resistance layer due to the amount of free carriers.
However, the B x Ga 1-x As layer formed by the present inventors has a high resistance value, and in the Si-doped one, if the proportion of B is increased, the Si donor is compensated and free. -It was confirmed that the carrier concentration decreased, which is exactly the opposite of the result obtained in the Kuu experiment. The reason for this is not clear, but it is presumed by the present inventors that it is probably due to the fact that a production method different from the production method of B x Ga 1-x As in the present invention was adopted.

【００６２】また、ＭＯＣＶＤ法を適用してＢＧａＡｓ
を成長させることも試みられたが、単結晶を得ることは
できなかった（要すれば、「Ｈ．Ｍ．Ｍａｎａｓｅｖｉ
ｔ，Ｗ．Ｂ．Ｈｅｗｉｔｔ，Ａ．Ｊ．Ｎｅｌｓｅｎ ａ
ｎｄ Ａ．Ｒ．Ｍａｓｏｎ“Ｔｈｅ Ｕｓｅ ｏｆ Ｍ
ｅｔａｌｏｒｇａｎｉｃｓ ｉｎ ｔｈｅ Ｐｒｅｐａ
ｒａｔｉｏｎ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍ
ａｔｅｒｉａｌｓ，８．Ｆｅａｓｉｂｉｌｉｔｙ Ｓｔ
ｕｄｉｅｓ ｏｆ ｔｈｅ Ｇｒｏｗｔｈｏｆ Ｇｒｏ
ｗｔｈ ｏｆ Ｇｒｏｕｐ３−Ｇｒｏｕｐ５ Ｃｏｍｐ
ｏｕｎｄｓｏｆ Ｂｏｒｏｎ ｂｙ ＭＯＣＶＤ” Ｊ
ｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
Ｓｏｃｉｅｔｙ ｖｏｌ．１３６（１９８９）３０７
０−３０７６」、を参照）。Further, by applying the MOCVD method, BGaAs
Was also attempted, but it was not possible to obtain a single crystal (if necessary, "HM Manasevi
t, W. B. Hewitt, A .; J. Nelsen a
nd A. R. Mason "The Use of M"
et alorganics in the Prepa
relation of Semiconductor M
materials, 8. Feasibility St
dies of the Growth of Gro
wt of Group3-Group5 Comp
soundsof Boron by MOCVD "J
individual of Electrochemical
Society vol. 136 (1989) 307
0-3076 ").

【００６３】本発明者らは、前記Ｂx Ｇａ1-x Ａｓのみ
でなく、他の材料からなるバッファ層、即ち、Ａｌx Ｂ
y Ｇａ1-x-y Ａｓ、或いは、Ｂx Ｇａy Ｉｎ1-x-y Ａ
ｓ、或いは、Ａｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａｓを用い
たバッファ層についても、前記Ｂx Ｇａ1-x Ａｓに関す
る実験と同じ実験を行なっているので、次に、それにつ
いて説明する。The inventors of the present invention have not only the above B x Ga 1-x As but also a buffer layer made of another material, that is, Al x B.
y Ga 1-xy As, or, B x Ga y In 1- xy A
s, or, for the buffer layer using Al x B y Ga z In 1 -xyz As, since performing the same experiment as Experiment on the B x Ga 1-x As, will now be described it.

【００６４】図６はＡｌx Ｂy Ｇａ1-x-y Ａｓバッファ
層を用いた試料を表す要部切断側面図である。尚、この
試料を第四試料と呼ぶことにする。図に於いて、２１は
ＧａＡｓ基板、２２はＡｌx Ｂy Ｇａ1-x-y Ａｓバッフ
ァ層、２３はＧａＡｓ層、２４はシリコン含有ＧａＡｓ
層をそれぞれ示し、また、２５は酸素イオン注入領域、
２６はＳｉＯＮからなる絶縁膜、２７はサイド・ゲート
電極、２８はソース電極、２９はドレイン電極をそれぞ
れ示している。尚、第四試料に於いては、Ａｌx Ｂy Ｇ
ａ1-x-y Ａｓバッファ層２２のエネルギ・バンド・ギャ
ップをＧａＡｓよりも大きくすることができるので、第
一乃至第三試料に見られるＡｌＧａＡｓ障壁層１３のよ
うな障壁層は不要である。[0064] FIG. 6 is a partial sectional side view showing a sample using the Al x B y Ga 1-xy As buffer layer. This sample will be called the fourth sample. In the figure, 21 designates a GaAs substrate, 22 is Al x B y Ga 1-xy As buffer layer, 23 a GaAs layer, 24 is a silicon-containing GaAs
Layers, respectively, 25 is an oxygen ion implantation region,
26 is an insulating film made of SiON, 27 is a side gate electrode, 28 is a source electrode, and 29 is a drain electrode. Note that at the fourth sample, Al x B y G
Since the energy band gap of the a 1-xy As buffer layer 22 can be made larger than that of GaAs, a barrier layer such as the AlGaAs barrier layer 13 found in the first to third samples is unnecessary.

【００６５】図６に示された第四試料に於ける各半導体
層に関する主要なデータを例示すると次の通りである。 Ａｌx Ｂy Ｇａ1-x-y Ａｓバッファ層２２について ｘ値：０．２５ 厚さ：２００〔ｎｍ〕 Δθ：６０ａｒｃｓｅｃ ＧａＡｓ層２３について 厚さ：２００〔ｎｍ〕 シリコン含有ＧａＡｓ層１５について 不純物濃度：１．２×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕The main data regarding each semiconductor layer in the fourth sample shown in FIG. 6 is illustrated as follows. Al x B y Ga 1-xy As for the buffer layer 22 x value: 0.25 Thickness: 200 nm, [Delta] [theta]: thickness about 60 arcsec GaAs layer 23: 200 nm, the impurity concentration for the silicon-containing GaAs layer 15: 1 .2 × 10 18 [cm -3 ] Thickness: 50 [nm]

【００６６】第四試料に見られるＡｌx Ｂy Ｇａ1-x-y
Ａｓバッファ層２２を用いることの利点は、Ａｌの割合
を大きくすると格子定数が大きくなり、Ｂの取り込みに
依る格子定数の低下を打ち消すことが可能となり、格子
定数のずれに起因する半導体装置に於ける信頼性の低下
を軽減できることにある。[0066] Al x B y Ga 1-xy seen in the fourth sample
The advantage of using the As buffer layer 22 is that the lattice constant increases as the proportion of Al increases, and it becomes possible to cancel the decrease in the lattice constant due to the incorporation of B. In the semiconductor device, the deviation of the lattice constant is caused. This is to reduce the decrease in reliability.

【００６７】図７はＡｌx Ｂy Ｇａ1-x-y ＡｓのＸ線回
折の測定結果を表す線図であり、横軸にはΔθ（ａｒｃ
ｓｅｃ）を、また、縦軸にはＸ線放射強度（任意単位）
をそれぞれ採ってある。図から明らかなように、Ｂを取
り込んだことに依って、格子定数が基板であるＧａＡｓ
側にシフトしている。[0067] Figure 7 is a diagram representing the result of measurement of X-ray diffraction of the Al x B y Ga 1-xy As, the horizontal axis [Delta] [theta] (arc
sec), and the vertical axis represents X-ray emission intensity (arbitrary unit)
Are taken respectively. As is clear from the figure, due to the incorporation of B, the lattice constant is GaAs, which is the substrate.
Have shifted to the side.

【００６８】ところで、ＡｌＧａＡｓにＢを６×１０18
〔cm-3〕までドーピングした場合に結晶中に生成される
深い準位について検討されたことが発表されている（要
すれば、「Ｐ．Ｍ．Ｍｏｏｎｅｙらに依る“Ｐｒｏｐｅ
ｒｔｉｅｓ ｏｆ ＤＸ ｃｅｎｔｅｒｓ ｉｎ Ａｌ
x Ｇａ1-x Ａｓ ｃｏ−ｄｏｐｅｄ ｗｉｔｈ ｂｏｒ
ｏｎ ａｎｄ ｓｉｌｉｃｏｎ”，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．５９（１９９１）２８２９）」、を参
照）。然しながら、この論文では、Ｓｉをドーピングし
たＡｌＧａＡｓ層に存在するＤＸセンタ、即ち、深い準
位の特性がＢのドーピングに依って変化しないことを明
らかにしたに留まっている。By the way, 6 × 10 18 B was added to AlGaAs.
It has been announced that the deep level generated in the crystal when doped to [cm −3 ] was investigated (if necessary, “Prop by PM Mooney et al.
rties of DX centers in Al
x Ga 1-x As co-doped with bor
on and silicon ", Appl. Phy
s. Lett. 59 (1991) 2829) "). However, this paper only reveals that the characteristics of the DX center, that is, the deep level, existing in the Si-doped AlGaAs layer does not change due to the B doping.

【００６９】図８はＢx Ｇａy Ｉｎ1-x-y Ａｓバッファ
層を用いた試料を表す要部切断側面図である。尚、この
試料を第五試料と呼ぶことにする。図に於いて、３１は
ＧａＡｓ基板、３２はＢx Ｇａy Ｉｎ1-x-y Ａｓバッフ
ァ層、３３はＡｌＧａＡｓ障壁層、３４はＧａＡｓ層、
３５はシリコン含有ＧａＡｓ層をそれぞれ示し、また、
３６は酸素イオン注入領域、３７はＳｉＯＮからなる絶
縁膜、３８はサイド・ゲート電極、３９はソース電極、
４０はドレイン電極をそれぞれ示している。尚、ＡｌＧ
ａＡｓ障壁層３３を設けた理由は、ＢＧａＡｓの場合と
同様、ＢＧａＩｎＡｓのエネルギ・バンド・ギャップが
ＧａＡｓより小さいので、キャリヤに対して有効な障壁
とはならないことに依る。[0069] FIG. 8 is a partial sectional side view showing a sample using the B x Ga y In 1-xy As buffer layer. This sample will be called the fifth sample. In the figure, 31 designates a GaAs substrate, 32 is B x Ga y In 1-xy As buffer layer, 33 is AlGaAs barrier layer, 34 a GaAs layer,
Denoted at 35 are GaAs layers containing silicon, and
36 is an oxygen ion implantation region, 37 is an insulating film made of SiON, 38 is a side gate electrode, 39 is a source electrode,
Reference numerals 40 denote drain electrodes, respectively. In addition, AlG
The reason for providing the aAs barrier layer 33 is that, as in the case of BGaAs, the energy band gap of BGaInAs is smaller than that of GaAs, so that it is not an effective barrier to carriers.

【００７０】図８に示された第五試料に於ける各半導体
層に関する主要なデータを例示すると次の通りである。The main data regarding each semiconductor layer in the fifth sample shown in FIG. 8 is illustrated as follows.

【００７１】 Ｂx Ｇａy Ｉｎ1-x-y Ａｓバッファ層
３２について 厚さ：２００〔ｎｍ〕 Δθ：０ａｒｃｓｅｃ ＡｌＧａＡｓ障壁層３３について ｘ値：０．２５ 厚さ：５０〔ｎｍ〕[0071] B x Ga y In 1-xy As buffer layer 32 for a thickness of 200 [nm] Δθ: 0arcsec x values for AlGaAs barrier layer 33: 0.25 Thickness: 50 [nm]

【００７２】 ＧａＡｓ層３４について 厚さ：２００〔ｎｍ〕 シリコン含有ＧａＡｓ層３５について 不純物濃度：１．２×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕Regarding GaAs layer 34 Thickness: 200 [nm] About silicon-containing GaAs layer 35 Impurity concentration: 1.2 × 10 18 [cm −3 ] Thickness: 50 [nm]

【００７３】第五試料に見られるＢx Ｇａy Ｉｎ1-x-y
Ａｓバッファ層３２を用いることの利点は、格子定数を
ＧａＡｓに一致させることが可能なことであり、格子定
数のずれに起因する半導体装置に於ける信頼性の低下を
軽減できることにある。B x Ga y In 1-xy seen in the fifth sample
The advantage of using the As buffer layer 32 is that the lattice constant can be made to match GaAs, and the reduction in reliability in the semiconductor device due to the deviation of the lattice constant can be reduced.

【００７４】図９はＡｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａｓ
バッファ層を用いた試料を表す要部切断側面図である。
尚、この試料を第六試料と呼ぶことにする。図に於い
て、４１はＧａＡｓ基板、４２はＡｌx Ｂy Ｇａz Ｉｎ
1-x-y-z Ａｓバッファ層、４３はＧａＡｓ層４４はシリ
コン含有ＧａＡｓ層をそれぞれ示し、また、４５は酸素
イオン注入領域、４６はＳｉＯＮからなる絶縁膜、４７
はサイド・ゲート電極、４８はソース電極、４９はドレ
イン電極をそれぞれ示している。尚、第六試料に於い
て、Ａｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａｓバッファ層４２
のエネルギ・バンド・ギャップをＧａＡｓよりも大きく
することができるので、Ａｌx Ｂy Ｇａz Ｉｎ1-x-y-z
Ａｓバッファ層４２とＧａＡｓ層４３との間にＡｌＧａ
Ａｓ障壁層のような障壁層を介在させることは必要な
い。[0074] Figure 9 is Al x B y Ga z In 1 -xyz As
It is a principal part cutting side view showing the sample which used the buffer layer.
This sample will be referred to as the sixth sample. In the figure, the GaAs substrate 41, 42 is Al x B y Ga z In
1-xyz As buffer layer, 43 is a GaAs layer 44 is a silicon-containing GaAs layer, 45 is an oxygen ion implantation region, 46 is an insulating film made of SiON, and 47 is an insulating film.
Is a side gate electrode, 48 is a source electrode, and 49 is a drain electrode. Incidentally, in the sixth sample, Al x B y Ga z In 1-xyz As the buffer layer 42
Since the energy band gap can be made larger than GaAs, Al x B y Ga z In 1-xyz
AlGa is formed between the As buffer layer 42 and the GaAs layer 43.
It is not necessary to interpose a barrier layer such as an As barrier layer.

【００７５】図９に示された第六試料に於ける各半導体
層に関する主要なデータを例示すると次の通りである。 Ａｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａｓバッファ層４２
について ｘ値：０．２５ 厚さ：２００〔ｎｍ〕 Δθ：２００ａｒｃｓｅｃ ＧａＡｓ層４３について 厚さ：２００〔ｎｍ〕 シリコン含有ＧａＡｓ層４４について 不純物濃度：１．２×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕The main data regarding each semiconductor layer in the sixth sample shown in FIG. 9 is illustrated as follows. Al x B y Ga z In 1 -xyz As the buffer layer 42
X value: 0.25 Thickness: 200 [nm] Δθ: 200 arcsec About GaAs layer 43 Thickness: 200 [nm] About silicon-containing GaAs layer 44 Impurity concentration: 1.2 × 10 18 [cm −3 ] Thickness : 50 [nm]

【００７６】第六試料に見られるＡｌx Ｂy Ｇａz Ｉｎ
1-x-y-z Ａｓバッファ層４２を用いることの利点は、格
子定数をＧａＡｓに合わせることが可能なこと、また、
ＧａＡｓに比較するとエネルギ・バンド・ギャップを大
きくすることができるから、ＡｌＧａＡｓを積層してエ
ネルギ・バンド・ギャップの不足を補うのは不要である
ことにある。[0076] Al x seen in the sixth sample B y Ga z In
The advantage of using the 1-xyz As buffer layer 42 is that the lattice constant can be adjusted to GaAs, and
Since the energy band gap can be made larger than that of GaAs, it is not necessary to stack AlGaAs to compensate for the lack of the energy band gap.

【００７７】前記説明した第四試料乃至第六試料につい
ても、前記第一試料について行なったサイド・ゲート効
果に関する実験と同じ実験を行なったところ、全く同じ
結果を得ることができた。When the same experiment as the side gate effect experiment conducted on the first sample was conducted on the above-mentioned fourth to sixth samples, the same result could be obtained.

【００７８】前記各試料の作成に於いては、Ｂの原料と
してはＴＥＢを用いたが、ジボラン（Ｂ2 Ｈ6 ）を用い
てＢx Ｇａ1-x Ａｓ、Ａｌx Ｂy Ｇａ1-x-y Ａｓ、Ｂx
Ｇａy Ｉｎ1-x-y Ａｓ、Ａｌx Ｂy Ｇａz Ｉｎ1-x-y-z
Ａｓなどのバッファ層を含む試料を作成したが、ＴＥＢ
を用いた場合と変わりなかった。尚、Ｂ2 Ｈ6 を用いる
場合には、水素希釈１０〔％〕のものを流量制御して供
給すると良い。[0078] said at creation of each sample, as a raw material for B was used TEB, diborane (B 2 H 6) using a B x Ga 1-x As, Al x B y Ga 1-xy As, B x
Ga y In 1-xy As, Al x B y Ga z In 1-xyz
I made a sample containing a buffer layer such as As.
Was the same as when using. When B 2 H 6 is used, it is advisable to supply hydrogen diluted with 10% at a controlled flow rate.

【００７９】前記した各試料に於ける各半導体層の成長
にはＭＯＣＶＤ法を適用した場合について説明したが、
ＭＢＥ法を適用して試料の作成も行なったところ、勿
論、良質のバッファ層が得られた。量産性を無視しても
よければ、ＭＢＥ法を適用することは好ましい。尚、そ
の場合も、Ｂの原料としてはＴＥＢ或いはＢ2 Ｈ6 を用
いる。The case where the MOCVD method is applied to the growth of each semiconductor layer in each sample described above has been described.
When the sample was prepared by applying the MBE method, a good quality buffer layer was obtained, of course. If the mass productivity can be ignored, it is preferable to apply the MBE method. Also in this case, TEB or B 2 H 6 is used as the B raw material.

【００８０】前記したところから、本発明に依る化合物
半導体装置及びその製造方法に於いては、 （１）半導体基板上に成長されたＢを含んだ高抵抗の化
合物半導体バッファ層及びそれを介して成長され且つ諸
半導体素子が作りこまれた化合物半導体層を備えてなる
ことを特徴とするか、或いは、From the above, in the compound semiconductor device and the method for manufacturing the same according to the present invention, (1) a high-resistance compound semiconductor buffer layer containing B grown on a semiconductor substrate Characterized in that it comprises a compound semiconductor layer which has been grown and in which various semiconductor elements have been built, or

【００８１】（２）前記（１）に於いて、Ｂを含んだ高
抵抗の化合物半導体バッファ層に於けるＢの組成が０．
００５以上であることを特徴とするか、或いは、(2) In the above (1), the composition of B in the high resistance compound semiconductor buffer layer containing B is 0.
Is 005 or more, or

【００８２】（３）前記（１）或いは（２）に於いて、
半導体基板上に成長されたＢを含んだ高抵抗の化合物半
導体バッファ層がＢx Ｇａ1-x Ａｓ或いはＡｌx Ｂy Ｇ
ａ1-x-y Ａｓ或いはＢx Ｇａy Ｉｎ1-x-y Ａｓ或いはＡ
ｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａｓから選択された材料か
らなることを特徴とするか、或いは、(3) In the above (1) or (2),
Compound semiconductor buffer layer of high resistivity including the grown B on the semiconductor substrate B x Ga 1-x As or Al x B y G
a 1-xy As, or B x Ga y In 1-xy As , or A
l x B y Ga z In 1 -xyz As or characterized in that it consists of a material selected from, or,

【００８３】（４）Ｂを含む材料をソースとする化学気
相成長法を適用することに依って半導体基板上にＢを含
んだ高抵抗の化合物半導体バッファ層を成長させる工程
が含まれてなることを特徴とするか、或いは、(4) A step of growing a high resistance compound semiconductor buffer layer containing B on a semiconductor substrate by applying a chemical vapor deposition method using a material containing B as a source is included. Or

【００８４】（５）前記（４）に於いて、化学気相成長
法を適用することに依って半導体基板上にＢを含んだ高
抵抗の化合物半導体バッファ層を成長させる際のソース
がジボラン（Ｂ2 Ｈ6 ）或いはＢＲ3 （Ｒはアルキル
基）或いはＢＲ2 Ｈ（Ｒはアルキル基）或いはＢＲＨ2
（Ｒはアルキル基）から選択された材料であることを特
徴とするか、或いは、(5) In the above (4), the source for growing the high-resistance compound semiconductor buffer layer containing B on the semiconductor substrate by applying the chemical vapor deposition method is diborane ( B 2 H 6 ) or BR 3 (R is an alkyl group) or BR 2 H (R is an alkyl group) or BRH 2
(R is an alkyl group), or a material selected from the following:

【００８５】（６）Ｂを含む材料をソースとする分子線
エピタキシャル成長法を適用することに依って半導体基
板上にＢを含んだ高抵抗の化合物半導体バッファ層を成
長させる工程が含まれてなることを特徴とするか、或い
は、(6) A step of growing a high-resistance compound semiconductor buffer layer containing B on a semiconductor substrate by applying a molecular beam epitaxial growth method using a material containing B as a source is included. Or

【００８６】（７）前記（６）に於いて、分子線エピタ
キシャル成長法を適用することに依って半導体基板上に
Ｂを含んだ高抵抗の化合物半導体バッファ層を成長させ
る際のソースがジボラン（Ｂ2 Ｈ6 ）或いはＢＲ3 （Ｒ
はアルキル基）或いはＢＲ2 Ｈ（Ｒはアルキル基）或い
はＢＲＨ2 （Ｒはアルキル基）から選択された材料であ
ることを特徴とする。(7) In (6) above, the source used when growing the high-resistance compound semiconductor buffer layer containing B on the semiconductor substrate by applying the molecular beam epitaxial growth method is diborane (B). 2 H 6 ) or BR 3 (R
Is an alkyl group) or BR 2 H (R is an alkyl group) or BRH 2 (R is an alkyl group).

【００８７】[0087]

【作用】前記手段を採ることに依り、本発明に依る化合
物半導体装置は、良質の高抵抗バッファ層を備えること
が可能となり、実用上で無視できないようなショート・
チャネル効果やサイド・ゲート効果の影響を受けること
は皆無となる。また、その製造は容易且つ簡単であっ
て、従来から多用されてきた通常の技術に依って実現す
ることができる。By adopting the above means, the compound semiconductor device according to the present invention can be provided with a high-quality high resistance buffer layer, and a short circuit which cannot be ignored in practical use.
It is completely unaffected by channel effects and side gate effects. Further, the manufacturing thereof is easy and simple, and can be realized by the usual technique which has been widely used in the past.

【００８８】[0088]

【実施例】図１０乃至図１７は本発明一実施例を解説す
る為の工程要所に於けるエンハンスメント／ディプレッ
ション（ｅｎｈａｎｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏ
ｎ：Ｅ／Ｄ）構成にしたＨＥＭＴの要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 10 to FIG. 17 are enhancement / depletion (enhancement / depletion) in the process steps for explaining one embodiment of the present invention.
(n: E / D) is a side sectional view of a main part of a HEMT having a structure of (E / D), which will be described below with reference to these drawings.

【００８９】図１０参照 １０−（１） ＭＯＣＶＤ法を適用することに依り、基板５１上にバッ
ファ層５２、障壁層５３、チャネル層５４、電子供給層
５５、閾値電圧制御層５６、第二のエッチング停止層５
７、電極コンタクト層５８、第一のエッチング停止層５
９、電極コンタクト層６０をそれぞれ順に積層成長させ
る。See FIG. 10 10- (1) By applying the MOCVD method, the buffer layer 52, the barrier layer 53, the channel layer 54, the electron supply layer 55, the threshold voltage control layer 56 and the second layer are formed on the substrate 51. Etching stop layer 5
7, electrode contact layer 58, first etching stop layer 5
9 and the electrode contact layer 60 are sequentially grown in layers.

【００９０】ここで、基板５１及び成長させた各半導体
層に関する主要なデータを例示すると次の通りである。 （１） 基板５１について 材料：ＧａＡｓ （２） バッファ層５２について 材料：ＢＧａＡｓ 厚さ：５０〔ｎｍ〕Here, the main data regarding the substrate 51 and each of the grown semiconductor layers will be exemplified below. (1) About substrate 51 Material: GaAs (2) About buffer layer 52 Material: BGaAs Thickness: 50 [nm]

【００９１】（３） 障壁層５３について 材料：ＡｌＧａＡｓ 厚さ：２００〔ｎｍ〕 （４） チャネル層５４について 材料：ノンドープＧａＡｓ 厚さ：２００〔ｎｍ〕(3) About the barrier layer 53 Material: AlGaAs Thickness: 200 [nm] (4) About the channel layer 54 Material: Non-doped GaAs Thickness: 200 [nm]

【００９２】（５） 電子供給層５５について 材料：ｎ−ＡｌＧａＡｓ ドナー濃度：２×１０18〔cm-3〕 厚さ：３０〔ｎｍ〕 （６） 閾値電圧制御層５６について 材料：ｎ−ＧａＡｓ ドナー濃度：２×１０18〔cm-3〕 厚さ：１０〔ｎｍ〕(5) About the electron supply layer 55 Material: n-AlGaAs Donor concentration: 2 × 10 18 [cm −3 ] Thickness: 30 [nm] (6) About the threshold voltage control layer 56 Material: n-GaAs donor Density: 2 × 10 18 [cm −3 ] Thickness: 10 [nm]

【００９３】（７） 第二のエッチング停止層５７につ
いて 材料：ｎ−ＡｌＧａＡｓ ドナー濃度：２×１０18〔cm-3〕 厚さ：５〔ｎｍ〕 （８） 電極コンタクト層５８について 材料：ｎ−ＧａＡｓ ドナー濃度：２×１０18〔cm-3〕 厚さ：４０〔ｎｍ〕(7) Regarding the second etching stop layer 57 Material: n-AlGaAs Donor concentration: 2 × 10 18 [cm −3 ] Thickness: 5 [nm] (8) About electrode contact layer 58 Material: n− GaAs donor concentration: 2 × 10 18 [cm −3 ] Thickness: 40 [nm]

【００９４】（９） 第一のエッチング停止層５９につ
いて 材料：ｎ−ＡｌＧａＡｓ ドナー濃度：２×１０18〔cm-3〕 厚さ：５〔ｎｍ〕 （１０） 電極コンタクト層６０について 材料：ｎ−ＧａＡｓ ドナー濃度：２×１０18〔cm-3〕 厚さ：１０〔ｎｍ〕(9) First etching stop layer 59 Material: n-AlGaAs Donor concentration: 2 × 10 18 [cm −3 ] Thickness: 5 [nm] (10) Electrode contact layer 60 Material: n− GaAs donor concentration: 2 × 10 18 [cm −3 ] Thickness: 10 [nm]

【００９５】図１１参照 １１−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、Ｅ−ＨＥＭＴ部分及びＤ−ＨＥＭＴ部分
を覆うレジスト膜を形成する。 １１−（２） エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、表面から基板５１
内に達するメサ・エッチングを行なってＥ−ＨＥＭＴ部
分とＤ−ＨＥＭＴ部分とを絶縁分離する。尚、この絶縁
分離は、プロトンや酸素イオンを打ち込んで絶縁分離領
域を形成することで実現させても良い。See FIG. 11 11- (1) A resist film covering the E-HEMT portion and the D-HEMT portion is formed by applying a resist process in the lithography technique. 11- (2) Wet with an etchant of hydrofluoric acid-based etchant
By applying the etching method, the substrate 51 is removed from the surface.
Mesa etching reaching inside is performed to insulate the E-HEMT portion and the D-HEMT portion from each other. Incidentally, this insulation separation may be realized by implanting protons or oxygen ions to form an insulation separation region.

【００９６】図１２参照 １２−（１） メサ・エッチングのマスクとして用いたレジスト膜を除
去してから、リソグラフィ技術に於けるレジスト・プロ
セスを適用することに依り、Ｅ−ＨＥＭＴ部分に於ける
ゲート近傍凹所形成予定部分に開口を有するレジスト膜
を形成する。See FIG. 12 12- (1) By removing the resist film used as the mask for the mesa etching and then applying the resist process in the lithography technique, the gate in the E-HEMT part is formed. A resist film having an opening is formed in a portion where a neighboring recess is to be formed.

【００９７】１２−（２） エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、前記レジスト膜の
ゲート近傍凹所形成予定部分の開口を介して表面から電
極コンタクト層５８に達するエッチングを行なってゲー
ト近傍凹所６０Ａを形成する。尚、図示されているよう
なゲート近傍凹所６０Ａを形成せずに、Ｅ−ＨＥＭＴ部
分に於ける電極コンタクト層６０及び第一のエッチング
停止層５９の全てを除去しても良い。12- (2) Wet using etchant of hydrofluoric acid type
By applying an etching method, etching is performed to reach the electrode contact layer 58 from the surface through the opening of the portion of the resist film in which the recess near the gate is to be formed to form the recess 60A near the gate. Alternatively, the electrode contact layer 60 and the first etching stop layer 59 in the E-HEMT portion may be entirely removed without forming the recess 60A near the gate as illustrated.

【００９８】図１３参照 １３−（１） ゲート近傍凹所６０Ａを形成した際のマスクとして用い
たレジスト膜を除去してから、化学気相堆積（ｃｈｅｍ
ｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶ
Ｄ）法を適用することに依り、厚さが例えば３００〔ｎ
ｍ〕のＳｉＯ2 からなる絶縁膜６１を形成する。See FIG. 13 13- (1) After removing the resist film used as the mask when the recess 60A near the gate is formed, chemical vapor deposition (chem) is performed.
ical vapor deposition: CV
By applying the method D), the thickness is, for example, 300 [n
[m], an insulating film 61 made of SiO 2 is formed.

【００９９】１３−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、Ｅ−ＨＥＭＴ部分及びＤ−ＨＥＭＴ部分
に於けるソース電極形成予定部分及びドレイン電極形成
予定部分にそれぞれ開口を有するレジスト膜を形成す
る。13- (2) By applying a resist process in the lithography technique, openings are respectively formed in the source electrode formation planned portion and the drain electrode formation planned portion in the E-HEMT portion and the D-HEMT portion. A resist film having is formed.

【０１００】１３−（３） エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、前記レジスト膜の
ソース電極形成予定部分及びドレイン電極形成予定部分
の開口を介し、絶縁膜６１のエッチングを行なってＥ−
ＨＥＭＴ部分及びＤ−ＨＥＭＴ部分に於けるソース電極
コンタクト窓及びドレイン電極コンタクト窓を形成す
る。13- (3) Wet using an etchant of hydrofluoric acid type etchant
By applying the etching method, the insulating film 61 is etched through the openings in the portion where the source electrode is to be formed and the portion where the drain electrode is to be formed in the resist film, so that the E-
A source electrode contact window and a drain electrode contact window in the HEMT portion and the D-HEMT portion are formed.

【０１０１】１３−（４） 前記ソース電極コンタクト窓及びドレイン電極コンタク
ト窓を形成した際のマスクとして用いたレジスト膜をそ
のまま残しておき、真空蒸着法を適用することに依り、
Ａｕ・Ｇｅ／Ａｕからなる電極金属膜を形成する。13- (4) By leaving the resist film used as the mask when the source electrode contact window and the drain electrode contact window are formed as it is and applying the vacuum deposition method,
An electrode metal film made of Au.Ge/Au is formed.

【０１０２】１３−（５） レジスト膜を溶解除去することで前記電極金属膜のパタ
ーニングを行なうリフト・オフ法を適用することに依っ
て、Ｅ−ＨＥＭＴ部分に於けるソース電極６２及びドレ
イン電極６３、Ｄ−ＨＥＭＴ部分に於けるソース電極６
４及びドレイン電極６５をそれぞれ形成し、その後、合
金化熱処理を行なう。13- (5) By applying the lift-off method of patterning the electrode metal film by dissolving and removing the resist film, the source electrode 62 and the drain electrode 63 in the E-HEMT part are applied. , The source electrode 6 in the D-HEMT part
4 and the drain electrode 65 are formed respectively, and then alloying heat treatment is performed.

【０１０３】図１４参照 １４−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、Ｅ−ＨＥＭＴ部分及びＤ−ＨＥＭＴ部分
のゲート・リセス形成予定部分に開口を有するレジスト
膜６６を形成する。See FIG. 14 14- (1) By applying a resist process in the lithographic technique, a resist film 66 having an opening in a portion where a gate recess is to be formed in the E-HEMT portion and the D-HEMT portion is formed. Form.

【０１０４】１４−（２） エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、レジスト膜６６を
マスクに絶縁膜６１のエッチングを行なって開口６１Ｅ
及び６１Ｄを形成する。14- (2) Wet using an etchant of hydrofluoric acid type etchant
By applying the etching method, the insulating film 61 is etched using the resist film 66 as a mask to form the opening 61E.
And 61D.

【０１０５】１４−（３） エッチング・ガスをＣＣｌ2 Ｆ2 とするドライ・エッチ
ング法を適用することに依り、Ｅ−ＨＥＭＴ部分では電
極コンタクト層５８の、また、Ｄ−ＨＥＭＴ部分では電
極コンタクト層６０のエッチングをそれぞれ行なって、
ゲート・リセス６７Ｅ及び６７Ｄを形成する。尚、この
場合、Ｅ−ＨＥＭＴ部分では、第二のエッチング停止層
５７が、また、Ｄ−ＨＥＭＴ部分では、第一のエッチン
グ停止層５９がそれぞれ作用してエッチングの自動的停
止を行なう。14- (3) By applying a dry etching method using CCl 2 F 2 as an etching gas, the electrode contact layer 58 is formed in the E-HEMT portion and the electrode contact layer is formed in the D-HEMT portion. 60 etching each,
Form gate recesses 67E and 67D. In this case, the second etching stopper layer 57 acts on the E-HEMT portion, and the first etching stopper layer 59 acts on the D-HEMT portion to stop the etching automatically.

【０１０６】図１５参照 １５−（１） エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依って、Ｅ−ＨＥＭＴ部
分では第二のエッチング停止層５７の、また、Ｄ−ＨＥ
ＭＴ部分では第一のエッチング停止層５９のエッチング
をそれぞれ行なって、ゲート・リセス６７Ｅ及び６７Ｄ
を延伸し、Ｅ−ＨＥＭＴ部分では閾値電圧制御層５６
の、また、Ｄ−ＨＥＭＴ部分では電極コンタクト層５８
のそれぞれ一部を表出させる。15- (1) Wet using an etchant of hydrofluoric acid type etchant
Depending on the application of the etching method, in the E-HEMT part the second etch stop layer 57 and also in the D-HE
In the MT portion, the first etching stop layer 59 is etched to form the gate recesses 67E and 67D.
The threshold voltage control layer 56 in the E-HEMT portion.
In addition, in the D-HEMT portion, the electrode contact layer 58
Show each part of.

【０１０７】この場合のエッチングは、第一のエッチン
グ停止層５９及び第二のエッチング停止層５７がそれぞ
れ５〔ｎｍ〕の厚さしかないので、そのエッチング時間
制御は容易である。尚、エッチング技術としては、ドラ
イ・エッチング法を適用して良いことは勿論である。In this case, since the first etching stop layer 59 and the second etching stop layer 57 each have a thickness of 5 [nm], the etching time can be easily controlled. Incidentally, it goes without saying that a dry etching method may be applied as the etching technique.

【０１０８】図１６参照 １６−（１） ＣＣｌ2 Ｆ2 をエッチング・ガスとするドライ・エッチ
ング法を適用することに依り、Ｅ−ＨＥＭＴ部分では閾
値電圧制御層５６の、また、Ｄ−ＨＥＭＴ部分では電極
コンタクト層５８のエッチングをそれぞれ行なって、ゲ
ート・リセス６７Ｅ及び６７Ｄを更に延伸する。尚、こ
の工程に於いては、Ｅ−ＨＥＭＴ部分では電子供給層５
５が、また、Ｄ−ＨＥＭＴ部分では第二のエッチング停
止層５７がそれぞれ作用してエッチングの自動的停止を
行なう。See FIG. 16 16- (1) By applying the dry etching method using CCl 2 F 2 as an etching gas, the threshold voltage control layer 56 at the E-HEMT portion and the D-HEMT portion at the E-HEMT portion are applied. Then, the electrode contact layer 58 is etched to further extend the gate recesses 67E and 67D. In this step, the electron supply layer 5 is formed in the E-HEMT part.
In the D-HEMT portion, the second etching stop layer 57 acts to stop the etching automatically.

【０１０９】図１７参照 １７−（１） ゲート・リセス６７Ｅ及び６７Ｄを形成するマスクとし
て用いたレジスト膜６６をそのまま残した状態で、例え
ば真空蒸着法を適用することに依り、厚さ例えば３００
〔ｎｍ〕のＡｌ膜を形成する。17- (1) With the resist film 66 used as a mask for forming the gate recesses 67E and 67D being left as it is, for example, by applying a vacuum deposition method, the thickness is reduced to, for example, 300.
An Al film of [nm] is formed.

【０１１０】１７−（２） 前記マスクとして用いたレジスト膜６６を溶解して除去
するリフト・オフ法を適用することに依り、前記Ａｌ膜
のパターニングを行ない、ショットキ・コンタクト・ゲ
ート電極６８及び６９を形成する。17- (2) The Al film is patterned by applying the lift-off method of dissolving and removing the resist film 66 used as the mask, and the Schottky contact gate electrodes 68 and 69 are formed. To form.

【０１１１】前記のようにして作成したＥ／Ｄ−ＨＥＭ
Ｔに於いては、それぞれ隣接するＥ／Ｄ−ＨＥＭＴ間に
実用上で問題となるようなサイド・ゲート効果は発生せ
ず、また、同じく実用上で問題となるようなショート・
チャネル効果も見られなかった。E / D-HEM prepared as described above
At T, the side gate effect, which is a problem in practical use, does not occur between the adjacent E / D-HEMTs, and a short circuit that is also a problem in practical use is generated.
No channel effect was observed.

【０１１２】前記実施例に挙げたＥ／Ｄ−ＨＥＭＴで
は、化合物半導体基板を用いたが、これは、例えばＭＥ
ＳＦＥＴの場合、Ｓｉに代替するとコストを著しく低下
させることができる。In the E / D-HEMT described in the above embodiment, a compound semiconductor substrate was used.
In the case of SFET, the cost can be remarkably reduced by replacing with Si.

【０１１３】本発明では、Ｓｉ基板上に形成したＢＧａ
Ａｓバッファ層をもつＭＥＳＦＥＴからなる集積回路装
置の実施例を作成したところ、サイド・ゲート効果やシ
ョート・チャネル効果については、前記実施例と変わり
ない効果が得られた。In the present invention, BGa formed on the Si substrate
When an example of an integrated circuit device including an MESFET having an As buffer layer was created, the same side gate effect and short channel effect as those of the above example were obtained.

【０１１４】その場合、具体的には、Ｓｉ基板上に厚い
例えば２〔μｍ〕程度のＧａＡｓバッファ層を成長さ
せ、その上に例えば厚さが５０〔ｎｍ〕のＢＧａＡｓバ
ッファ層（Δθ＝＋３５０）及び厚さ２００〔ｎｍ〕の
ＡｌＧａＡｓ（ｘ＝０．２５）障壁層を成長させ、その
上に所要の諸半導体層を積層してＭＥＳＦＥＴを作り込
めば良い。In this case, specifically, a thick GaAs buffer layer having a thickness of, for example, about 2 [μm] is grown on a Si substrate, and a BGaAs buffer layer having a thickness of, for example, 50 [nm] (Δθ = + 350) is grown thereon. Then, an AlGaAs (x = 0.25) barrier layer having a thickness of 200 nm is grown, and required semiconductor layers are laminated on the barrier layer to form a MESFET.

【０１１５】この実施例の場合、Ｓｉの格子定数は５．
４３０９５〔Å〕、ＧａＡｓの格子定数は５．６５３３
〔Å〕であるから、格子定数の違いであるΔａ／ａは
０．０４０９となって大きくなるが、近年、Ｓｉ上にＧ
ａＡｓを積層する技術が著しく進歩したので充分に実用
に耐える範囲内にある（要すれば、「Ｔ．Ｏｈｏｒｉ，
Ｔ．Ｋｉｋｋａｗａ，Ｍ．Ｓｕｚｕｋｉ，Ｔ．Ｔａｋａ
ｓａｋｉ，Ｊ．Ｋｕｍｅｎｏ，“Ｆａｂｒｉｃａｔｉｏ
ｎ ｏｆ ＨＥＭＴ ｏｎ Ｓｉ ｂｙ ＭＯＶＰＥ
ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ”，Ｍａｔｅ
ｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙ
ｍｐｏｓｉｕｍ ＰｒｏｃｅｅｄｉｎｇｓＶｏｌ．２４
０，５０５（１９９２）」、を参照）。In the case of this embodiment, the lattice constant of Si is 5.
43095 [Å], the lattice constant of GaAs is 5.6533.
Since it is [Å], Δa / a, which is the difference in lattice constant, is as large as 0.0409.
Since the technology for laminating aAs has been remarkably advanced, it is within the range of practical use (if necessary, “T. Ohori,
T. Kikkawa, M .; Suzuki, T .; Taka
Saki, J .; Kumeno, “Fabricatio”
no of HEMT on Si by MOVPE
for LSI Application ”, Mate
rials Research Society Sy
mposium Proceedings Vol. 24
0,505 (1992) ").

【０１１６】[0116]

【発明の効果】本発明に依る化合物半導体装置及びその
製造方法に於いては、半導体基板上にＢを含んだ高抵抗
の化合物半導体バッファ層を成長させ、それを介して諸
半導体素子を作り込む化合物半導体層を成長させるよう
にしている。In the compound semiconductor device and the method of manufacturing the same according to the present invention, a high-resistance compound semiconductor buffer layer containing B is grown on a semiconductor substrate, and various semiconductor elements are formed through it. The compound semiconductor layer is grown.

【０１１７】前記構成を採ることに依り、本発明に依る
化合物半導体装置は、良質の高抵抗バッファ層を備える
ことが可能となり、実用上で無視できないようなショー
ト・チャネル効果やサイド・ゲート効果の影響を受ける
ことは皆無となる。また、その製造は容易且つ簡単であ
って、従来から多用されてきた通常の技術に依って実現
することができる。By adopting the above structure, the compound semiconductor device according to the present invention can be provided with a high-quality high-resistance buffer layer, and has a short channel effect and a side gate effect which cannot be ignored in practical use. There will be no effect. Further, the manufacturing thereof is easy and simple, and can be realized by the usual technique which has been widely used in the past.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を成すに際してサイド・ゲート効果を評
価する為に作成した試料の一例を表す要部切断側面図で
ある。FIG. 1 is a cutaway side view of an essential part showing an example of a sample prepared to evaluate a side gate effect in forming the present invention.

【図２】図１に見られる試料を作成する際に各半導体層
を成長させた横型ＭＯＣＶＤ装置を表す要部説明図であ
る。2 is a principal part explanatory view showing a lateral MOCVD apparatus in which each semiconductor layer is grown when the sample shown in FIG. 1 is formed.

【図３】図１に見られる構成の試料に於けるＢＧａＡｓ
層を作成する際に於けるＴＥＢの流量と成長されたＢＧ
ａＡｓに於けるＸ線回折ピークのＧａＡｓ基板からのず
れΔθとの関係を主として表す線図である。FIG. 3 is BGaAs in a sample having the structure shown in FIG.
TEB flow rate and grown BG in creating layers
It is a diagram mainly showing the relationship with the deviation Δθ from the GaAs substrate of the X-ray diffraction peak in aAs.

【図４】図１に見られる構成の試料に於けるＢＧａＡｓ
層を作成する際に於けるＴＥＢの流量と成長されたＢＧ
ａＡｓに於けるキャリヤ濃度の変化をＣ−Ｖ法に依って
測定した結果を表す線図である。FIG. 4 is BGaAs in a sample having the structure shown in FIG.
TEB flow rate and grown BG in creating layers
It is a diagram showing the result of having measured the change of the carrier concentration in aAs by the CV method.

【図５】図１に見られる構成の試料に於けるサイド・ゲ
ート電極に電圧を印加した場合のドレイン・ソース間電
流の変化を表す線図である。5 is a diagram showing a change in drain-source current when a voltage is applied to the side gate electrode in the sample having the structure shown in FIG. 1. FIG.

【図６】Ａｌx Ｂy Ｇａ1-x-y Ａｓバッファ層を用いた
試料を表す要部切断側面図である。6 is a main part sectional side view showing a sample using the Al x B y Ga 1-xy As buffer layer.

【図７】Ａｌx Ｂy Ｇａ1-x-y ＡｓのＸ線回折の測定結
果を表す線図である。7 is a diagram representing the result of measurement of X-ray diffraction of the Al x B y Ga 1-xy As.

【図８】Ｂx Ｇａy Ｉｎ1-x-y Ａｓバッファ層を用いた
試料を表す要部切断側面図である。8 is a main part sectional side view showing a sample using the B x Ga y In 1-xy As buffer layer.

【図９】Ａｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａｓバッファ層
を用いた試料を表す要部切断側面図である。9 is a main part sectional side view showing a sample using the Al x B y Ga z In 1 -xyz As the buffer layer.

【図１０】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 10 is an enhancement / depletion (enhan) in a process key point for explaining one embodiment of the present invention.
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１１】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 11 is an enhancement / depletion (enhan) in a process key point for explaining an embodiment of the present invention.
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１２】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 12 is an enhancement / depletion (enhan) in a process key point for explaining an embodiment of the present invention.
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１３】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 13 is an enhancement / depletion (enhan) in process steps for explaining one embodiment of the present invention.
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１４】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 14: Enhancement / depletion (enhan) at a process step for explaining one embodiment of the present invention
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１５】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 15 is an enhancement / depletion (enhan) in a process key point for explaining an embodiment of the present invention.
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１６】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 16 is an enhancement / depletion (enhan) in a process key point for explaining one embodiment of the present invention.
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１７】本発明一実施例を解説する為の工程要所に於
けるエンハンスメント／ディプレッション（ｅｎｈａｎ
ｃｅｍｅｎｔ／ｄｅｐｌｅｔｉｏｎ：Ｅ／Ｄ）構成にし
たＨＥＭＴの要部切断側面図である。FIG. 17 is an enhancement / depletion (enhan) in a process key point for explaining an embodiment of the present invention.
It is a principal part cutting side view of HEMT which was set as the cement / depletion (E / D) structure.

【図１８】実験に用いる試料の作成について解説する為
の工程要所に於ける試料を表す要部切断側面図である。FIG. 18 is a side sectional view showing an essential part of a sample at a process key point for explaining the preparation of the sample used in the experiment.

【図１９】実験に用いる試料の作成について解説する為
の工程要所に於ける試料を表す要部切断側面図である。FIG. 19 is a side sectional view showing an essential part of a sample at a process key point for explaining the preparation of the sample used in the experiment.

【図２０】試料に於けるサイド・ゲート電圧とドレイン
・ソース間電流ＩDSとの関係を表す線図である。FIG. 20 is a diagram showing the relationship between the side-gate voltage and the drain-source current I DS in the sample.

【符号の説明】[Explanation of symbols]

５１ 基板 ５２ バッファ層 ５３ 障壁層 ５４ チャネル層 ５５ 電子供給層 ５６ 閾値電圧制御層 ５７ 第二のエッチング停止層 ５８ 電極コンタクト層 ５９ 第一のエッチング停止層 ６０ 電極コンタクト層 ６１ 絶縁膜 ６１Ｅ 開口 ６１Ｄ 開口 ６２ ソース電極 ６３ ドレイン電極 ６４ ソース電極 ６５ ドレイン電極 ６６ レジスト膜 ６７Ｅ ゲート・リセス ６７Ｄ ゲート・リセス ６８ ショットキ・コンタクト・ゲート電極 ６９ ショットキ・コンタクト・ゲート電極 51 substrate 52 buffer layer 53 barrier layer 54 channel layer 55 electron supply layer 56 threshold voltage control layer 57 second etching stop layer 58 electrode contact layer 59 first etching stop layer 60 electrode contact layer 61 insulating film 61E opening 61D opening 62 Source electrode 63 Drain electrode 64 Source electrode 65 Drain electrode 66 Resist film 67E Gate recess 67D Gate recess 68 Schottky contact gate electrode 69 Schottky contact gate electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/203 Ｍ 8122−4Ｍ 27/095 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Reference number within the agency FI Technical indication location H01L 21/203 M 8122-4M 27/095 7376-4M H01L 29/80 E

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】半導体基板上に成長されたＢを含んだ高抵
抗の化合物半導体バッファ層及びそれを介して成長され
且つ諸半導体素子が作りこまれた化合物半導体層を備え
てなることを特徴とする化合物半導体装置。1. A high-resistance compound semiconductor buffer layer containing B grown on a semiconductor substrate, and a compound semiconductor layer grown through the buffer layer and having various semiconductor elements built therein. Compound semiconductor device. 【請求項２】Ｂを含んだ高抵抗の化合物半導体バッファ
層に於けるＢの組成が０．００５以上であることを特徴
とする請求項１記載の化合物半導体装置。2. The compound semiconductor device according to claim 1, wherein the composition of B in the high resistance compound semiconductor buffer layer containing B is 0.005 or more. 【請求項３】半導体基板上に成長されたＢを含んだ高抵
抗の化合物半導体バッファ層がＢx Ｇａ1-x Ａｓ或いは
Ａｌx Ｂy Ｇａ1-x-y Ａｓ或いはＢx Ｇａy Ｉｎ1-x-y
Ａｓ或いはＡｌx Ｂy Ｇａz Ｉｎ1-x-y-z Ａｓから選択
された材料からなることを特徴とする請求項１或いは請
求項２記載の化合物半導体装置。3. A containing grown B on a semiconductor substrate compound having a high resistance semiconductor buffer layer B x Ga 1-x As or Al x B y Ga 1-xy As , or B x Ga y In 1-xy
As or Al x B y Ga z In 1 -xyz As characterized by comprising a material selected from claim 1 or claim 2 compound semiconductor device according. 【請求項４】Ｂを含む材料をソースとする化学気相成長
法を適用することに依って半導体基板上にＢを含んだ高
抵抗の化合物半導体バッファ層を成長させる工程が含ま
れてなることを特徴とする化合物半導体装置の製造方
法。4. A step of growing a high-resistance compound semiconductor buffer layer containing B on a semiconductor substrate by applying a chemical vapor deposition method using a material containing B as a source. A method for manufacturing a compound semiconductor device, comprising: 【請求項５】化学気相成長法を適用することに依って半
導体基板上にＢを含んだ高抵抗の化合物半導体バッファ
層を成長させる際のソースがジボラン（Ｂ2 Ｈ6 ）或い
はＢＲ3 （Ｒはアルキル基）或いはＢＲ2 Ｈ（Ｒはアル
キル基）或いはＢＲＨ2 （Ｒはアルキル基）から選択さ
れた材料であることを特徴とする請求項４記載の化合物
半導体装置の製造方法。5. A source for growing a high-resistance compound semiconductor buffer layer containing B on a semiconductor substrate by applying a chemical vapor deposition method is diborane (B 2 H 6 ) or BR 3 (source). The method for manufacturing a compound semiconductor device according to claim 4, wherein R is an alkyl group), BR 2 H (R is an alkyl group) or BRH 2 (R is an alkyl group). 【請求項６】Ｂを含む材料をソースとする分子線エピタ
キシャル成長法を適用することに依って半導体基板上に
Ｂを含んだ高抵抗の化合物半導体バッファ層を成長させ
る工程が含まれてなることを特徴とする化合物半導体装
置の製造方法。6. A step of growing a high resistance compound semiconductor buffer layer containing B on a semiconductor substrate by applying a molecular beam epitaxial growth method using a material containing B as a source. A method of manufacturing a compound semiconductor device having the characteristics. 【請求項７】分子線エピタキシャル成長法を適用するこ
とに依って半導体基板上にＢを含んだ高抵抗の化合物半
導体バッファ層を成長させる際のソースがジボラン（Ｂ
2 Ｈ6 ）或いはＢＲ3 （Ｒはアルキル基）或いはＢＲ2
Ｈ（Ｒはアルキル基）或いはＢＲＨ2 （Ｒはアルキル
基）から選択された材料であることを特徴とする請求項
６記載の化合物半導体装置の製造方法。7. A source used for growing a high-resistance compound semiconductor buffer layer containing B on a semiconductor substrate by applying a molecular beam epitaxial growth method is diborane (B).
2 H 6 ) or BR 3 (R is an alkyl group) or BR 2
7. The method for manufacturing a compound semiconductor device according to claim 6, wherein the material is a material selected from H (R is an alkyl group) or BRH 2 (R is an alkyl group).
JP5111267A 1993-05-13 1993-05-13 Compound semiconductor device and its manufacture Withdrawn JPH06326131A (en)

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JP2002176169A (en) * 2000-12-05 2002-06-21 Showa Denko Kk GaInP-BASED LAMINATED STRUCTURE BODY AND FIELD EFFECT TRANSISTOR MANUFACTURED BY USING THE SAME
US8067788B2 (en) 2007-04-02 2011-11-29 Renesas Electronics Corporation Semiconductor device

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