JPH06326044A - 半導体Ｓｉ基板および半導体Ｓｉ基板の製造方法 - Google Patents
半導体Ｓｉ基板および半導体Ｓｉ基板の製造方法Info
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- JPH06326044A JPH06326044A JP6015340A JP1534094A JPH06326044A JP H06326044 A JPH06326044 A JP H06326044A JP 6015340 A JP6015340 A JP 6015340A JP 1534094 A JP1534094 A JP 1534094A JP H06326044 A JPH06326044 A JP H06326044A
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Abstract
(57)【要約】
【目的】 Si半導体素子の製造プロセスにおいて、反り
や熱処理によるストレス発生の恐れが大幅に低減され、
信頼性および歩留まり良好に、所要の半導体素子化し得
る半導体Si基板およびその製造方法の提供を目的とす
る。 【構成】 半導体Si基板は、酸素析出物が生成された半
導体Si基板であって、前記酸素析出物に含まれている酸
素原子が 5×1010個以上で、酸素析出物の密度が2×10
8 個／cm3 以下であること、あるいは前記酸素析出物に
含まれている酸素原子が 5×1010個未満で、酸素析出物
の密度が 2×1010個／cm3 以下であることを特徴とす
る。また、この発明の半導体Si基板の製造方法は、いわ
ゆるチョクラルスキー（Czochralski)法によるSi単結晶
の成長において、 800〜1000℃間の平均昇温速度をV1
［℃／min ] 、Si単結晶引上げ速度 V2 ［mm／min ] と
したとき、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、前記平均昇温速度および単結晶引上げ
速度を設定して成長させたSi単結晶をウェーハー化する
ことを特徴とする。
や熱処理によるストレス発生の恐れが大幅に低減され、
信頼性および歩留まり良好に、所要の半導体素子化し得
る半導体Si基板およびその製造方法の提供を目的とす
る。 【構成】 半導体Si基板は、酸素析出物が生成された半
導体Si基板であって、前記酸素析出物に含まれている酸
素原子が 5×1010個以上で、酸素析出物の密度が2×10
8 個／cm3 以下であること、あるいは前記酸素析出物に
含まれている酸素原子が 5×1010個未満で、酸素析出物
の密度が 2×1010個／cm3 以下であることを特徴とす
る。また、この発明の半導体Si基板の製造方法は、いわ
ゆるチョクラルスキー（Czochralski)法によるSi単結晶
の成長において、 800〜1000℃間の平均昇温速度をV1
［℃／min ] 、Si単結晶引上げ速度 V2 ［mm／min ] と
したとき、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、前記平均昇温速度および単結晶引上げ
速度を設定して成長させたSi単結晶をウェーハー化する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体Si基板および半導
体Si基板の製造方法に係り、特に LSI半導体素子などの
製造に適する半導体Si基板、およびその製造方法に関す
る。
体Si基板の製造方法に係り、特に LSI半導体素子などの
製造に適する半導体Si基板、およびその製造方法に関す
る。
【０００２】
【従来の技術】たとえば LSI半導体素子（ LSI半導体装
置）などの製造には、一般的に、チョクラルスキー（Cz
ochralski)法で製造されたSi単結晶をウェーハー化（半
導体Si基板化）し、このウェーハーを素材として用いて
いる。ところで、前記Siの単結晶を成長させる過程で
は、溶融用のるつぼや雰囲気から、成長するSi単結晶内
に過剰な酸素が溶け込み易い傾向が認められる。そし
て、このSi単結晶から切り出したSi基板を、ガス雰囲気
中，1000℃以下で熱処理（アニーリング）すると、前記
Si基板中に過剰に溶け込んでいる酸素が、半導体Si基板
内部に酸素析出物を生成する。さらに、半導体Si基板内
部に酸化誘起層欠陥 (OSF)を発生して、 p-n接合のリー
ク発生や形成した半導体素子の特性劣化の原因となる。
ここで、半導体Si基板内部の酸素析出物とは、結晶微細
欠陥に酸素が集まることを意味し、結晶微細欠陥 1個当
たりの酸素原子数が指標になる。
置）などの製造には、一般的に、チョクラルスキー（Cz
ochralski)法で製造されたSi単結晶をウェーハー化（半
導体Si基板化）し、このウェーハーを素材として用いて
いる。ところで、前記Siの単結晶を成長させる過程で
は、溶融用のるつぼや雰囲気から、成長するSi単結晶内
に過剰な酸素が溶け込み易い傾向が認められる。そし
て、このSi単結晶から切り出したSi基板を、ガス雰囲気
中，1000℃以下で熱処理（アニーリング）すると、前記
Si基板中に過剰に溶け込んでいる酸素が、半導体Si基板
内部に酸素析出物を生成する。さらに、半導体Si基板内
部に酸化誘起層欠陥 (OSF)を発生して、 p-n接合のリー
ク発生や形成した半導体素子の特性劣化の原因となる。
ここで、半導体Si基板内部の酸素析出物とは、結晶微細
欠陥に酸素が集まることを意味し、結晶微細欠陥 1個当
たりの酸素原子数が指標になる。
【０００３】こうした半導体Si基板内部の酸素析出物に
起因する問題に対応して、Si単結晶から切り出した半導
体Si基板に、予め熱処理を施すことにより、半導体Si基
板表面層の酸素を外方に拡散させることが知られてい
る。すなわち、前記半導体Si基板表面層の酸素を外方へ
拡散することによって、DZ層(Denuded Zone)と呼称され
る無欠陥層を半導体Si基板表面に形成し、前記酸化誘起
層欠陥の発生を抑えることも試みられている。
起因する問題に対応して、Si単結晶から切り出した半導
体Si基板に、予め熱処理を施すことにより、半導体Si基
板表面層の酸素を外方に拡散させることが知られてい
る。すなわち、前記半導体Si基板表面層の酸素を外方へ
拡散することによって、DZ層(Denuded Zone)と呼称され
る無欠陥層を半導体Si基板表面に形成し、前記酸化誘起
層欠陥の発生を抑えることも試みられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記予
備的に加熱処理を施した場合には、半導体Si基板内部に
溶け込んでいる過剰な酸素が多量の酸素析出物を生成し
易い。そして、前記過度な酸素析出物の生成は、半導体
Si基板の反り発生の原因となる一方、半導体Si基板の機
械的強度の劣化原因ともなる。したがって、この種の半
導体Si基板を素材として、たとえば LSI素子を製造した
場合には、前記半導体Si基板の反り発生や機械的強度の
劣化の問題が影響して、製品の歩留まりなどが低下する
という問題がある。
備的に加熱処理を施した場合には、半導体Si基板内部に
溶け込んでいる過剰な酸素が多量の酸素析出物を生成し
易い。そして、前記過度な酸素析出物の生成は、半導体
Si基板の反り発生の原因となる一方、半導体Si基板の機
械的強度の劣化原因ともなる。したがって、この種の半
導体Si基板を素材として、たとえば LSI素子を製造した
場合には、前記半導体Si基板の反り発生や機械的強度の
劣化の問題が影響して、製品の歩留まりなどが低下する
という問題がある。
【０００５】このような問題への対策として、前記 LSI
素子の製造用素材である半導体Si基板中の酸素濃度や微
小欠陥数を規定し、酸素析出物の生成数量を制御するこ
とも試みられている。しかしながら、前記酸素析出物の
サイズや数は、半導体Si基板の熱履歴，含有炭素の濃
度，Si単結晶成長時の引上げ速度などの条件によって大
幅に変化する。したがって、いわゆる無欠陥層を形成し
た高品質の半導体Si基板を得ることは、事実上困難であ
る。つまり、製造プロセス中において、反りや熱処理に
よるストレスが発生しない半導体Si基板の使用、または
反りや熱処理によるストレスが発生しない半導体Si基板
化の有効な処理手段、あるいは反りや熱処理によるスト
レスを発生せずに半導体Si基板を素子化する製造条件の
設定などが困難なため、ある程度の歩留まり低下を犠牲
にせざるを得ないのが実情といえる。 本発明は上記事
情に対処してなされたもので、Siデバイスの製造プロセ
スにおいて、反りの発生や熱処理によるストレス発生の
恐れが大幅に低減され、信頼性の高い半導体素子（半導
体装置）を、歩留まりよく形成し得る半導体Si基板およ
びその製造方法の提供を目的とする。
素子の製造用素材である半導体Si基板中の酸素濃度や微
小欠陥数を規定し、酸素析出物の生成数量を制御するこ
とも試みられている。しかしながら、前記酸素析出物の
サイズや数は、半導体Si基板の熱履歴，含有炭素の濃
度，Si単結晶成長時の引上げ速度などの条件によって大
幅に変化する。したがって、いわゆる無欠陥層を形成し
た高品質の半導体Si基板を得ることは、事実上困難であ
る。つまり、製造プロセス中において、反りや熱処理に
よるストレスが発生しない半導体Si基板の使用、または
反りや熱処理によるストレスが発生しない半導体Si基板
化の有効な処理手段、あるいは反りや熱処理によるスト
レスを発生せずに半導体Si基板を素子化する製造条件の
設定などが困難なため、ある程度の歩留まり低下を犠牲
にせざるを得ないのが実情といえる。 本発明は上記事
情に対処してなされたもので、Siデバイスの製造プロセ
スにおいて、反りの発生や熱処理によるストレス発生の
恐れが大幅に低減され、信頼性の高い半導体素子（半導
体装置）を、歩留まりよく形成し得る半導体Si基板およ
びその製造方法の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明に係る第１の半導
体Si基板は、酸素析出物が生成された半導体Si基板にお
いて、前記酸素析出物に含まれている酸素原子が 5×10
10個以上の酸素析出物の密度が 2×108 個／cm3 以下で
あることを特徴とする。
体Si基板は、酸素析出物が生成された半導体Si基板にお
いて、前記酸素析出物に含まれている酸素原子が 5×10
10個以上の酸素析出物の密度が 2×108 個／cm3 以下で
あることを特徴とする。
【０００７】本発明に係る第２の半導体Si基板は、酸素
析出物が生成された半導体Si基板において、前記酸素析
出物に含まれている酸素原子が 5×1010個未満の酸素析
出物の密度が 2×1010個／cm3 以下であることを特徴と
する。
析出物が生成された半導体Si基板において、前記酸素析
出物に含まれている酸素原子が 5×1010個未満の酸素析
出物の密度が 2×1010個／cm3 以下であることを特徴と
する。
【０００８】本発明に係る第３の半導体Si基板は、酸素
析出物が生成された半導体Si基板において、前記酸素析
出物が酸素原子の含有量が 5×1010個以上、酸素析出物
の密度が 2×108 個／cm3 以下の酸素析出物および酸素
原子の含有量が 5×1010個未満、酸素析出物の密度が 2
×1010個／cm3 以下の酸素析出物より成ることを特徴と
する。
析出物が生成された半導体Si基板において、前記酸素析
出物が酸素原子の含有量が 5×1010個以上、酸素析出物
の密度が 2×108 個／cm3 以下の酸素析出物および酸素
原子の含有量が 5×1010個未満、酸素析出物の密度が 2
×1010個／cm3 以下の酸素析出物より成ることを特徴と
する。
【０００９】本発明に係る半導体Si基板の製造方法は、
チョクラルスキー（Czochralski)法によるSi単結晶の成
長において、 800〜1000℃間の平均昇温速度を V1 ［℃
／min ] 、単結晶引上げ速度 V2 ［mm／min ] としたと
き、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、前記平均昇温速度を設定して成長させ
たSi単結晶をウェハ化し、さらに要すれば、ウエハに 8
00〜1000℃で無欠陥層化の処理を行うことを特徴とす
る。
チョクラルスキー（Czochralski)法によるSi単結晶の成
長において、 800〜1000℃間の平均昇温速度を V1 ［℃
／min ] 、単結晶引上げ速度 V2 ［mm／min ] としたと
き、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、前記平均昇温速度を設定して成長させ
たSi単結晶をウェハ化し、さらに要すれば、ウエハに 8
00〜1000℃で無欠陥層化の処理を行うことを特徴とす
る。
【００１０】そして、前記本発明は次のような実験から
の知見に基づいてなされたものである。すなわち、引上
げ速度の異なるSi単結晶から切り出した半導体Si基板に
予め熱処理施し、半導体Si基板表面層の酸素を外方に拡
散させ、この拡散によってDZ層と呼称される無欠陥層を
半導体Si基板表面に形成させた。次いで、前記無欠陥層
を形成させた半導体Si基板について、半導体Si基板中に
生成している酸素析出物に含まれている酸素原子数およ
び密度が、半導体素子化（半導体装置化）において歩留
まりにどのように関係するか実験，検討した。
の知見に基づいてなされたものである。すなわち、引上
げ速度の異なるSi単結晶から切り出した半導体Si基板に
予め熱処理施し、半導体Si基板表面層の酸素を外方に拡
散させ、この拡散によってDZ層と呼称される無欠陥層を
半導体Si基板表面に形成させた。次いで、前記無欠陥層
を形成させた半導体Si基板について、半導体Si基板中に
生成している酸素析出物に含まれている酸素原子数およ
び密度が、半導体素子化（半導体装置化）において歩留
まりにどのように関係するか実験，検討した。
【００１１】その結果、 (a)半導体Si基板中の酸素析出
物に含まれている酸素原子 5×1010個以上で形成された
酸素析出物の密度が 2×108 個／cm3 以下である場合、
または (b)半導体Si基板中の酸素析出物に含まれている
酸素原子 5×1010個未満で形成された酸素析出物の密度
が 2×1010個／cm3 以下である場合、前記のような反り
発生など大幅に解消されることを確認した。すなわち、
半導体Si基板中の酸素析出物に含まれている酸素原子
数、および酸素析出物の密度が前記範囲内にある場合
は、半導体素子化のプロセス中、半導体Si基板に反りが
生じ難く、また熱などに対するストレスマージンが広く
なって、歩留まりなどの向上も図り得る。
物に含まれている酸素原子 5×1010個以上で形成された
酸素析出物の密度が 2×108 個／cm3 以下である場合、
または (b)半導体Si基板中の酸素析出物に含まれている
酸素原子 5×1010個未満で形成された酸素析出物の密度
が 2×1010個／cm3 以下である場合、前記のような反り
発生など大幅に解消されることを確認した。すなわち、
半導体Si基板中の酸素析出物に含まれている酸素原子
数、および酸素析出物の密度が前記範囲内にある場合
は、半導体素子化のプロセス中、半導体Si基板に反りが
生じ難く、また熱などに対するストレスマージンが広く
なって、歩留まりなどの向上も図り得る。
【００１２】さらに、前記酸素析出物に含まれている酸
素原子および酸素析出物の密度の規制においては、 (c)
半導体Si基板中の酸素析出物が、酸素原子の含有量 5×
1010個以上、酸素析出物の密度が 2×108 個／cm3 以下
の酸素析出物と、酸素原子の含有量 5×1010個未満、酸
素析出物の密度が 2×1010個／cm3 以下の酸素析出物と
の混合系であっても、前記のような反り発生など大幅に
解消される。
素原子および酸素析出物の密度の規制においては、 (c)
半導体Si基板中の酸素析出物が、酸素原子の含有量 5×
1010個以上、酸素析出物の密度が 2×108 個／cm3 以下
の酸素析出物と、酸素原子の含有量 5×1010個未満、酸
素析出物の密度が 2×1010個／cm3 以下の酸素析出物と
の混合系であっても、前記のような反り発生など大幅に
解消される。
【００１３】また、チョクラルスキー法によるSi単結晶
の引上げ時における引上げ速度 V2［mm／min ] に対
し、 800〜1000℃間の平均昇温速度を V1 ［℃／min ]
としたとき、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、 800〜1000℃間の平均昇温速度を V1
［℃／min ] およびSi単結晶の引上げ速度 V2 ［mm／mi
n ] を選択，設定したとき、成長させたSi単結晶が LSI
半導体素子の製造に適することを見出した。すなわち、
前記条件で成長させたSi単結晶から、酸素析出物に含ま
れている酸素原子が 5×1010個以上で形成された酸素析
出物の密度が 2×108 個／cm3 以下、または酸素析出物
に含まれている酸素原子が 5×1010個未満で形成された
酸素析出物の密度が 2×1010個／cm3 以下の半導体Si基
板の得られる割合が多いことを確認した。そして、本発
明は、前記確認した事項に着目して達成するに至ったも
のである。
の引上げ時における引上げ速度 V2［mm／min ] に対
し、 800〜1000℃間の平均昇温速度を V1 ［℃／min ]
としたとき、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、 800〜1000℃間の平均昇温速度を V1
［℃／min ] およびSi単結晶の引上げ速度 V2 ［mm／mi
n ] を選択，設定したとき、成長させたSi単結晶が LSI
半導体素子の製造に適することを見出した。すなわち、
前記条件で成長させたSi単結晶から、酸素析出物に含ま
れている酸素原子が 5×1010個以上で形成された酸素析
出物の密度が 2×108 個／cm3 以下、または酸素析出物
に含まれている酸素原子が 5×1010個未満で形成された
酸素析出物の密度が 2×1010個／cm3 以下の半導体Si基
板の得られる割合が多いことを確認した。そして、本発
明は、前記確認した事項に着目して達成するに至ったも
のである。
【００１４】本発明において、半導体Si基板中の酸素析
出物に含まれている酸素原子数および酸素析出物の密度
は、次のようにして求めたものである。すなわち、２次
イオン質量分析計を用いた酸素原子数の測定で、１次イ
オンとして 14.5KeVのCs［＋イオン］を、 6mA／cm3 の
イオン電流密度で照射したときの測定値である。そし
て、この測定条件における酸素の検出限界は 2×1016個
／cm3 ，酸素原子数の検出限界は 3×108 個である。一
方、前記Si単結晶の成長条件時の平均昇温速度V1 ［℃
／min ] は、 800〜1000℃間を通じてのことである。し
たがって、昇温の経緯は、直線的，階段的，凹曲線的も
しくは凸曲線的などいずれでもよいが、一般的に直線的
な昇温が望ましい。
出物に含まれている酸素原子数および酸素析出物の密度
は、次のようにして求めたものである。すなわち、２次
イオン質量分析計を用いた酸素原子数の測定で、１次イ
オンとして 14.5KeVのCs［＋イオン］を、 6mA／cm3 の
イオン電流密度で照射したときの測定値である。そし
て、この測定条件における酸素の検出限界は 2×1016個
／cm3 ，酸素原子数の検出限界は 3×108 個である。一
方、前記Si単結晶の成長条件時の平均昇温速度V1 ［℃
／min ] は、 800〜1000℃間を通じてのことである。し
たがって、昇温の経緯は、直線的，階段的，凹曲線的も
しくは凸曲線的などいずれでもよいが、一般的に直線的
な昇温が望ましい。
【００１５】
【作用】本発明に係る半導体Si基板は、半導体Si基板中
の酸素析出物を一定の範囲内に選択，制御したことによ
り、半導体Si基板の反りの発生や機械的な劣化など低減
される。したがって、たとえば LSI半導体素子の製造プ
ロセスでの歩留まり向上や、信頼性の高い LSI半導体素
子などの形成，構成に大きく寄与することになる。 ま
た、本発明に係る半導体Si基板の製造法によれば、上記
のようにSi単結晶の成長条件を設定することにより、反
りの発生や機械的な劣化などが低減され、信頼性の高い
LSI半導体素子などを歩留まりよく製造し得る半導体Si
基板を容易に得ることが可能となる。
の酸素析出物を一定の範囲内に選択，制御したことによ
り、半導体Si基板の反りの発生や機械的な劣化など低減
される。したがって、たとえば LSI半導体素子の製造プ
ロセスでの歩留まり向上や、信頼性の高い LSI半導体素
子などの形成，構成に大きく寄与することになる。 ま
た、本発明に係る半導体Si基板の製造法によれば、上記
のようにSi単結晶の成長条件を設定することにより、反
りの発生や機械的な劣化などが低減され、信頼性の高い
LSI半導体素子などを歩留まりよく製造し得る半導体Si
基板を容易に得ることが可能となる。
【００１６】
【実施例】以下図１，図２，図３，図４，図５，図６を
参照して本発明の第１の実施例を説明する。なお、この
実施例において、半導体Si基板中の酸素析出物に含まれ
ている酸素原子数、および酸素の密度は、２次イオン質
量分析計を用いて求めたものである。すなわち、２次イ
オン質量分析計を用いた酸素原子数の測定は、１次イオ
ンに 14.5KeVのCs［＋イオン］を、 6mA／cm3 のイオン
電流密度の条件で照射したときの測定値である。ここで
酸素の検出限界は 2×1016個／cm3 ，酸素原子数の検出
限界は 3×108 個である。
参照して本発明の第１の実施例を説明する。なお、この
実施例において、半導体Si基板中の酸素析出物に含まれ
ている酸素原子数、および酸素の密度は、２次イオン質
量分析計を用いて求めたものである。すなわち、２次イ
オン質量分析計を用いた酸素原子数の測定は、１次イオ
ンに 14.5KeVのCs［＋イオン］を、 6mA／cm3 のイオン
電流密度の条件で照射したときの測定値である。ここで
酸素の検出限界は 2×1016個／cm3 ，酸素原子数の検出
限界は 3×108 個である。
【００１７】実施例１ 先ず、いわゆるチョクラルスキー法で、引上げ速度 1.0
mm／min にて成長させたSi単結晶から、厚さ 0.7mmの半
導体Si基板（Siウエハ）を、通常行われている切断手段
で切り出した。次いで、前記切り出した半導体Si基板
を、水素雰囲気中、 800℃， 900℃，あるいは1000℃
で、それぞれ 4時間の熱処理を施した。前記熱処理によ
って、各半導体Si基板表面層の酸素を外方に拡散させ、
この酸素の外方拡散により、DZ層と呼称される無欠陥層
をSi基板表面に形成した。その後、前記無欠陥層を表面
に形成した半導体Si基板を、それぞれ n MOS型の LSI半
導体素子の製造工程に投入して、 LSI半導体素子を製造
した。そして、この LSI半導体素子化（製品化）におけ
る歩留まりを、それぞれ求めたところ、図１に示すごと
くであった。つまり、前記無欠陥層化の処理温度が低い
ほど、半導体Si基板の劣化に起因する不良品の発生率が
高かった。
mm／min にて成長させたSi単結晶から、厚さ 0.7mmの半
導体Si基板（Siウエハ）を、通常行われている切断手段
で切り出した。次いで、前記切り出した半導体Si基板
を、水素雰囲気中、 800℃， 900℃，あるいは1000℃
で、それぞれ 4時間の熱処理を施した。前記熱処理によ
って、各半導体Si基板表面層の酸素を外方に拡散させ、
この酸素の外方拡散により、DZ層と呼称される無欠陥層
をSi基板表面に形成した。その後、前記無欠陥層を表面
に形成した半導体Si基板を、それぞれ n MOS型の LSI半
導体素子の製造工程に投入して、 LSI半導体素子を製造
した。そして、この LSI半導体素子化（製品化）におけ
る歩留まりを、それぞれ求めたところ、図１に示すごと
くであった。つまり、前記無欠陥層化の処理温度が低い
ほど、半導体Si基板の劣化に起因する不良品の発生率が
高かった。
【００１８】一方、前記無欠陥層化の処理温度を 800℃
に設定して行ったSi基板の中から、半導体Si基板中の酸
素析出物に含まれている酸素原子が 5×1010個以上で、
形成された酸素析出物の密度が 0.8×108 個／cm3 〜 5
×108 個／cm3 の半導体Si基板を選択した。そして、こ
れらの半導体Si基板を、それぞれ n MOS型の LSI半導体
素子の製造工程に投入して、 LSI半導体素子を製造し
た。この LSI半導体素子化における歩留まりを、それぞ
れ求めたところ、図２に示すごとくであった。図２から
分かるように、酸素析出物の密度が 2×108 個／cm3 以
下では良好な歩留まりを示すが、酸素析出物の密度が 2
×108 個／cm3 を超えると製品化時の歩留まりが大幅に
低減する。
に設定して行ったSi基板の中から、半導体Si基板中の酸
素析出物に含まれている酸素原子が 5×1010個以上で、
形成された酸素析出物の密度が 0.8×108 個／cm3 〜 5
×108 個／cm3 の半導体Si基板を選択した。そして、こ
れらの半導体Si基板を、それぞれ n MOS型の LSI半導体
素子の製造工程に投入して、 LSI半導体素子を製造し
た。この LSI半導体素子化における歩留まりを、それぞ
れ求めたところ、図２に示すごとくであった。図２から
分かるように、酸素析出物の密度が 2×108 個／cm3 以
下では良好な歩留まりを示すが、酸素析出物の密度が 2
×108 個／cm3 を超えると製品化時の歩留まりが大幅に
低減する。
【００１９】また、無欠陥層化の処理温度を 900℃，あ
るいは1000℃に設定して行った半導体Si基板の中から、
半導体Si基板中の酸素析出物に含まれている酸素原子が
5×1010個以上で、形成された酸素析出物の密度が 0.8
×108 個／cm3 〜 5×108 個／cm3 の半導体Si基板を選
択した。そして、これらの半導体Si基板を n MOS型のLS
I半導体素子の製造工程に投入して、 LSI半導体素子を
製造した。この LSI半導体素子化における歩留まりを、
それぞれ求めたところ、酸素析出物の密度が 2×108 個
／cm3 以下では良好な歩留まりを示すが、酸素析出物の
密度が 2×108個／cm3 を超えると歩留まりが大幅に低
減していた。
るいは1000℃に設定して行った半導体Si基板の中から、
半導体Si基板中の酸素析出物に含まれている酸素原子が
5×1010個以上で、形成された酸素析出物の密度が 0.8
×108 個／cm3 〜 5×108 個／cm3 の半導体Si基板を選
択した。そして、これらの半導体Si基板を n MOS型のLS
I半導体素子の製造工程に投入して、 LSI半導体素子を
製造した。この LSI半導体素子化における歩留まりを、
それぞれ求めたところ、酸素析出物の密度が 2×108 個
／cm3 以下では良好な歩留まりを示すが、酸素析出物の
密度が 2×108個／cm3 を超えると歩留まりが大幅に低
減していた。
【００２０】図３は、前記無欠陥層化処理を 800℃， 9
00℃，あるいは1000℃で行った酸素析出物に含まれてい
る酸素原子が 5×1010個以上で、形成された酸素析出物
の密度が 2×108 個／cm3 以下の半導体Si基板を素材と
し、 LSI半導体素子を製造したときの、製品歩留まり率
を併せて示したものである。
00℃，あるいは1000℃で行った酸素析出物に含まれてい
る酸素原子が 5×1010個以上で、形成された酸素析出物
の密度が 2×108 個／cm3 以下の半導体Si基板を素材と
し、 LSI半導体素子を製造したときの、製品歩留まり率
を併せて示したものである。
【００２１】前記では酸素析出物が生成された半導体Si
基板において、前記酸素析出物に含まれている酸素原子
が 5×1010個以上で、形成された酸素析出物の密度が 2
×108 個／cm3 以下であるSi半導体基板について例示し
た。さらに、酸素析出物が生成された半導体Si基板にお
いて、前記酸素析出物に含まれている酸素原子が 5×10
10個未満で、形成された酸素析出物の密度が 2×1010個
／cm3 以下である半導体Si基板を素材とし、前記例示の
場合と同様に n MOS型の LSI半導体素子を製造した。す
なわち、酸素析出物に含まれている酸素原子が 5×1010
個未満で、京成された酸素析出物の密度が 2×1010個／
cm3 以下である半導体Si基板を、 n MOS型の LSI半導体
素子の製造工程に投入し、 LSI半導体素子を製造した。
そして、この LSI半導体素子化における歩留まりを、そ
れぞれ求めたところ、酸素析出物に含まれている酸素原
子が 5×1010個未満で、形成された酸素析出物の密度が
2×1010個／cm3 以下の場合は、いずれも良好な歩留ま
り率を示した。
基板において、前記酸素析出物に含まれている酸素原子
が 5×1010個以上で、形成された酸素析出物の密度が 2
×108 個／cm3 以下であるSi半導体基板について例示し
た。さらに、酸素析出物が生成された半導体Si基板にお
いて、前記酸素析出物に含まれている酸素原子が 5×10
10個未満で、形成された酸素析出物の密度が 2×1010個
／cm3 以下である半導体Si基板を素材とし、前記例示の
場合と同様に n MOS型の LSI半導体素子を製造した。す
なわち、酸素析出物に含まれている酸素原子が 5×1010
個未満で、京成された酸素析出物の密度が 2×1010個／
cm3 以下である半導体Si基板を、 n MOS型の LSI半導体
素子の製造工程に投入し、 LSI半導体素子を製造した。
そして、この LSI半導体素子化における歩留まりを、そ
れぞれ求めたところ、酸素析出物に含まれている酸素原
子が 5×1010個未満で、形成された酸素析出物の密度が
2×1010個／cm3 以下の場合は、いずれも良好な歩留ま
り率を示した。
【００２２】なお、上記において、酸素原子の含有量 5
×1010個以上、酸素析出物の密度が2×108 個／cm3 以
下の酸素析出物と、酸素原子の含有量 5×1010個未満、
酸素析出物の密度が 2×1010個／cm3 以下の酸素析出物
との混合系である酸素析出物を有する半導体Si基板を用
いても、酸素析出物に含まれている酸素原子が 5×1010
個以上で、形成された酸素析出物の密度が 2×108 個／
cm3 以下である半導体Si基板の場合と同様の作用，効果
が認められた。
×1010個以上、酸素析出物の密度が2×108 個／cm3 以
下の酸素析出物と、酸素原子の含有量 5×1010個未満、
酸素析出物の密度が 2×1010個／cm3 以下の酸素析出物
との混合系である酸素析出物を有する半導体Si基板を用
いても、酸素析出物に含まれている酸素原子が 5×1010
個以上で、形成された酸素析出物の密度が 2×108 個／
cm3 以下である半導体Si基板の場合と同様の作用，効果
が認められた。
【００２３】実施例２ いわゆるチョクラルスキー法で、引上げ速度を 0.5mm／
min 〜 2.0mm／min に設定し、それぞれ成長させたSi単
結晶から、厚さ 0.7mmの半導体Si基板を、通常行われて
いる切断手段で切り出した。次いで、前記切り出した半
導体Si基板を、水素雰囲気中、 800℃， 900℃もしくは
1000℃で、それぞれ 4時間の熱処理を施した。前記熱処
理によって、各半導体Si基板表面層の酸素を外方に拡散
させ、この酸素の外方拡散により、DZ層と呼称される無
欠陥層をSi基板表面に形成した。その後、前記無欠陥層
を表面に形成した半導体Si基板を、それぞれ n MOS型の
LSI半導体素子の製造工程に投入して、 LSI半導体素子
を製造した。そして、このLSI半導体素子化（製品化）
における歩留まりを、それぞれ求めたところ、図４に示
すごとくであった。つまり、前記Si単結晶の引上げ速度
が上がるに伴って、歩留まりが低下する傾向が認められ
た。図４において、×印は引上げ速度 0.5mm／min の場
合を、○印は引上げ速度 1.0mm／min の場合を、△印は
引上げ速度 1.5mm／min の場合を、□印は引上げ速度
2.0mm／min の場合をそれぞれ示している。
min 〜 2.0mm／min に設定し、それぞれ成長させたSi単
結晶から、厚さ 0.7mmの半導体Si基板を、通常行われて
いる切断手段で切り出した。次いで、前記切り出した半
導体Si基板を、水素雰囲気中、 800℃， 900℃もしくは
1000℃で、それぞれ 4時間の熱処理を施した。前記熱処
理によって、各半導体Si基板表面層の酸素を外方に拡散
させ、この酸素の外方拡散により、DZ層と呼称される無
欠陥層をSi基板表面に形成した。その後、前記無欠陥層
を表面に形成した半導体Si基板を、それぞれ n MOS型の
LSI半導体素子の製造工程に投入して、 LSI半導体素子
を製造した。そして、このLSI半導体素子化（製品化）
における歩留まりを、それぞれ求めたところ、図４に示
すごとくであった。つまり、前記Si単結晶の引上げ速度
が上がるに伴って、歩留まりが低下する傾向が認められ
た。図４において、×印は引上げ速度 0.5mm／min の場
合を、○印は引上げ速度 1.0mm／min の場合を、△印は
引上げ速度 1.5mm／min の場合を、□印は引上げ速度
2.0mm／min の場合をそれぞれ示している。
【００２４】次に、同じくチョクラルスキー法で、引上
げ速度を 2.0mm／min ， 800〜1000℃までの平均昇温速
度を40〜50℃／min に設定し、成長させたSi単結晶か
ら、厚さ 0.7mmの半導体Si基板を、通常行われている切
断手段で切り出した。その後、前記切り出した半導体Si
基板を、水素雰囲気中、1000℃で、それぞれ 4時間の熱
処理を施した。前記熱処理によって、半導体Si基板表面
層の酸素を外方に拡散させ、この酸素の外方拡散によ
り、DZ層と呼称される無欠陥層をSi基板表面に形成し
た。その後、前記無欠陥層を表面に形成した半導体Si基
板を、それぞれ n MOS型の LSI半導体素子の製造工程に
投入して、 LSI半導体素子を製造した。そして、この L
SI半導体素子化（製品化）における歩留まりを、それぞ
れ求めたところ、図５に示すごとくであり、平均昇温速
度を49℃／min よりも高温に設定した場合は、歩留まり
の向上が認められた。
げ速度を 2.0mm／min ， 800〜1000℃までの平均昇温速
度を40〜50℃／min に設定し、成長させたSi単結晶か
ら、厚さ 0.7mmの半導体Si基板を、通常行われている切
断手段で切り出した。その後、前記切り出した半導体Si
基板を、水素雰囲気中、1000℃で、それぞれ 4時間の熱
処理を施した。前記熱処理によって、半導体Si基板表面
層の酸素を外方に拡散させ、この酸素の外方拡散によ
り、DZ層と呼称される無欠陥層をSi基板表面に形成し
た。その後、前記無欠陥層を表面に形成した半導体Si基
板を、それぞれ n MOS型の LSI半導体素子の製造工程に
投入して、 LSI半導体素子を製造した。そして、この L
SI半導体素子化（製品化）における歩留まりを、それぞ
れ求めたところ、図５に示すごとくであり、平均昇温速
度を49℃／min よりも高温に設定した場合は、歩留まり
の向上が認められた。
【００２５】さらに、前記のSi単結晶の成長工程におい
て、引上げ速度を 0.5mm／min 〜 2.0mm／min ， 800〜
1000℃までの平均昇温速度を40〜50℃／min に設定し、
成長させたSi単結晶から、厚さ 0.7mmの半導体Si基板
を、通常行われている切断手段で切り出した。前記切り
出した半導体Si基板を、水素雰囲気中、1000℃で、それ
ぞれ 4時間の熱処理を施した後、前記の場合と同様に、
それぞれ n MOS型の LSI半導体素子の製造工程に投入し
て、 LSI半導体素子を製造した。そして、この LSI半導
体素子化（製品化）における歩留まりを、それぞれ求め
たところ、図６に示すごとくであった。すなわち、前記
Si単結晶の成長工程で、単結晶引上げ速度V2 ［mm／min
］に対する 800〜1000℃までの平均昇温速度 V1 ［℃
／min ］の関係を、前記 LSI半導体素子化における歩留
まりと連動させて整理すると、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 で示される平均昇温速度に設定した場合は、歩留まりの
向上が認められた。なお、熱処理温度が 800℃もしくは
900℃の場合は、前記のような歩留まり向上の効果が認
められなかった。
て、引上げ速度を 0.5mm／min 〜 2.0mm／min ， 800〜
1000℃までの平均昇温速度を40〜50℃／min に設定し、
成長させたSi単結晶から、厚さ 0.7mmの半導体Si基板
を、通常行われている切断手段で切り出した。前記切り
出した半導体Si基板を、水素雰囲気中、1000℃で、それ
ぞれ 4時間の熱処理を施した後、前記の場合と同様に、
それぞれ n MOS型の LSI半導体素子の製造工程に投入し
て、 LSI半導体素子を製造した。そして、この LSI半導
体素子化（製品化）における歩留まりを、それぞれ求め
たところ、図６に示すごとくであった。すなわち、前記
Si単結晶の成長工程で、単結晶引上げ速度V2 ［mm／min
］に対する 800〜1000℃までの平均昇温速度 V1 ［℃
／min ］の関係を、前記 LSI半導体素子化における歩留
まりと連動させて整理すると、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 で示される平均昇温速度に設定した場合は、歩留まりの
向上が認められた。なお、熱処理温度が 800℃もしくは
900℃の場合は、前記のような歩留まり向上の効果が認
められなかった。
【００２６】本発明は、上記例示の場合に限定されるも
のでなく、前記説明した発明の趣旨を逸脱しない範囲内
で、いろいろの変形で実施することが可能である。たと
えば、半導体Si基板に対する無欠陥層化処理は、 800
℃， 900℃，あるいは1000℃以外の温度に設定してもよ
い。ただし、Si単結晶の引上げ速度 V2 ［mm／min ］に
対して、 800〜1000℃までの平均昇温速度 V1 ［℃／mi
n ］を関連付けて得た単結晶からの半導体Si基板の場
合、 800〜1000℃での無欠陥層化処理を施すことが望ま
しいが、省略しても差支えない。また、半導体Si基板の
無欠陥層化の処理は、真空中あるいは非酸化性雰囲気中
であってもよい。
のでなく、前記説明した発明の趣旨を逸脱しない範囲内
で、いろいろの変形で実施することが可能である。たと
えば、半導体Si基板に対する無欠陥層化処理は、 800
℃， 900℃，あるいは1000℃以外の温度に設定してもよ
い。ただし、Si単結晶の引上げ速度 V2 ［mm／min ］に
対して、 800〜1000℃までの平均昇温速度 V1 ［℃／mi
n ］を関連付けて得た単結晶からの半導体Si基板の場
合、 800〜1000℃での無欠陥層化処理を施すことが望ま
しいが、省略しても差支えない。また、半導体Si基板の
無欠陥層化の処理は、真空中あるいは非酸化性雰囲気中
であってもよい。
【００２７】
【発明の効果】上記説明したように、本発明に係る半導
体Si基板は、内部の酸素析出物に含まれている酸素原子
数、および酸素析出物の密度が所定の範囲内に選択，設
定されている。そして、このような半導体Si基板を素材
とすることにより、半導体素子（装置）の製造プロセス
の熱処理などによって、反りを生じたり、あるいは劣化
したりすることが、大幅に回避ないし解消される。ま
た、本発明に係る半導体Si基板の製造方法によれば、製
造プロセスの熱処理などによって、反りを生じたり、あ
るいは劣化したりする恐れのない半導体Si基板を容易に
得ることができる。したがって、本発明によれば、信頼
性の高い半導体素子を歩留まりよく製造することが可能
となる。
体Si基板は、内部の酸素析出物に含まれている酸素原子
数、および酸素析出物の密度が所定の範囲内に選択，設
定されている。そして、このような半導体Si基板を素材
とすることにより、半導体素子（装置）の製造プロセス
の熱処理などによって、反りを生じたり、あるいは劣化
したりすることが、大幅に回避ないし解消される。ま
た、本発明に係る半導体Si基板の製造方法によれば、製
造プロセスの熱処理などによって、反りを生じたり、あ
るいは劣化したりする恐れのない半導体Si基板を容易に
得ることができる。したがって、本発明によれば、信頼
性の高い半導体素子を歩留まりよく製造することが可能
となる。
【図１】半導体Si基板の無欠陥層化の処理温度と、無欠
陥層化した半導体Si基板を素材とした半導体素子（装
置）化の歩留まりとの関係例を示す曲線図。
陥層化した半導体Si基板を素材とした半導体素子（装
置）化の歩留まりとの関係例を示す曲線図。
【図２】半導体Si基板の酸素析出物に含まれている酸素
原子の密度と、その半導体Si基板を素材とした半導体素
子（装置）化の歩留まりとの関係例を示す曲線図。
原子の密度と、その半導体Si基板を素材とした半導体素
子（装置）化の歩留まりとの関係例を示す曲線図。
【図３】本発明に係る半導体Si基板における無欠陥層化
の処理温度と、無欠陥層化した半導体Si基板を素材とし
た半導体素子（装置）化の歩留まりとの関係例を示す曲
線図。
の処理温度と、無欠陥層化した半導体Si基板を素材とし
た半導体素子（装置）化の歩留まりとの関係例を示す曲
線図。
【図４】Si単結晶の成長速度と、Si単結晶をウェーハー
化した半導体Si基板の無欠陥層化の処理温度と、無欠陥
層化した半導体Si基板を素材とした半導体素子（装置）
化の歩留まりとの関係例を示す曲線図。
化した半導体Si基板の無欠陥層化の処理温度と、無欠陥
層化した半導体Si基板を素材とした半導体素子（装置）
化の歩留まりとの関係例を示す曲線図。
【図５】一定の成長速度でSi単結晶の成長させるときの
昇温速度と、成長させたSi単結晶をウェーハー化した半
導体Si基板の無欠陥層化の処理温度と、無欠陥層化した
半導体Si基板を素材とした半導体素子（装置）化の歩留
まりとの関係例を示す曲線図。
昇温速度と、成長させたSi単結晶をウェーハー化した半
導体Si基板の無欠陥層化の処理温度と、無欠陥層化した
半導体Si基板を素材とした半導体素子（装置）化の歩留
まりとの関係例を示す曲線図。
【図６】Si単結晶の成長速度と、Si単結晶を成長させる
ときの昇温速度と、成長させたSi単結晶をウェーハー化
して無欠陥層化した半導体Si基板を素材とした半導体素
子（装置）化の歩留まりのよい領域との関係図。
ときの昇温速度と、成長させたSi単結晶をウェーハー化
して無欠陥層化した半導体Si基板を素材とした半導体素
子（装置）化の歩留まりのよい領域との関係図。
なし
───────────────────────────────────────────────────── フロントページの続き (72)発明者 天井 勉 神奈川県川崎市幸区堀川町72 株式会社東 芝堀川町工場内
Claims (5)
- 【請求項１】 酸素析出物が生成された半導体Si基板に
おいて、前記酸素析出物に含まれている酸素原子が 5×
1010個以上で、その酸素析出物の密度が 2×108 個／cm
3 以下であることを特徴とする半導体Si基板。 - 【請求項２】 酸素析出物が生成された半導体Si基板に
おいて、前記酸素析出物に含まれている酸素原子が 5×
1010個未満で、その酸素析出物の密度が 2×1010個／cm
3 以下であることを特徴とする半導体Si基板。 - 【請求項３】 酸素析出物が生成された半導体Si基板に
おいて、前記酸素析出物が酸素原子の含有量が 5×1010
個以上、酸素析出物の密度が 2×108 個／cm3 以下の酸
素析出物および酸素原子の含有量が 5×1010個未満、酸
素析出物の密度が 2×1010個／cm3 以下の酸素析出物よ
り成ることを特徴とする半導体Si基板。 - 【請求項４】 チョクラルスキー法によるSi単結晶の成
長において、 800〜1000℃間の平均昇温速度を V1 ［℃
／min ] 、単結晶引上げ速度 V2 ［mm／min] としたと
き、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、前記平均昇温速度を設定して成長させ
たSi単結晶をウェハ化することを特徴とする半導体Si基
板の製造方法。 - 【請求項５】 チョクラルスキー法によるSi単結晶の成
長において、 800〜1000℃間の平均昇温速度を V1 ［℃
／min ] 、単結晶引上げ速度 V2 ［mm／min] としたと
き、次式 V2 ≧ 2× V1 2 ＋ V1 ＋39 を満たすように、前記平均昇温速度を設定して成長させ
たSi単結晶をウェハ化し、 800〜1000℃で無欠陥層化の
処理を行うとを特徴とする半導体Si基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6015340A JPH06326044A (ja) | 1993-03-15 | 1994-02-09 | 半導体Ｓｉ基板および半導体Ｓｉ基板の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5401293 | 1993-03-15 | ||
| JP5-54012 | 1993-03-15 | ||
| JP6015340A JPH06326044A (ja) | 1993-03-15 | 1994-02-09 | 半導体Ｓｉ基板および半導体Ｓｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326044A true JPH06326044A (ja) | 1994-11-25 |
Family
ID=26351457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6015340A Pending JPH06326044A (ja) | 1993-03-15 | 1994-02-09 | 半導体Ｓｉ基板および半導体Ｓｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578162B1 (ko) * | 1997-12-17 | 2006-09-18 | 신에쯔 한도타이 가부시키가이샤 | 실리콘 단결정 웨이퍼의 열처리방법과 실리콘 단결정 웨이퍼 |
-
1994
- 1994-02-09 JP JP6015340A patent/JPH06326044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578162B1 (ko) * | 1997-12-17 | 2006-09-18 | 신에쯔 한도타이 가부시키가이샤 | 실리콘 단결정 웨이퍼의 열처리방법과 실리콘 단결정 웨이퍼 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |