JPH06317631A - アナログ集積回路のための試験プランを発生する方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、アナログ信号素子、デジタル信号
素子、又は混合信号素子のブロックで設計された回路に
ついて試験プランを発生させる方法である。 【構成】 各ブロックは別々の機能単位として取り扱わ
れ、試験は、所定値にセットされるブロック入力を有す
る。どんな回路入力がこれらのブロック入力を生じさせ
るかを判定するために回路方程式のマトリックスが組み
立てられる。方程式の所要の数は、発見的にセットされ
なければならない回路入力を識別することによって得ら
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】この発明は、集積回路の試験に関
し、特にアナログ信号素子及び混合信号素子を有する集
積回路のための試験プランを自動的に発生させる方法に
関する。

【０００２】

【発明の背景】半導体チップ上に集積することのできる
素子の数は急速に増大した。同時に、集積可能な素子の
種類の数も増大した。今日の集積回路（ＩＣ）は、アナ
ログ信号素子、デジタル信号素子、又は混合信号素子、
又はこれらの種類の何らかの組み合わせを有することが
出来る。アナログ信号ＩＣ及び混合信号ＩＣを試験する
ことには、デジタル集積回路の試験で遭遇する問題とは
異なる問題がある。アナログ信号ＩＣ及び混合信号ＩＣ
はアナログ信号を処理し、トランジスタ及びその他の素
子は線型に動作することも、しないことも、ある。アナ
ログ回路試験は、回路中の欠陥を、意図する機能を実行
し得ない回路の故障と関連付けようとするので、一般に
『機能的』である。機能的試験への一つのアプローチ
は、回路を機能モジュールの集合として概念化すること
である。これにより、回路の各々の基本的素子を試験す
るのに比べて、試験操作の煩雑さが少なくなる。回路が
集積されていないときは、ブロック機能試験は特に困難
ではない。各ブロックは、入力信号値を印加して出力を
測定することによって別々に試験される。

【０００３】ＩＣについては、入力信号を印加して出力
を測定するために回路の入力及び出力を使用できるの
で、機能試験は回路全体の『終わりから終わりまで』の
試験（“end to end”testing)で容易に実現される。し
かし、ブロック・レベル試験では、回路の入力や出力と
は同じでない１つ以上の入力又は出力をブロックが持っ
ており、試験値をブロック入力に物理的に印加すること
はできず、ブロック出力を物理的に測定することはでき
ない。ブロック機能試験に対する１つの解決策は、ブロ
ック入力及び出力を回路入力及び出力へ手操作で伝える
ことである。過去において、これは手操作で行われた
が、複雑な回路については、その計算の負担は大きい。
逆方向及び順方向の伝達のための自動化技術も記述され
ている。テキサス・インスツルメンツ・インコーポレー
テッドに譲渡された『アナログ試験プランを発生させる
方法』と題した米国特許第970,973 号は、順方向径路及
び逆方向径路の伝達を使用する、アナログ試験回路を試
験する方法を記述している。ブロック入力に印加される
べき試験値と、ブロック出力における期待される値とが
回路入力及び出力に伝達されるべく試みられる。

【０００４】既存の試験プラン発生方法は、ある条件下
では試験を提供し得ない。例えば、それらは、電流セッ
ティング、ａｃ分析、又は過渡分析を必要とする試験を
提供しない。それらはフィードバックを伴う回路のため
の試験を提供しない。あらゆる種類のアナログ回路のた
めの、あらゆる種類の試験を発生させる方法に対する需
要が存在する。

【０００５】

【発明の概要】本発明の第１の特徴はアナログ、デジタ
ル、又は混合信号素子のブロック、又はこれらの素子の
何らかの組み合わせから成る回路のための試験プランを
発生させるために回路シミュレーション技術を使う方法
である。この方法は各ブロックを別々に処理し、試験、
試験の方法、及び発見的解決策を試みる反復プロセスを
実行する。従って、第１のステップは、回路のブロック
を、試験される現在のブロックとして選択することであ
る。次に、このブロックに対して実行されるべき第１の
試験が選択される。その試験は、所定の試験値でセット
されるべき或る入力と、測定されて期待値と比較される
べき或る出力とを指定する。ブロックの入力は、その試
験値をそれらに割り当てることによりセットされる。解
くことのできるマトリックスを形成できるように未知の
変数の数を減らすために、何らかの回路入力を発見的に
識別してセットする必要があるか否か判定される。若し
そうならば、これらの入力は、発見的規則を使うことに
より識別され、或る値にセットされる。回路方程式のマ
トリックスが形成されるが、それは、ブロック入力にお
ける試験値を結果することになる回路入力値について解
くことのできるものである。今、試験中に回路入力に印
加されるべき値を決定するためにそのマトリックスを解
くことが出来る。マトリックスの解は、期待される回路
出力をも包含する。試験プランは、これらの回路入力値
と、測定されるべき回路出力とをリストする。

【０００６】本発明の方法は、その回路入力が所望のブ
ロック入力を結果することになるという意味でブロック
入力と『矛盾しない』回路入力値の集合を提供する。同
時に、期待されるブロック出力と矛盾しない少なくとも
１つの回路出力が提供される。回路ピンに印加され測定
されるべきこれらの矛盾しない値は、試験モデルにより
ブロック・ピンに対して指定される値とは異なることが
ある。本発明の技術的利点は、集積回路内の線型及び非
線型のアナログ副回路のための試験を自動的に発生させ
ることにある。それは、ＤＣ、ＡＣ、及び過渡応答分析
を含む種々の機能試験に用いることが出来る。平均で、
試験プランの発生にかかる時間は、従来の自動的方法に
比べると短い。これは、少なくとも部分的にはトランジ
スタ・レベル・モジュールではなくて、試験プラン発生
のための基礎として機能ブロック・モデルを使用したた
めである。それは、ブロック入力においてセットされる
べき電流値を有するものなどの、従来方法では発生され
得なかった試験を発生させる。この特許文献の開示内容
の一部分は、著作権保護の対象となるものを含んでい
る。著作権所有者は、特許商標庁の特許ファイルに見ら
れる通りの特許開示内容の複写に異議を唱えないけれど
も、それ以外では全ての著作権を留保する。

【０００７】

【実施例】Ｉ．試験プラン発生 図１は、本発明に従って試験プログラムを発生させるプ
ロセスの基本的ステップを示す。図１のステップの各々
について、この第１部において一般的用語で説明する。
第２部において、同じステップを、単純な例としての回
路の見地から説明する。以下の記述から明らかなよう
に、この方法はコンピューターのための試験ジェネレー
タ・プログラムで実施し得るものであるが、それは、或
る所定のデータ・ファイル及びライブラリーにアクセス
して試験プランを発生させる。回路記述、機能モデル、
及び試験プラン・ジェネレータのための入力として使わ
れる試験モデルの多くは、コンピューター・データベー
スの形の既存のライブラリーから導出できるものであ
る。これらのライブラリー中のデータを試験プラン・ジ
ェネレータの構文法に順応させるために種々の分解ルー
チンを使うことがことが出来る。一般に、本方法はアナ
ログ又は部分的アナログモジュラー回路に当てはまるも
のであり、その回路では副回路が機能ブロックの用語で
定義される。コンピューターに基づく方法の実施のため
に、回路記述、そのブロックのための機能モデルの集
合、及びこれらのブロックのための試験モデルの集合が
試験プラン・ジェネレータに入力される。ブロック毎
に、各ブロックについて既知の入力と期待される出力と
の間の関係を決定するためにその機能モデル及び試験モ
デルが使われる。各ブロックについて、試験プラン・ジ
ェネレータは、これらのブロック入力を生じさせるため
に回路入力にどのような値を入力するべきか、またブロ
ック出力から生じる回路出力における値を決定する。換
言すると、回路入力は、ブロックにおける試験モデルに
リストされる値を生じさせる。このようにして、試験プ
ラン・ジェネレータは、ブロックが試験されているとき
に回路レベルで印加され測定されるべき矛盾のない回路
値の集合を生じさせる。回路値の計算は、回路方程式の
マトリックスを使って、回路シミュレーションにより行
われる。その結果は試験プランであり、それでは既知の
回路入力をＩＣに印加することができ、その結果として
生じる出力を、その回路について期待される結果と比較
することが出来る。

【０００８】前記の概説に従って、試験されるべき回路
はモジュラー・デザインを持っていて、各モジュールを
高レベル機能モデルで記述できるということが仮定され
る。これらのモジュールは、ここでは『ブロック』と呼
ばれる。その機能モデルは、電子デザイン・ソフトウェ
ア・パッケージから導出又は利用され得るものである。
ステップ１１に示されている様に、試験されるＩＣは、
コンピューターが解釈できる概略記述という用語で表現
される。概略捕捉ソフトウェア(schematic capturesoft
ware) 、回路統合ソフトウェア(circuit synthesis sof
tware)、或いはハードウェア記述言語(hardware descri
ption languages)などの、そのような記述を発生させる
既知の方法を使用できる。回路は『ブロック』という用
語で表現される。１つのブロックは『回路ブロック』で
あり、これは回路全体を表すものである。他のブロック
は副回路を表す。各副回路ブロックは、それ自身のブロ
ック入力及びブロック出力を特定するので、ブロック入
力に試験電圧及び電流セットで回路シミュレーションを
行うことが出来る。後述するように、回路シミュレーシ
ョンは、回路と、その回路における未知の電流及び電圧
とを表す方程式のマトリックスの形である。そのマトリ
ックスは、その未知の値について解かれる。

【０００９】この記述の目的で、ブロックの入力及び出
力ノードと、回路のそれとを『ピン』と称する。しか
し、回路の全てのピンは物理的にアクセス可能であるけ
れども、ブロックのそれは内部のものであるか又は回路
のそれと同一であるということが理解されるべきであ
る。ステップ１２において、回路の各ブロックは、その
動作の機能モデルで記述されるが、それはその入力及び
出力の間でのそのブロックの挙動を記述するものであ
る。内部的に同一である、即ち同種の素子を持ってい
る、回路中の２つのブロックは、そのモデルのパラメー
タに関連付けられるべき異なる値と同じ機能モデルを有
するという意味において、機能モデルは、試験されるブ
ロックからは独立しているものである。例えば、２つの
レジスターは同じ機能モデルを持つが、異なる抵抗値を
持つことはできない。或いは、他の例として、回路中の
全ての演算増幅器『オペアンプ』は類似の入力対出力特
性を持つことがあるが、異なるＣＭＲＲ、オープンルー
プ利得、等々のパラメーターを持つことはできない。機
能モデルは、電子回路解析技術の分野で知られている技
術を使って作ることのできるものである。それらは一般
的にブロックの特性を記述する数学的パラメーター及び
方程式の集合である。例えば、ダイオードの動作を記述
するためにショックレー方程式を使うことが出来る。本
発明においてコンピューターに用いるために、既知のモ
デル化言語を用いることが出来る。市販されているモデ
ルの例としては、スパイス（ＳＰＩＣＥ）回路シミュレ
ーション・プログラムにより提供されるものや、セーバ
ー（ＳＡＢＥＲ）シミュレーターのために使われるマス
ト（ＭＡＳＴ）アナログ挙動記述言語で書かれたものな
どがある。

【００１０】典型的には、特定の回路のブロックについ
ての機能モデルは機能モデルのライブラリーに既に格納
されている。よって、実際には、ステップ１２は、この
ライブラリーにアクセスしてデータを分解して各ブロッ
クについての機能モデル・データ構造を形成することに
より実施される。ステップ１３において、回路の各ブロ
ックについての試験モデルが作られる。ブロックの試験
モデルは、そのブロックで実行され得る試験に関する情
報を与える。機能モデルの場合と同じく、どの２つ以上
の同一のブロックも同じ試験モデルを有する。それらの
試験モデルは、そのブロックが独立型回路であり、全て
の入力及び出力が試験電圧及び電流の印加のためにアク
セス可能であると仮定している。ブロックの種類によ
り、その試験モデルは２つ以上の試験を有することがあ
る。更に、各試験は２つ以上の方法を有することがあ
る。各方法の中で、或るブロック・パラメーターは『セ
ット値』であり、他のパラメーターは『測定値』であ
る。セット値は、それらに特別の電圧及び電流の値を割
り当てることによりセットされる。測定値は、ブロック
が動作している間に測定される値を表す。測定値は、期
待される出力値と比較され、或いは期待される出力値と
比較される他の何らかの値を計算するために使用され
る。若し比較が好都合であるならば、ブロックは正しく
動作していると仮定することが出来る。試験の種類は、
ｄｃ、ａｃ、又は過渡である。ａｃ試験については、試
験方法は周波数値をも指定することが出来る。

【００１１】機能モデルの場合と同じく、試験モデル
は、各ブロックについて試験モデル・データ構造を作る
ために分解され、又はその他の方法で処理される。ステ
ップ１４は、回路中の各ブロックについて試験の発生中
にいずれかの回路入力が識別されセットされるべきか否
か発見的に判定するための規則の集合を作る。若しその
ような回路入力があるならば、それらは識別されセット
される。このステップは、回路マトリックスを解くため
に充分な方程式を使用できることを保証する。このステ
ップの詳細を、図２と関連させて次に説明する。ステッ
プ１５において、試験プラン・ジェネレータは、反復的
な、ブロック毎の試験発生プロセスを実行する。それ
は、各ブロックについての試験を回路の実際の入力ピン
及び出力ピンにどのように関連させるかを決定する。非
発見的に識別された回路入力から、試験値でセットされ
るべきブロック入力への径路が識別される。また、試験
出力のために測定されるべきブロック出力からの径路が
識別される。若しその径路中に混合信号ブロックがあれ
ば、適切なピンが識別されセットされる。このステップ
においては、異なるマトリックスで回路をシミュレート
するために異なる変数を各ブロックが有するのである
が、このステップの詳細については図２と関連させて次
に説明をする。

【００１２】ステップ１６において、試験プラン・ジェ
ネレータの出力は、アナログ信号又は混合信号を有する
回路中の各ブロックについての試験の集合である。各試
験は、セットされるべき電流、電圧及び周波数の値と、
測定されるべき値とを、回路ピンにリストする。この試
験プランは、使用できる試験装置に特有の試験プログラ
ムに変換できるものである。ここで図２を参照すると、
試験プランを発生しさせるプロセスは反復的であって、
試験される回路の各ブロックが別々に解析されるように
なっている。各ブロックについて、異なる試験と、各試
験内の異なる方法とを試みることが出来る。図２のプロ
セスは、コンピューター処理装置で走らせるべきコンピ
ューター・プログラムで実施され得る。コンピューター
・プログラムは、図１と関連して上記したデータ構造、
特に回路記述、機能モデルの集合、及び試験モデルの集
合、に適しているものと仮定する。ステップ２１におい
て、回路の第１のブロックが分析されるために回路記述
から選択される。この発明の方法はアナログ試験のため
に設計されているので、完全にデジタル的な入力及び出
力を有するブロックは考慮されない。しかし、デジタル
入力及び出力に高電圧値又は低電圧値が割り当てられる
限りは、混合信号ブロックは試験されることが出来る。

【００１３】ステップ２２ａにおいて、そのブロックに
ついての第１の試験が選択される。ステップ２２ｂにお
いて、その試験から方法が選択される。ステップ２３に
おいて、試験されるブロックについて試験入力値の集合
を提供するために試験モデルが使われる。これらの値は
適切なブロック入力ノードに割り当てられる。試験値が
割り当てられたブロック入力は、ＩＣの入力及び出力に
より直接にアクセス可能であることもないこともある。
換言すると、若しブロックが『内部』でなければ、その
ブロック入力又は出力のうちの１つ以上が回路の入力ピ
ン又は出力ピンと同一ではない。しばしば、回路の入力
及び出力の数はブロックの入力及び出力の数より多い。
ブロック入力の与えられた集合について、ステップ２７
ａ〜２７ｃのマトリックス計算によって回路入力におけ
る矛盾のない値を計算できる。しかし、普通はブロック
・ピンより多数の回路ピンがあるので、マトリックスを
解くことが出来る前に幾つかのピンをセットしなければ
ならない。本発明の特徴は、最良の回路シミュレーショ
ンを提供するためにこれらのピンが発見的に識別される
ことである。

【００１４】また、ステップ２３の一部として、回路の
パワー・ピンが識別されてセットされる。これらのピン
のための値は、回路データ・ベースにより提供されるこ
とが出来る。ステップ２４において、回路の径路がシミ
ュレーションの目的で『敏感化』される。このために、
試験モデルからの各々の測定値が適切な出力ノードに割
り当てられ、選択された回路出力に径路が割り当てられ
る。ブロック出力に結合された全ての回路出力のリス
ト、即ち『出力ピン・リスト』が発生される。本発明の
特徴は、混合信号ブロックを包含する径路も敏感化され
得ることである。回路ピンへの径路中の混合信号ブロッ
クを発見して、回路シミュレーションを実行し得るよう
に混合信号ブロックのあるピンをセットしなければなら
ない。より詳しく言えば、径路を選択するために、ステ
ップ２４は、試験されるブロックの各ピンに作用する。
若しピンが回路入力であれば、それ以上の動作は行われ
ない。若しそのピンが回路出力であれば、それは出力ピ
ン・リストに含まれる。若しブロック・ピンが回路ピン
でなければ、それに結合されている全てのブロックが識
別される。すると、これらのブロックの各々について、
そのブロックのピンが『制御』型のピンであるか否かが
判定され、若しそうであればそのブロックは混合信号ブ
ロックとして識別される。若しこのピンが出力ピンであ
れば、１つの入力ピンとこの出力ピンとが起動される。
若しこのピンが入力ピンであれば、１つの出力ピンとこ
の入力ピンとが敏感化される。若しいずれかの敏感化さ
れたピンが回路ピンであれば、ここでステップ２４は停
止する。このブロックのいずれのピンも制御型のピンで
なければ、そのブロックは混合信号ブロックではなく
て、若しその結合されたピンが回路ピンであるならば、
その出力は出力ピン・リストに含まれる。

【００１５】試験されるブロックの各入力ピンについ
て、各ブロック出力のために上記のルーチンが１回ずつ
行われる。試験されるブロックの各出力ピンについて、
各ブロック入力のためにその機能が１回ずつ呼び出され
る。ステップ２４の結果として、純粋にアナログ的なブ
ロックを通して試験されるブロックに結合された全ての
回路出力が測定される。この場合、出力ピン・リストは
全ての回路出力を包含する。回路中のいずれの混合信号
ブロックについても、そのブロックを通る特定の径路だ
けが起動されるとともに、出力値を測定するために重要
である。ステップ２５は、ステップ２４で判定されたよ
うに、試験されるブロックへの径路又はそのブロックか
ら回路入力または出力への径路の中に混合信号ブロック
があるならば、適用される。若しそうならば、その径路
がシミュレーション中に活動状態となるように、高値又
は低値がデジタル・ピンにセットされる。ステップ２６
は、マトリックスの解の前にセットされるべき回路ピン
が、若しあるならば、どの回路ピンであるかを発見的に
決定する。そのような回路ピンがあるか否か決定するた
めに、セット値ｍを有するブロック入力の数が回路ピン
の数ｎから差し引かれる。差は、発見的にセットされる
べき回路ピンの数である。セット値の数ｍは、試験モデ
ルにより又はパワー・ピンのセッティング時に、ステッ
プ２４においてセットされるブロック入力の総数であ
る。

【００１６】１つ以上の回路ピンが発見的にセットされ
るべきであると一旦判定されたならば、それらを識別す
るために種々のアプローチを用いることが出来る。１つ
のアプローチは、各回路ピンと、試験されるブロックと
の間の距離を発見することを含む『距離』アプローチで
ある。最も遠い回路ピンがセットされるべきである。こ
の距離発見手続きのための典型的な規則は次のとおりで
ある： １．試験されないブロックのいずれかの２つのピンの間
の距離は、そのブロックのピンの数に等しい。 ２．試験されるブロックのいずれかの２つのピンの間の
距離は１である。 ３．試験されるブロックの主要な入力は除外しされる。 ４．試験されるブロックに続くブロックの入力は好んで
除外される。 これらの発見的手続きについてのアルゴリズムの、より
精しい説明は、後記の第III 部で行う。発見的に識別さ
れた回路ピンに、入力値が割り当てられる。この明細書
の場合と同じく、マトリックスのためにＫＣＬ方程式が
使われる場合には、この値は入力電圧を表す。発見的に
決定された入力に対してセットする値は、入力ピンの範
囲内の如何なる値でもよい。この範囲は、試験ブロック
・モデルなどにおいて指定され得る。例えば、若しその
範囲が−4.５Ｖから4.５Ｖまであるとすれば、０を含む
この範囲内の何処にでもセットされ得る。

【００１７】ステップ２６の結果として、発見的回路ピ
ンの数はセット値を有する。残りの回路ピンは、マトリ
ックス計算によりセットされた値を受け取る回路ピンで
ある。これは、充分な数の回路方程式の形成がうまく解
かれることを可能にする、即ち、未知数の数は方程式の
数を越えない。ステップ２６は、回路入力又は出力を発
見的に識別しセットするために使われ得る。例えば、或
る出力がブロックから最も遠いとすると、それにマトリ
ックスを解く目的で値が割り当てられ得る。しかし、試
験プラン発生の目的のためには、若しこれが測定された
出力であるならば、それは、セットされるのではなくて
測定されるべき値として指定されることになる。ステッ
プ２７ａにおいて、回路を解くための方程式のマトリッ
クスが形成される。一般に、マトリックスは、普通の回
路シミュレーション・マトリックスに似ている。しか
し、求める変数は、普通のシミュレーションのそれとは
異なる。或る既知の変数は発見的にセットされ、他の変
数はマトリックスにおいてブロック入力により表され
る。マトリックスを解くことにより、試験されるブロッ
クにおける所望の試験入力値を結果することになる矛盾
のない回路入力値が計算される。

【００１８】マトリックスを形成するために、径路及び
ノードの回路グラフからＫＣＬ方程式が抽出される。こ
れらの方程式はマトリックスの形で記憶される。回路グ
ラフにより記述されるように、このマトリックスの各行
はノードに対応し、各列は径路に対応する。マトリック
スの項は−１、０、又は１であり得る。若し径路がノー
ドに結合されていなければ、項は０である。径路上の電
流がノードに入っていれば、項は１である。若し径路上
の電流がノードから出てゆくのであれば、項は−１であ
る。回路入力ピンでもグランド・ピンでもない各ノード
についてＫＣＬ方程式が使用可能である。ブロックにつ
いての機能モデルにより追加の方程式が供給される。数
学的に言うと、ｎ個の未知数を有するｎ個の方程式の系
が形成される。ステップ２６において説明したように、
使える方程式の数が回路の未知数より少ないときには、
未知数の数が使える方程式の数と同じになるように幾つ
かの未知数が発見的にセットされる。よって、マトリッ
クス中の方程式の数はＫＣＬ方程式の数と、回路のブロ
ックから導出された方程式の数との和である。ステップ
２７ｂにおいて、マトリックスを解く試みが行われる。
マトリックスを解くために使われる技術は、伝統的な数
値方法を含む。付録Ｃは、解法ルーチンを詳しく説明す
る。一般的に、列マトリックスＧ（ｘ（ｋ））が組み立
てられ、その微分正方行列Ｊが計算される。ニュートン
−ラフソン手順（Newton-Raphson procedure) の各反復
時に、Ｇマトリックス及びＪマトリックスは、試験され
るブロックの機能モデルを解くことにより、更新され
る。

【００１９】若しマトリックスを解くことができなけれ
ば、異なる発見的規則又は発見的に導出された異なるピ
ンで、又は発見的に導出された同じピン上の異なる値
で、ステップ２６が反復される。ステップ２７ａが新し
いマトリックスを形成するために反復され、ステップ２
７ｂがそれを解く試みを行うために反復される。若しプ
ログラムがブロックのために如何なる試験を作ることも
できないならば、それは、デザイン技術者が回路を試験
可能になるように設計し直せるように、メッセージをユ
ーザーに対して出力する。ステップ２７ｂの結果として
マトリックスの解が得られたときにはステップ２８が実
行される。マトリックスの解は、ブロック試験モデルに
より提供されるブロック入力値と矛盾しない回路入力値
を提供する。それは、試験モデルにより提供される期待
されるブロック出力値と矛盾しない少なくとも１つの回
路出力値をも提供する。換言すると、ブロック電圧、回
路電圧、及び回路ブロック中の全ての電流が回路マトリ
ックスの一部を形成するので、これらの全ての値が決定
される。試験方法は、測定された回路出力、及びステッ
プ２６で発見的にセットされ又はステップ２７ｂで計算
された回路入力を伴って、試験プランに加えられる。

【００２０】ステップ２９ａにおいて、他の試験方法が
そのブロックについてなお試みられるべきか否か決定さ
れる。若しそうならば、その方法についてステップ２３
〜２８を反復することが出来る。若し１つの試験方法が
成功すれば、そのブロックについて追加の試験があるか
否か判定するために直ちにステップ２９ｂに進み、或い
は試験されるべき付加的なブロックがあるか否か判定す
るためにステップ２９ｃに直ちに進むのが得策であろう
という意味においてステップ２９は随意的である。上記
のプロセスは、アナログ信号又は混合信号集積回路に特
に有益である。若し回路がデジタル・ブロックを有する
ならば、試験発生中にそれをマスクすることが出来る。
また、論理判定の代わりに高電圧及び低電圧がセットさ
れ判定される場合には、この方法をデジタル・ブロック
の機能試験のために使うことが出来る。II. 試験プラン・ジェネレータのための例としての回路 図３は、単純な回路の略図であり、これについて本発明
に従って試験プランを発生させることが出来る。本書で
は、これを、フィードバック及び入力抵抗器を伴う２つ
の演算増幅器からなる『カスケード演算増幅器』回路と
称する。

【００２１】図１のステップ１１に従って、回路は、回
路ブロック、カスケード（ＣＡＳＣＡＤＥ）、及び２つ
の内部ブロック即ちＲＥＳＩＳＴＯＲ及びＯＰ ＡＭＰ
の用語で説明される。この内部ブロックは、演算増幅器
及び抵抗器について使える機能モデルに対応する。これ
らのブロックを使って、回路記述は次の通りとなり得
る： ブロック・カスケード； ＩＮ１ ＠（ＩＮＰＵＴ）； ＩＮ２ ＠（ＩＮＰＵＴ）； ＩＮ３ ＠（ＩＮＰＵＴ）； ＯＵＴ２ ＠（ＯＵＴＰＵＴ）； ＧＮＤ ＠（ＩＮＯＵＴ）； 構造 ＲＥＳ１ ： 抵抗器 ＩＮ１、 ＩＮ ＭＩＮＵＳ； ＯＰＡＭＰ： 演算増幅器 ＩＮ ＭＩＮＵＳ； ＩＮ２； ＯＵＴ ； ＧＮＤ； ＲＥＳ２ ： 抵抗器 ＩＮ ＭＩＮＵＳ； ＯＵＴ ＲＥＳ３ ： 抵抗器 ＯＵＴ； ＩＮ ＭＩＮＵＳ； ＯＰＡＭＰ２ ： 演算増幅器 ＩＮ ＭＩＮＵＳ２； ＩＮ３； ＯＵ Ｔ２； ＧＮＤ； ＲＥＳ４ ： 抵抗器 ＩＮ ＭＩＮＵＳ２； ＯＵＴ２； 終端カスケード； ブロック抵抗器； Ａ ＠（ＩＮＰＵＴ）； Ｂ ＠（ＯＵＴＰＵＴ）； 終端抵抗器； ブロック演算増幅器； Ａ ＠（ＩＮＰＵＴ）； Ｂ ＠（ＩＮＰＵＴ）； Ｃ ＠（ＯＵＴＰＵＴ）； ＧＮＤ ＠（ＩＮＯＵＴ）； 終端演算増幅器； 図４は、図３の回路の等価方向グラフであり、これはそ
の径路及びノードをより良く示す。この回路は６個の径
路と８個のノードを有する。各ノードには、図４におい
て、可変的な名称と数値識別子との両方が付されてい
る。

【００２２】図１のステップ１２に従って、各々の異な
るブロックに機能セデルが付随している。よって、抵抗
器ブロックは、演算増幅器ブロックと同じ機能モデルを
有する。この例は、電気的モデルの市販されているＳＡ
ＢＥＲ−ＭＡＳＴセットから利用できるモデルを利用す
る。演算増幅器ブロックについては、入力がノードＡ及
びＢにあり、出力がノードＣにあるが、モデルは次のよ
うに表現される： 要素テンプレート演算増幅器Ａ Ｂ Ｃ ＧＮＤ＝利得、ｖｏｃ 電気的Ａ，Ｂ，Ｃ，ＧＮＤ 数 利得 数 ｖｏｏ ｛ ｖａｌ ｖ Ｖｏｕｔ，Ｖｉｎ ｖａｒ ｉ ｉｌ 数 ｔｍｐ 値 ｛ Ｖｏｕｔ＝ｖ（Ｃ） Ｖｉｎ ＝ｖ（Ｂ）＝ｖ（Ａ） ｝ 方程式 ｛ ｉ（Ｃ） ＋＝ｉ１ ｉ１： Ｖｏｕｔ＝利得＊Ｖｉｎ ｝ ｝ 抵抗器についてのモデルは次のとおりである： 図１のステップ１３により、各々の種類のブロックにつ
いて試験モデルが導出される。演算増幅器ブロックにつ
いては、２つの試験、即ち１つは出力電圧Ｖｏｏについ
ての試験及びもう１つは利得についての試験、がある： ＯＰＡＭＰ （） ｛ 試験ＶＯＯ ｛ 試験タイプ＝ＤＣ； 方法 １ ｛ ＭＴＹＰＥ＝ＣＨＡＲ； アクセス ｛Ｃ｝ 制御 ｛Ａ、Ｂ｝ 手順 ｛ ＳＥＴ ＶＢ＝０Ｖ； ＳＥＴ ＶＡ＝０Ｖ； ＭＥＡＳ ＶＣ； ＡＳＳＩＧＮ ＶＯ＝ｖＣ Ｖ； ＣＯＭＰＡＲＥ （ｖＯ＝ｖｏｏ ｎｏｍ）； ｝ ｝ ｝ ＥＮＤＴ ＴＥＳＴ ＶＯＯ 試験利得 ｛ 試験タイプ＝ＤＣ； 方法 １ ｛ ＭＴＹＰＥ＝ＣＨＡＲ； アクセス ｛Ｃ｝ 制御 ｛Ａ、Ｂ｝ 手順 ｛ ＡＳＳＩＧＮ ｖ１＝（ｖｓｔａｒｔ＋（ｖｅｎｄ））／２Ｖ； ＳＥＴ ｖＡ＝ｖ１ Ｖ； ＳＥＴ ｖＢ＝ｖ１ Ｖ； ＭＥＡＳ ｖＣ； ＡＳＳＩＧＮ ｖ２＝ｖＣ Ｖ； ＳＥＴ ｖＢ＝ｖ１ Ｖ； ＡＳＳＩＧＮ ｖ４＝（（ｖｓｔａｒｔ）＋（ｖｅｎｄ）） ／２）＋0.０００１ Ｖ； ＳＥＴ ｖＡ＝ｖ４ Ｖ； ＭＥＡＳ ｖＣ； ＡＳＳＩＧＮ ｖ３＝ｖＣ Ｖ； ＡＳＳＩＧＮ ｇ１＝（ｖ３−ｖ２）／0.０００１ Ｖ； ＣＯＭＰＡＲＥ （ｇｉ＝ｇａｉｎ ｎｏｍ）； ｝ ｝ ｝ ＥＮＤＴ ＴＥＳＴ ＧＡＩＮ； ｝ＥＮＤＦ ＯＰＡＭＰ； 抵抗器についての試験モデルは次のとおりである； 抵抗器（） ｛ 試験 Ｒ ｛ 試験タイプ＝ＤＣ； 方法 １ ｛ ＭＴＹＰＥ＝ＰＲＯＤ； アクセス ｛ Ａ ｝ 制御 ｛ Ｂ ｝ 手順 ｛ ＳＥＴ ｖＡ＝２Ｖ； ＳＥＴ ｖＢ＝０Ｖ； ＭＥＡＳ ｉＡ； ＡＳＳＩＧＮ ｒｖａｌ＝１／ｉＡ； ＣＯＭＰＡＲＥ （ｒｖａ１＝ｒ ｎｏｍ）； ｝ ｝ ｝ ＥＮＤＴ ＴＥＳＴ Ｒ ＴＥＳＴ ＲＣＵＲＲ ｛ 試験タイプ＝ＤＣ； 方法 １ ｛ ＭＴＹＰＥ＝ＰＲＯＤ； アクセス ｛ Ａ ｝ 制御 ｛ Ｂ ｝ 手順 ｛ ＳＥＴ ｖＡ＝２Ｖ； ＳＥＴ ｖＢ＝0.１Ａ； ＭＥＡＳ ｖＢ； ｝ ｝ ｝ ＥＮＤＴ ＴＥＳＴ ＲＣＵＲＲ； ｝ＥＮＤＦ ＲＥＳＩＳＴＯＲ； この点で、試験プラン・ジェネレータについての入力
は、図１に示されている様に、完成する。ここで図２を
参照すると、カスケード型演算増幅器回路の各ブロック
は、そのブロックについての試験プランを得るために別
々に処理される。

【００２３】次の記述は、現在処理されているブロック
は図３のＲＥＳ１ブロックであると仮定している。よっ
て、図２のステップ２１に従って、選択されるブロック
はＲＥＳ１である。ステップ２２ａにおいて、抵抗器に
ついての第１の試験が考慮のために選択される。これ
は、上記した抵抗器試験モデルのＲ試験である。それは
唯一の方法を有しており、ステップ２２ｂはその方法を
選択する。ステップ２３において、ブロック・ノードへ
の値が試験モデルに従ってセットされる。よって、ＲＥ
Ｓ１のノードＡに対応するＩＮ１は２ボルトにセットさ
れる。ＲＥＳ１のノードＢに対応するＩＮ ＭＩＮＵＳ
は０ボルトにセットされる。ステップ２４において、ブ
ロック出力から回路出力までの径路がたどられる。これ
により、ＯＵＴ２は、試験中に回路測定が行われるノー
ドとして識別される。また、ＧＮＤはパワー・ピンとし
て識別されて０にセットされる。ステップ２５は、回路
についてのマトリックスを形成する。回路入力ノードの
他に４個のノードがある。図４を参照すると、これらの
ノードはＯＵＴ２、ＩＮ ＭＩＮＵＳ，ＯＵＴ，及びＩＮ
ＭＩＮＵＳ２である。ノードｍ及びｎの間で、ｉｍｎ
は電流ｉを表すが、これらのノードについてのＫＣＬ方
程式は次の通りである： ＯＵＴ２では ｉ７３−ｉ３４ ＝０ ＩＮ ＭＩＮＵＳでは ｉ０５−ｉ５６ ＝０ ＯＵＴでは ｉ５６−ｉ６４−ｉ６７＝０ ＩＮ ＭＩＮＵＳ２では ｉ６７−ｉ７３ ＝０ これらの方程式についてのＫＣＬマトリックスは、各行
が異なるノードでのＫＣＬを表すように組み立てられ
る。各列は径路を表す。よって、ノード４（ＧＮＤ）が
０ボルトにセットされる場合には次の通りとなる： ノード３ 000 000 001 -001 000 000 ノード５ -001 000 000 000 001 000 ノード６ 000 001 000 000 -001 001 ノード７ 000 000 000 001 000 -001 付加的な８個の方程式を使って回路ブロックを表すこと
が出来る。上記した機能モデルを参照すると、各抵抗器
は１つの方程式を与え、各演算増幅器は２つの方程式を
与える。よって次のとおりとなる： ＲＥＳ１ → ｉ１５ ＝ （ｖ０−ｖ５）／ｒｅｓ１ ＲＥＳ２ → ｉ５６ ＝ （ｖ５−ｖ６）／ｒｅｓ２ ＲＥＳ３ → ｉ６７ ＝ （ｖ６−ｖ７）／ｒｅｓ３ ＲＥＳ４ → ｉ７３ ＝ （ｖ７−ｖ３）／ｒｅｓ４ ＯＰＡＭＰ１ → ｖ６ ＝ （ｖ０−ｖ１）＊ｇａｉｎ１ ｉ６４ ＝ ｉ１（演算増幅器１の） ＯＰＡＭＰ２ → ｖ３ ＝ （ｖ７−ｖ２）＊ｇａｉｎ２ ｉ３４ ＝ ｉ１（演算増幅器２の） よって、利用できる方程式の数は１２個である。しか
し、未知の変数の数は１３個、即ち、ｉ０５、ｉ５６、
ｉ６４、ｉ６７、ｉ７３、ｉ３４、ｖ１、ｖ２、ｖ６、
ｖ７、ｖ３、ｉ１（演算増幅器１）、ｉ１（演算増幅器
２）、である。

【００２４】ステップ２６は、何個の値を発見的にセッ
トするべきかを決定することから始まる。この決定のた
めに、セット値を伴うノードの数が回路入力の数から差
し引かれる。この例では、４個の回路入力と３個のセッ
ト値とがある。（上記したように、ノードＧＮＤは回路
入力と見なされ、その値はデフォールト（default)によ
り０にセットされる）。よって、１つの値が発見的にセ
ットされなければならない。ステップ２６は、セットさ
れるべき各ノードを識別することも含む。距離発見手法
を使って、ＲＥＳＩへの入力と他の回路入力との間の距
離が計算される。ノード２（ＩＮ３）は、ＲＥＳ１から
９単位の距離を有する。ノード１（ＩＮ２）は、３単位
の距離を有する。よって、ノード２は、試験されるブロ
ックから最も遠いノードである。それは、０などの任意
の値にセットされる。残りの回路入力（ＩＮ２）はブロ
ック入力に突き合わされる。よって、解かれるべき値は
ＩＮ２であり、これは、０ポルトがＩＮ ＭＩＮＵＳに
現われることとなるように試験中に印加されるべき入力
信号を提供する。今や１２個の未知変数と１２個のマト
リックス方程式とがある。このマトリックスを今や解く
ことが出来る。

【００２５】ステップ２２〜２８の結果は、ブロックに
ついての試験プランである。指摘したように、各試験に
ついて、プラン・リストは、ＩＮ１、ＩＮ２、ＩＮ３、
及びＧＮＤについての入力値を提供する。それは、回路
出力ＯＵＴ２についての期待される値も提供する。試験
中、各試験が実行され、ＯＵＴ２が測定される。測定さ
れた値は、期待される出力値と比較される。III. 距離発見手法 発見的にセットされるべき回路ピンを識別する１つの方
法は、Ｄマトリックスを形成することである。このマト
リックスはｘ×ｘの次元を有し、このｘは回路中のノー
ドの数である。Ｄマトリックスの要素は、無限の値、即
ち非常に大きな数で満たされる。ここで、Ｄマトリック
スは、 Ｄ ＝ 〔ｄ（ｉ，ｊ）〕 のようにウェートを与えられる。ここで、 ｄ（ｉ，ｊ）＝ノードｉ及びｊを結合させるブロックの
複雑性 ｄ（ｉ，ｉ）＝０ である。

【００２６】換言すると、（ｉ，ｊ）におけるブロック
の複雑性が無限大より小さければ、その数が無限大の代
わりに使われる。よって、試験されるブロックのピンの
各対について、Ｄの中の対応する要素についてゼロが入
れられる。その結果として、ブロックの回りの全てのノ
ードが単一のブロック・ノードとして互いに『融合』さ
せられる。このとき、この『融合』したノードから、回
路ピンである各ノードへの最短の径路が計算される。こ
の計算のために、ディジクストラのアルゴリズム（Dijk
stra's algorithm) として知られるアルゴリズムを使う
ことが出来る。その結果は、ブロックから各回路ピンへ
の距離のリストであり、それから最も遠い距離を選ぶこ
とが出来る。他の実施例 特別の実施例を参照して本発明を説明したけれども、こ
の明細書は限定的意味に解されるべきではない。開示し
た実施例の種々の変形、及び代替の実施例は当業者にと
っては明白であろう。従って、付属の特許請求の範囲の
欄の記載内容は、本発明に属する全ての変形を包摂する
ものと考えられる。以上の記載に関連して、以下の各項
を開示する。 (1) アナログ信号素子又は混合信号素子のブロックから
成る回路のための試験プランを発生させる方法であっ
て、回路のブロックを、試験されるブロックとして識別
し、試験入力値と、測定されるべき出力とを指定する、
前記ブロックにおいて実行されるべき第１の試験を入力
し、前記試験入力値をそれらに割り当てることにより前
記ブロックのブロック入力をセットし、未知の電流変数
及び電圧変数の数が回路方程式の使用可能な数と同じに
なるように、少なくとも１つの回路ピンを、電圧値でセ
ットされるべきピンとして識別し、前記の発見的に識別
するステップにおいて識別された回路ピンを電圧値でセ
ットし、その未知変数が、前記識別ステップにおいて識
別されなかった回路ピンにおける電圧を含んでいるよう
な回路方程式のマトリックスを形成し、前記未知変数に
ついて前記マトリックスを解き、前記の解くステップに
より提供された値を、前記ブロックの試験中に印加され
るべき回路入力値としてリストし、上記ステップを前記
回路の追加のブロックについて反復するステップから成
ることを特徴とする方法。 (2) 前記識別ステップは、試験されるブロックから最も
遠い回路入力の位置を突き止めることにより行われるこ
とを特徴とする上記(1) 項に記載の方法。 (3) 前記ブロックの試験中に測定されるべき回路出力を
識別するステップを更に備えることを特徴とする上記
(1) 項に記載の方法。 (4) 前記マトリックスは未知の回路出力を包含してお
り、前記の解くステップにより提供された値を、前記ブ
ロックの試験中に期待されるべき回路出力値としてリス
トするステップを更に備えることを特徴とする上記(1)
項に記載の方法。 (5) 前記の解くステップの前に前記回路のパワー・ピン
に値をセットするステップを更に備えることを特徴とす
る上記(1) 項に記載の方法。 (6) 前記識別ステップは、前記のセットするステップに
おいてセットされた値を伴う入力の数が回路入力の数よ
り少ない場合に、実行されることを特徴とする上記(5)
項に記載の方法。 (7) 前記回路中の混合信号ブロックを識別するステップ
と、前記混合信号ブロックの少なくとも１つの入力及び
少なくとも１つの出力の値をセットするステップとを更
に備えることを特徴とする上記(1) 項に記載の方法。 (8) 前記回路中のデジタル・ブロックを識別してマスク
するステップを更に備えることを特徴とする上記(1) 項
に記載の方法。 (9) マトリックスを形成する前記ステップは、前記回路
についてのＫＣＬ方程式と、前記回路の各ブロックにつ
いての少なくとも１つの機能方程式とを発生させること
により達成されることを特徴とする上記(1) 項に記載の
方法。 (10) アナログ信号素子又は混合信号素子のブロックか
ら成る回路のために試験プランを発生させるために、コ
ンピューターと、ブロック機能モデルのデータベースと
ブロック試験モデルのデータベースとを使用する方法で
あって、回路のブロックを、試験されるブロックとして
識別するために回路記述にアクセスし、前記ブロックに
おいて実行されるべき、試験入力値と、測定されるべき
出力とを指定する第１の試験を入力するために、ブロッ
ク試験モデルの前記データベースにアクセスし、ブロッ
ク入力を識別するためにブロック機能モデルの前記デー
タベースにアクセスし、前記試験入力値をそれらに割り
当てることによって前記ブロック入力をセットし、未知
の回路電圧及び電流の数が使用可能な回路方程式の数と
同じになるように、充分な数のブロック入力が前記のセ
ットするステップによりセットされるか否か判定し、若
し入力の前記の数が充分でなければ、既知の電圧値でセ
ットされるべき回路ピンを識別し、前記識別ステップに
おいて識別された各回路ピンを電圧値でセットし、その
未知の変数が、前記識別ステップで識別されなかった回
路ピンにおける電圧を包含するような回路方程式のマト
リックスを形成し、前記未知変数を求めるために前記マ
トリックスを解き、前記の解くステップにより提供され
た値を、前記ブロックの試験中に印加されるべき回路入
力値としてリストするステップから成ることを特徴とす
る方法。 (11) 前記識別ステップは、試験されるブロックから最
も遠い回路入力の位置を突き止めることにより実行され
ることを特徴とする上記(10)項に記載の方法。 (12) 前記ブロックの試験中に測定されるべき回路出力
を識別するステップを更に備えることを特徴とする上記
(10)項に記載の方法。 (13) 前記マトリックスは未知の回路出力を包含してお
り、前記の解くステップにより提供された値を、前記ブ
ロックの試験中に期待されるべき回路出力値としてリス
トするステップを更に備えることを特徴とする上記(10)
項に記載の方法。 (14) 前記の解くステップの前に前記回路のパワー・ピ
ンに値をセットするステップを更に備えることを特徴と
する上記(10)項に記載の方法。 (15) 前記のセットするステップにおいてセットされた
値を伴う入力の数が回路入力の数より少ない場合に前記
識別ステップが実行されることを特徴とする上記(14)項
に記載の方法。 (16) 前記回路中の混合信号ブロックを識別するステッ
プと、前記混合信号ブロックの少なくとも１つの入力及
び少なくとも１つの出力の値をセットするステップとを
更に備えることを特徴とする上記(10)項に記載の方法。 (17) 前記回路中のデジタル・ブロックを識別してマス
クするステップを更に備えることを特徴とする上記(10)
項に記載の方法。 (18) マトリックスを形成する前記ステップは、前記回
路についてのＫＣＬ方程式と、前記回路の各ブロックに
ついての少なくとも１つの機能方程式とを発生させるこ
とによって達成されることを特徴とする上記(10)項に記
載の方法。 (19) アナログ信号素子、デジタル信号素子、又は混合
信号素子のブロックで設計された回路について試験プラ
ンを発生させる方法。各ブロックは別々の機能単位とし
て取り扱われ、試験は、所定値にセットされるブロック
入力を有する。どんな回路入力がこれらのブロック入力
を生じさせるかを判定するために回路方程式のマトリッ
クスが組み立てられる。方程式の所要の数は、発見的に
セットされなければならない回路入力を識別することに
よって得られる。

【図面の簡単な説明】

【図１】本発明により試験プランを発生させる基本的ス
テップを示す。

【図２】図１の試験発生ステップの詳細を示す。

【図３】本発明の方法を使って試験されるべきアナログ
回路の例である。

【図４】図３の回路の経路及びノードのグラフである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジー エヌ ナンダクマール インド 560042 バンガロール セカンド クロス オズボーン ロード コタンダ ラマ レイアウト ファースト フロア51 −８エイ (72)発明者 スリニヴァサ アール カサ インド 560032 バンガロール スルタン パルヤ メイン ロード ファースト ク ロス アシュラフ マンジ ２−２

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ信号素子又は混合信号素子のブ
   ロックから成る回路のための試験プランを発生する方法
   であって、 回路のブロックを、試験されるブロックとして識別し、 試験入力値と、特定されるべき出力とを指定する、前記
   ブロックにおいて実行されるべき第１の試験を入力し、 前記試験入力をそれらに割り当てることにより前記ブロ
   ックのブロック入力をセットし、 未知の電流変数及び電圧変数の数が回路方程式の使用可
   能な数と同じになるように、少なくとも１つの回路ピン
   を、電圧値でセットされるべきピンとして識別し、 前記の発見的に識別するステップにおいて識別された回
   路ピンを電圧値でセットし、 その未知変数が、前記識別ステップにおいて識別されな
   かった回路ピンにおける電圧を含んでいるような回路方
   程式のマトリックスを形成し、 前記未知変数について前記マトリックスを解き、 前記の解くステップにより提供された値を、前記ブロッ
   クの試験中に印加されるべき回路入力値としてリスト
   し、 上記ステップを前記回路の追加のブロックについて反復
   するステップから成ることを特徴とする方法。