JPH0630909B2 - Printer controller - Google Patents
Printer controllerInfo
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- JPH0630909B2 JPH0630909B2 JP59033618A JP3361884A JPH0630909B2 JP H0630909 B2 JPH0630909 B2 JP H0630909B2 JP 59033618 A JP59033618 A JP 59033618A JP 3361884 A JP3361884 A JP 3361884A JP H0630909 B2 JPH0630909 B2 JP H0630909B2
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- JP
- Japan
- Prior art keywords
- data
- memory means
- address
- ram
- signal
- Prior art date
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Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
- G06T11/60—Editing figures and text; Combining figures or text
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、ホストコンピュータからのデータを入力し、
プリンタ装置に対しデータを記録出力させるためのプリ
ンタ制御装置に関し、特に入力データを格納するメモリ
の有効利用及びＣＰＵの負荷を軽減し、データ処理速度
の高速化が可能なプリンタ制御装置に関する。TECHNICAL FIELD The present invention inputs data from a host computer,
The present invention relates to a printer control device for recording and outputting data to a printer device, and more particularly to a printer control device that can effectively use a memory that stores input data and reduce the load on a CPU, and can increase a data processing speed.
近年、様々な電子機器にＬＳＩが搭載され、多機能化が
進んでいる。そして、ＲＡＭの容量が増大し、それにつ
れて１種類のＲＡＭの内容をデータバツフアやスタツ
ク、フラグ領域というように分割して使用する事が一般
的になつてきている。In recent years, LSIs have been mounted on various electronic devices and have become multifunctional. As the capacity of the RAM has increased, it has become common to divide the content of one type of RAM into data buffers, stacks, and flag areas for use.
しかしながら、ホストコンピユータ等から送られて来る
コードデータ等の文章情報を内部のランダムアクセスメ
モリ上にピツトイメージとして展開し、然る後、これを
読み出して出力する機器、例えばレーザビームプリンタ
においては、高速処理の必要上からデータバツフアに対
しビツトイメージをシフトし表のフオーマツト＋データ
の様に重ね書きするようなデータ変換書き込み装置を設
ける事が有効であると考えられる。However, in a device such as a laser beam printer that develops text information such as code data sent from a host computer or the like as a pit image on an internal random access memory, and then reads and outputs it, for example, high-speed processing Therefore, it is considered effective to provide a data conversion writing device that shifts the bit image with respect to the data buffer and overwrites the data such as the format + data in the table.
しかしながら同一のＲＡＭをフラグやスタツクとして使
用する場合、データ変換書き込み装置が働くとフラグや
スタツクの内容が変わつてしまい、該電子機器は、所望
の機能を果せないという欠点があつた。However, when the same RAM is used as a flag and a stack, the contents of the flag and the stack change when the data conversion writing device operates, and the electronic device has a drawback that it cannot perform a desired function.
そこで、入力データに対し、重ね書き処理を行なうか、
否かをデータの種類に基づきＣＰＵが判断し、ピツトイ
メージデータを入力した場合は、重ね書き処理回路に対
し、ＣＰＵが重ね書き処理の実行を指令し又、制御デー
タを入力した場合は重ね書き処理回路に対し、ＣＰＵが
重ね書き処理の非実行を指令することも考えられるが、
この場合、非常に高速な処理能力を有する高価なＣＰＵ
が必要となり、このため、コストが増大するといった欠
点があった。Therefore, do you overwrite the input data,
If the CPU judges whether or not the pit image data is input based on the type of data, the CPU instructs the overwriting processing circuit to execute the overwriting processing, and when the control data is input, the overwriting processing is performed. The CPU may instruct the writing processing circuit not to execute the overwriting processing.
In this case, an expensive CPU with extremely high-speed processing capability
Therefore, there is a drawback that the cost is increased.
［目 的］ 本発明は上述した従来技術に鑑みなされたものであり、
大きな容量を持つメモリを有効に使用できるとともに、
データ重ね書き処理時のＣＰＵの負荷を軽減し、ローコ
ストでデータ処理速度の高速化を可能としたプリンタ制
御装置の提供を目的とする。[Objective] The present invention has been made in view of the above-mentioned conventional techniques,
You can effectively use memory with large capacity,
It is an object of the present invention to provide a printer control device capable of reducing the load on the CPU during data overwriting processing and increasing the data processing speed at low cost.
以下に図面を参照し本願発明について詳細に説明する。
第１図は本発明適用のレーザビームプリンタであるペー
ジプリンタの外観図である。１はプリンタ本体で、例え
ばレーザビームプリンタ（ＬＢＰ）である。２は操作表
示部、３は電源スイツチである。又、４は排紙部であ
る。５は伝送ケーブルで、ホストに接続されている。な
おプリンタ１はネツトワークにおける端末やFaxであつ
てもよい。インタフエースとしては、セントロニクス社
のインタフエース方式、ＲＳ２３２−Ｃ方式、又はビデ
オ信号を入力するようにしてもよい。又、操作表示部２
はホストからデータが伝送されることを示す「ON LIN
E」キー、エラーをスキツプさせるための「ERROR SKI
P」キー、その他自己診断、手差し用のキーやページ毎
のプリントではなく伝送された所までのデータを出力す
るためのキー等を有している。６はＲＯＭカートリツジ
で、アルフアベツトや漢字等の文字フオントやプログラ
ムが格納されている。Hereinafter, the present invention will be described in detail with reference to the drawings.
FIG. 1 is an external view of a page printer which is a laser beam printer to which the present invention is applied. Reference numeral 1 is a printer body, for example, a laser beam printer (LBP). Reference numeral 2 is an operation display unit, and 3 is a power switch. Further, 4 is a paper discharge unit. Reference numeral 5 is a transmission cable, which is connected to the host. The printer 1 may be a terminal or a fax in a network. As the interface, the interface system of Centronics, RS232-C system, or a video signal may be input. In addition, the operation display unit 2
Indicates that data is transmitted from the host, "ON LIN
"E" key, "ERROR SKI" to skip the error
It has a "P" key, other self-diagnosis keys, a manual feed key, and a key for outputting data up to the point of transmission instead of printing for each page. Reference numeral 6 is a ROM cartridge which stores character fonts such as alphabet letters and kanji and programs.
第２図は本発明適用の実施例を示すブロツク図で、第１
図に示したプリンタ本体１におけるホストから伝送され
てくるデータを受信するインターフエースを示してい
る。FIG. 2 is a block diagram showing an embodiment to which the present invention is applied.
The interface for receiving the data transmitted from the host in the printer body 1 shown in the figure is shown.
第２図において101は８ビツトで構成されるＣＰＵの双
方向データバスであり、102は同じくＣＰＵの１６ビツ
トのアドレスバスの下１２ビツトのアドレス情報、103
はデータ書きこみ装置、104はランダムアクセスメモリ
（以下ＲＡＭと称す）で、前記データ101がデータ書き
こみ装置103を通り、データ105としてＲＡＭ104（128Ｋ
byte）に書きこまれるものである。In FIG. 2, reference numeral 101 is a bidirectional data bus of the CPU composed of 8 bits, 102 is the address information of the lower 12 bits of the 16-bit address bus of the CPU, 103
Is a data writing device, 104 is a random access memory (hereinafter referred to as RAM), the data 101 passes through the data writing device 103, and RAM 104 (128K
byte).
また、106は本発明に直接関わるところの、アドレス情
報102からデータ書きこみ装置103に対してデータ変換を
行なう(1)か否(0)かの信号107を送るＲＡＭである。な
お、ＲＡＭ106は、マイクロプロセツサのような演算装
置であつてもよい。なおＲＡＭ104に書きこまれたデー
タはインクジエツトプリンタ、ＬＥＤプリンタやＬＢＰ
プリンタ等の各種出力機器999に出力される。Reference numeral 106 is a RAM which directly relates to the present invention and which sends a signal 107 from the address information 102 to the data writing device 103 as to whether the data conversion is (1) or not (0). The RAM 106 may be an arithmetic device such as a microprocessor. The data written in the RAM 104 is an ink jet printer, LED printer or LBP.
It is output to various output devices 999 such as a printer.
第３図は、前記データ変換書きこみ装置103を更に詳細
に記述したブロツク図である。FIG. 3 is a block diagram showing the data conversion writing device 103 in more detail.
201は読み出し専用メモリ（以下ＲＭと称す）、202は
レジスタ、203はアンドゲート、204はＲＡＭ104からの
リードデータ108をラツチするためのレジスタ、205は
Ｒゲート、206は加算器、207は主制御装置である。208
は、ＲＡＭ104ののデータを何ビツトシフトするかを示
すシフト情報である。又、209はＲＡＭ104のアドレスを
１つ増加するか(1)、そのままのアドレス(0)にするかを
示す信号である。201 is a read only memory (hereinafter referred to as RM), 202 is a register, 203 is an AND gate, 204 is a register for latching read data 108 from the RAM 104, 205 is an R gate, 206 is an adder, 207 is main control It is a device. 208
Is shift information indicating how many bits of data in the RAM 104 are to be shifted. Further, 209 is a signal indicating whether the address of the RAM 104 is incremented by 1 (1) or left as it is (0).
第４図はＲＡＭ104及びＲＡＭ106の１６ビツトアドレス
マツプ上の占めるアドレス領域を示した例である。FIG. 4 shows an example of the address area occupied by the 16-bit address map in the RAM 104 and the RAM 106.
第４図においてＲＡＭ104の領域とＲＡＭ106の領域とは
１対１に対応する。いま、第４図におけるＲＡＭ104の
領域の内301をドツトデータのバツフアとしてデータ変
換を行なう領域、302をＣＰＵのスタツクやフラグに使
用するため、データ変換を行なわない領域とする。In FIG. 4, the areas of the RAM 104 and the areas of the RAM 106 have a one-to-one correspondence. Now, of the areas of the RAM 104 in FIG. 4, the area 301 is used as a buffer of the dot data for data conversion, and the area 302 is used as a stack or flag of the CPU, so that the area is not subjected to data conversion.
第２図及び第３図に示した如く下１２ビツトをそれぞれ
のＲＡＭのアドレス入力102とした場合、ＲＡＭ106には
あらかじめ図示しないＣＰＵからの書きこみ信号（第２
図110）により領域303に「１」が、304に「０」書きこ
まれる。When the lower 12 bits are used as the address input 102 of each RAM as shown in FIGS. 2 and 3, the RAM 106 receives a write signal from the CPU (not shown) in advance (second
According to FIG. 110), "1" is written in the area 303 and "0" is written in the area 304.
すなわち、第４図において領域301にアクセスした時
は、ＲＡＭ106の出力であるデータ変換を行うか否かを
示す信号106は「１」でありデータ変換を行うことを示
し、領域302にアクセスした時は出力107はデータ変換を
行わないことを示す信号つまり「０」となる。That is, when the area 301 is accessed in FIG. 4, the signal 106, which is the output of the RAM 106 and indicates whether or not the data conversion is performed, is “1”, which indicates that the data conversion is performed. The output 107 is a signal indicating that data conversion is not performed, that is, "0".
まず領域301にアクセスした場合について述べる。First, the case where the area 301 is accessed will be described.
データバス101にはホストコンピユータからのコード情
報をもとに図示しないドツトデータ発生回路からＣＰＵ
によつて読み出されたデータが送りこまれる。なお、デ
ータ変換、書きこみ装置103はデータバス101からの情報
を第５図（５ビツトシフトした例を示す）の如くシフト
した後、第３図に示すようにＲＯＭ201を介して連続す
るＲＡＭのアドレスに、そのＲＡＭのリードデータ108
とＲ205をとつて書きこむためのものである。The data bus 101 is connected to a CPU from a dot data generating circuit (not shown) based on the code information from the host computer.
The data read by is sent. The data conversion / writing device 103 shifts the information from the data bus 101 as shown in FIG. 5 (an example in which it is shifted by 5 bits) and then, as shown in FIG. Then, the read data 108 of the RAM
And for writing R205.
次に、データのシフトについて説明する。Next, the data shift will be described.
第３図においてレジスタ202はＣＰＵによつてデータ101
を何ビツトシフトするかという情報があらかじめ書きこ
まれている。In FIG. 3, the register 202 stores data 101 by the CPU.
Information on how many bit shifts are made is written in advance.
例えば第５図のようにデータ101を５ビツトシフトして
書きこむ場合はレジスタ202には２進法で５を示す「10
1」という情報を書きこんでおく。またＲＭ201には第
６図の如き情報があらかじめ書きこまれている。例えば
データ101が「I7I6I5I4I3I2I1I0」、データ208が「10
1」、信号209が「０」の時は、ＲＭ201の出力215はＲ
ＡＭ104のアドレスは信号209が「０」であるので、変わ
らず、またデータ208が「101」であるので５ビツトだけ
シフトするので「00000I7I6I5」であり信号209が「１」
の時は、同様に出力215はＲＡＭ104の次のアドレスを指
定されているので、前のアドレスから次のアドレスには
み出した５ビツトを含めた８ビツト、つまり「I4I3I2I1
I0000」を出力する。いま信号107が「１」の場合つま
り、データ変換（シフト）をする場合を考えているの
で、アンドゲート203は開いているため、データ208の内
容はレジスタ202の内容（シフト情報）と同一である。
ＣＰＵからはＲＡＭ104へ書きこむためのデータ101とア
ドレス情報102が出力され、同時に主制御装置207へ書き
こみ命令210が出力される。又、データ101はＲＭ201
によつてシフトされデータ215として出力される。For example, when writing the data 101 by shifting it by 5 bits as shown in FIG. 5, the register 202 indicates "5" in binary notation.
Write the information "1". Further, the information as shown in FIG. 6 is written in advance in the RM201. For example, data 101 is "I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0 " and data 208 is "10.
When "1" and signal 209 is "0", the output 215 of RM201 is R
The address of the AM 104 does not change because the signal 209 is "0", and since the data 208 is "101", it is shifted by 5 bits, so it is "00000 I 7 I 6 I 5 " and the signal 209 is "1".
In the case of, since the output 215 is similarly designated to the next address of the RAM 104, 8 bits including 5 bits protruding from the previous address to the next address, that is, "I 4 I 3 I 2 I 1
I 0 000 "is output. Since the case where the signal 107 is "1", that is, the case where data conversion (shift) is performed is considered, the AND gate 203 is open, so that the content of the data 208 is the same as the content of the register 202 (shift information). is there.
The CPU outputs the data 101 for writing to the RAM 104 and the address information 102, and at the same time, outputs the write command 210 to the main controller 207. Also, data 101 is RM201
And is output as data 215.
一方ＲＡＭ104からは所定のアクセスタイムを経た後デ
ータ108が出力され、主制御装置207からのラツチ信号21
1によりレジスタ204にラツチされる。On the other hand, data 108 is output from the RAM 104 after a predetermined access time, and the latch signal 21 from the main controller 207 is output.
It is latched to register 204 by 1.
信号209は最初は「０」であり、アドレス情報に１を加
算しないことを示しており、アドレス情報109は、アド
レス情報102の内容と同一である。又、データ215とデー
タ212はＲゲート205によつてＲされ、主制御装置20
7からのＲＡＭ書きこみ信号213により、ＲＡＭ104に書
きこまれる。The signal 209 is initially “0”, indicating that 1 is not added to the address information, and the address information 109 is the same as the content of the address information 102. Further, the data 215 and the data 212 are R by the R gate 205, and the main controller 20
A RAM write signal 213 from 7 is written in the RAM 104.
なお信号214は、ＣＰＵがＲＡＭ104のデータを読み出す
時にのみ「０」となる信号でスリーステートゲート216
を開く。Note that the signal 214 is a signal which becomes “0” only when the CPU reads the data of the RAM 104, and the three-state gate 216.
open.
次に主制御装置207はデータ101をＲＭ201によりシフ
トした際、次のアドレスにはみ出た部分のデータを前記
ＲＡＭ104に書きこむため、アドレス情報に１を加算す
るために信号209を「０」から「１」にする。それによ
つてＲＭ201の出力215は、データ101の次のアドレス
にはみ出た部分のデータ（第６図における209が１の場
合）になり、また加算器206の出力109は、アドレス情報
102に１と加算した値となる。同様にして主制御装置207
からＲＡＭ書きこみ信号213が出力され、ＲＡＭ104には
はみ出た部分のデータが次のアドレスに書きこまれる。Next, when the main control unit 207 shifts the data 101 by the RM 201, the data of the portion protruding to the next address is written in the RAM 104. Therefore, the signal 209 is changed from “0” to “1” to add 1 to the address information. Set to 1 ”. As a result, the output 215 of the RM 201 becomes the data of the portion protruding to the next address of the data 101 (when 209 is 1 in FIG. 6), and the output 109 of the adder 206 is the address information.
It is the value obtained by adding 1 to 102. Similarly, main controller 207
The RAM write signal 213 is output from the RAM, and the data of the protruding portion is written to the RAM 104 at the next address.
次にＣＰＵが第４図におけるＲＡＭ104の302の領域にア
クセスした場合について述べる。この時、第２図のＲＡ
Ｍ106の出力107はデータ変換を行わないことを示す
「０」である。出力107が「０」の時第３図においてＡ
ＮＤゲート203が閉じ、データのシフト情報を表わすデ
ータ「208」が「000」となるので、ＲＭ201の出力215
は、データ101をビツトシフトした値、すなわちデータ1
01と出力215は同一となる。また出力107が「０」の時、
レジスタ204はクリアされるため、データ105はデータ10
1及びデータ215と同一となる。Next, the case where the CPU accesses the area 302 of the RAM 104 in FIG. 4 will be described. At this time, RA in FIG.
The output 107 of M106 is "0" indicating that data conversion is not performed. When the output 107 is "0", A in FIG.
Since the ND gate 203 is closed and the data “208” representing the shift information of the data becomes “000”, the output 215 of the RM 201.
Is a bit-shifted value of data 101, that is, data 1
01 and output 215 are the same. When the output 107 is "0",
Since register 204 is cleared, data 105 is data 10
It is the same as 1 and data 215.
またこの時はデータ101はシフトされず、従つてＲＡＭ
の次のアドレスにはみ出るデータが無いため、主制御装
置207は、書きこみ信号213を１度しか出力しない。Moreover, at this time, the data 101 is not shifted and accordingly the RAM
Main controller 207 outputs write signal 213 only once, because there is no data spilling out to the address next to.
以上の如く信号107が１の時データ101はデータ変換され
てＲＡＭ104に書き込まれ信号107が０の時データ101は
変換処理されずにＲＡＭ104に書きこまれる。As described above, when the signal 107 is 1, the data 101 is data-converted and written in the RAM 104, and when the signal 107 is 0, the data 101 is written in the RAM 104 without being converted.
以上説明した如く本発明によれば、同一のメモリ内に重
ね書き処理されたデータと重ね書き処理されていないデ
ータを格納することができるため、大容量のメモリを有
効に使用することができる。しかも、本発明によれば、
データを格納する第１のメモリ手段のアドレスに対応す
るアドレス空間を有し、前記データ処理手段に対し重ね
書き処理を可能とするか否かを指令するための信号を格
納した第２のメモリ手段を設け、第２のメモリ手段が、
前記第１のメモリ手段へ入力されるアドレスデータを入
力し、第１のメモリ手段のアドレスデータに対応するア
ドレスデータにより定められるエリアからデータを読出
し、前記データ処理手段に対し重ね書き処理可能信号又
は重ね書き処理不能信号を送出するので、ＣＰＵの負荷
を軽減し、ローコストでデータ処理速度の高速化を実現
することができる。As described above, according to the present invention, it is possible to store data that has been overwritten and data that has not been overwritten in the same memory, and therefore it is possible to effectively use a large capacity memory. Moreover, according to the present invention,
Second memory means having an address space corresponding to the address of the first memory means for storing data and storing a signal for instructing the data processing means whether or not the overwriting process is possible And the second memory means is
The address data input to the first memory means is input, the data is read from an area defined by the address data corresponding to the address data of the first memory means, and an overwrite processable signal or Since the overwrite disable signal is sent, the load on the CPU can be reduced, and the data processing speed can be increased at low cost.
第１図は、本願発明適用のページプリンタ外観図であ
る。 第２図は、本発明の実施例を示すブロツク図である。 第３図は、データ変換、書きこみ装置の説明ブロツク図
である。 第４図は、アドレス領域を示す図である。 第５図は、データを５ビツトシフトした場合の説明図で
ある。 第６図は、ＲＯＭ201に格納されている情報の説明図で
ある。 104……ＲＡＭ、201……ROM 103……データ変換、書きこみ装置FIG. 1 is an external view of a page printer to which the present invention is applied. FIG. 2 is a block diagram showing an embodiment of the present invention. FIG. 3 is a block diagram for explaining the data conversion / writing device. FIG. 4 is a diagram showing an address area. FIG. 5 is an explanatory diagram when the data is shifted by 5 bits. FIG. 6 is an explanatory diagram of information stored in the ROM 201. 104 …… RAM, 201 …… ROM 103 …… Data conversion and writing device
Claims (1)
し、プリンタ装置に対しデータを記録出力させるための
プリンタ制御装置において、 前記ホストコンピュータから送られてきたデータ及びア
ドレスデータを入力し、入力したアドレスデータに基づ
き入力したデータを格納する第１のメモリ手段と、 前記第１のメモリ手段に予め格納されているデータと新
たに入力したデータを重ね書き処理するデータ処理手段
と、 前記第１のメモリ手段のアドレスに対応するアドレス空
間を有し、前記データ処理手段に対し重ね書き処理を可
能とするか否かを指令するための信号を格納した第２の
メモリ手段とを有し、 前記第２のメモリ手段は、前記第１のメモリ手段へ入力
されるアドレスデータを入力し、前記第１のメモリ手段
のアドレスデータに対応するアドレスデータにより定め
られるエリアからデータを読出し、前記データ処理手段
に対し重ね書き処理可能信号又は重ね書き処理不能信号
を送出し、 前記第２のメモリ手段が前記重ね書き処理可能信号を送
出している場合、前記第１のメモリ手段は前記データ処
理手段により重ね書き処理されたデータを格納するとと
もに、前記第２のメモリ手段が重ね書き処理不能信号を
送出している場合、前記第１のメモリ手段は前記入力し
たデータをそのまま格納することを特徴とするプリンタ
制御装置。1. A printer control device for inputting data from a host computer and recording and outputting the data to a printer device, wherein data and address data sent from the host computer are inputted and the inputted address data is inputted. First memory means for storing data input based on the above, data processing means for overwriting data previously stored in the first memory means and newly input data, and the first memory means Second memory means having an address space corresponding to the address of the second memory, and storing a signal for instructing the data processing means whether or not the overwriting processing is possible. The memory means inputs the address data input to the first memory means and outputs the address data to the address data of the first memory means. The data is read from an area defined by the corresponding address data, an overwriting process enable signal or an overwriting process disable signal is sent to the data processing means, and the second memory means sends the overwriting process enable signal. If the first memory means stores the data overwritten by the data processing means, and the second memory means sends out the overwriting impossible signal, the first memory means A printer controller, wherein the memory means stores the input data as it is.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033618A JPH0630909B2 (en) | 1984-02-24 | 1984-02-24 | Printer controller |
| FR8502588A FR2560412B1 (en) | 1984-02-24 | 1985-02-22 | DATA PROCESSING APPARATUS |
| DE3506592A DE3506592C2 (en) | 1984-02-24 | 1985-02-25 | Recorder |
| GB08504824A GB2156558B (en) | 1984-02-24 | 1985-02-25 | Data processing apparatus |
| US07/218,485 US5010513A (en) | 1984-02-24 | 1988-07-06 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033618A JPH0630909B2 (en) | 1984-02-24 | 1984-02-24 | Printer controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178074A JPS60178074A (en) | 1985-09-12 |
| JPH0630909B2 true JPH0630909B2 (en) | 1994-04-27 |
Family
ID=12391438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033618A Expired - Lifetime JPH0630909B2 (en) | 1984-02-24 | 1984-02-24 | Printer controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630909B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2502753B2 (en) * | 1989-06-19 | 1996-05-29 | 松下電器産業株式会社 | Image output device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397933U (en) * | 1977-01-12 | 1978-08-09 | ||
| JPS545330A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Memory protect circuit |
| JPS5778253A (en) * | 1980-10-31 | 1982-05-15 | Canon Inc | Picture processing device |
| JPS595496A (en) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | Memory protect system |
-
1984
- 1984-02-24 JP JP59033618A patent/JPH0630909B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60178074A (en) | 1985-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |