JPH0630385B2 - 集積回路レイアウトにおける配置方法 - Google Patents
集積回路レイアウトにおける配置方法Info
- Publication number
- JPH0630385B2 JPH0630385B2 JP61222645A JP22264586A JPH0630385B2 JP H0630385 B2 JPH0630385 B2 JP H0630385B2 JP 61222645 A JP61222645 A JP 61222645A JP 22264586 A JP22264586 A JP 22264586A JP H0630385 B2 JPH0630385 B2 JP H0630385B2
- Authority
- JP
- Japan
- Prior art keywords
- processing means
- block
- logic
- integrated circuit
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は大規模集積回路（ＬＳＩ）のレイアウトの際の
素子配置方法において、 論理階層を考慮してトップダウンに配置を行なうことに
より、 予測性能と実際のＬＳＩの性能とを良く一致することが
できるようにしたものである。
素子配置方法において、 論理階層を考慮してトップダウンに配置を行なうことに
より、 予測性能と実際のＬＳＩの性能とを良く一致することが
できるようにしたものである。
本発明は集積回路レイアウトにおける配置方法に係り、
特にＬＳＩレイアウト時の素子配置方法に関する。
特にＬＳＩレイアウト時の素子配置方法に関する。
高速処理を行なうためや高度の機能を達成するために、
ＬＳＩの回路規模が大きく、かつ、複雑になってくるに
従って、ＬＳＩのレイアウト設計は益々重要となる。
ＬＳＩの回路規模が大きく、かつ、複雑になってくるに
従って、ＬＳＩのレイアウト設計は益々重要となる。
回路規模が大きくなるに従って、最初から詳細なレベル
で設計することは容易ではなく、誤りが入り易いため、
ＬＳＩの機能や論理を階層的に扱って、１階層ずつ設計
を進める階層設計が論理設計において行なわれる。
で設計することは容易ではなく、誤りが入り易いため、
ＬＳＩの機能や論理を階層的に扱って、１階層ずつ設計
を進める階層設計が論理設計において行なわれる。
レイアウト設計は上記の論理設計により得られた接続情
報と回路設計により準備された論理セルライブラリを用
いて、論理ゲートの配置，配線を行なう。この場合、製
造条件による制約に従いながらチップ面積を可能な限り
小さくすることが要求される。このレイアウト設計完了
後のデータはマスクパターンとして製造工程に渡され
る。
報と回路設計により準備された論理セルライブラリを用
いて、論理ゲートの配置，配線を行なう。この場合、製
造条件による制約に従いながらチップ面積を可能な限り
小さくすることが要求される。このレイアウト設計完了
後のデータはマスクパターンとして製造工程に渡され
る。
しかし、従来のレイアウト設計ではレイアウト階層をも
たない一括レイアウトを行なっていたため、論理ブロッ
クをギャザリングして配置できず、ＬＳＩの予測性能の
見積り（例えば配線容量の見積り）が困難であるという
問題点があった。
たない一括レイアウトを行なっていたため、論理ブロッ
クをギャザリングして配置できず、ＬＳＩの予測性能の
見積り（例えば配線容量の見積り）が困難であるという
問題点があった。
そこで、本発明は上記の点に鑑みて創作されたもので、
予測性能と実際の性能とを良く一致させることが可能な
集積回路レイアウトにおける配置方法を提供することを
目的とする。
予測性能と実際の性能とを良く一致させることが可能な
集積回路レイアウトにおける配置方法を提供することを
目的とする。
本発明の集積回路レイアウトにおける配線方法は、集積
回路の論理設計により得られた接続情報と回路設計によ
り準備された論理データライブラリに基づき初期チップ
構造を決定する第１の処理手段と、最上位の論理のブロ
ックからレベル毎にトップダウンに各論理ブロックの配
置領域を設定する第２の処理手段と、すべてのユニット
セルを最小カット法によりその配置位置を決定する第３
の処理手段と、チップ構造を再決定する第４の処理手段
とよりなる。
回路の論理設計により得られた接続情報と回路設計によ
り準備された論理データライブラリに基づき初期チップ
構造を決定する第１の処理手段と、最上位の論理のブロ
ックからレベル毎にトップダウンに各論理ブロックの配
置領域を設定する第２の処理手段と、すべてのユニット
セルを最小カット法によりその配置位置を決定する第３
の処理手段と、チップ構造を再決定する第４の処理手段
とよりなる。
第１の処理手段を経たチップ構造は第２の処理手段によ
り最上位の論理のブロックからトップダウンに配置領域
を設定されることにより、同一グループのネットが互い
に近くに配置され、異なったグループのネットは互いに
離間配置される。
り最上位の論理のブロックからトップダウンに配置領域
を設定されることにより、同一グループのネットが互い
に近くに配置され、異なったグループのネットは互いに
離間配置される。
第２の処理手段を経たユニットセルは第３の処理手段に
より、すべて最小カット法によりその配置位置を決定さ
れた後、第４の処理手段によりチップ構造を再決定され
る。
より、すべて最小カット法によりその配置位置を決定さ
れた後、第４の処理手段によりチップ構造を再決定され
る。
第１図は本発明方法の一実施例のフローチャートを示
す。まず、論理設計により得られた接続情報と回路設計
により準備された論理データライブラリを入力し（ステ
ップ１）、それに基づいて初期チップ構造を決定した後
（ステップ２）、カスタムセルをチップ内に配置する
（ステップ３）。このカスタムセルは、リード・オンリ
・メモリ（ＲＯＭ），ランダム・アクセス・メモリ（Ｒ
ＡＭ），プログラマブル・ロジック・アレイ（ＰＬ
Ａ），乗算器，レジスタ，演算器，アナログブロック等
のうちいずれか一の大規模セルで、これらは予めチップ
内の所定位置の配置される。
す。まず、論理設計により得られた接続情報と回路設計
により準備された論理データライブラリを入力し（ステ
ップ１）、それに基づいて初期チップ構造を決定した後
（ステップ２）、カスタムセルをチップ内に配置する
（ステップ３）。このカスタムセルは、リード・オンリ
・メモリ（ＲＯＭ），ランダム・アクセス・メモリ（Ｒ
ＡＭ），プログラマブル・ロジック・アレイ（ＰＬ
Ａ），乗算器，レジスタ，演算器，アナログブロック等
のうちいずれか一の大規模セルで、これらは予めチップ
内の所定位置の配置される。
しかる後に、論理ブロックを変更することなく、各論理
ブロックの配置領域を決定するためのブロック分割が行
なわれる（ステップ４）。このブロック分割は後述する
如く、大規模な論理をまず幾つかのブロックに分割して
その各ブロックの位置決めをし、各ブロックを更に小規
模なサブブロックに分割してそれらの位置決めをし、各
サブブロックを更に小規模なマクロに分割してそれらの
位置決めを行なう。
ブロックの配置領域を決定するためのブロック分割が行
なわれる（ステップ４）。このブロック分割は後述する
如く、大規模な論理をまず幾つかのブロックに分割して
その各ブロックの位置決めをし、各ブロックを更に小規
模なサブブロックに分割してそれらの位置決めをし、各
サブブロックを更に小規模なマクロに分割してそれらの
位置決めを行なう。
次にマクロより更に小規模なユニットセルレベルが最小
カット法により配置された後（ステップ５）、各ユニッ
トセルのマクロ内での位置が決定される（ステップ
６）。次に配線チャネルがどれだけあるか、またフィー
ルドスルーが何本あるかの見積りが行なわれた後（ステ
ップ７）、その見積りに基づいてチップ構造が再決定さ
れる（ステップ８）。その後に、フィードスルーが全結
線可能であるか、またチップ内に不要な領域がないかの
判定が行なわれ、結線が不可能な場合があったり、不要
領域がある場合はステップ４のブロック分割処理に戻り
（ステップ９）、上記以外の場合は後処理をした後（ス
テップ１０）、レイアウト終了となる（ステップ１
１）。
カット法により配置された後（ステップ５）、各ユニッ
トセルのマクロ内での位置が決定される（ステップ
６）。次に配線チャネルがどれだけあるか、またフィー
ルドスルーが何本あるかの見積りが行なわれた後（ステ
ップ７）、その見積りに基づいてチップ構造が再決定さ
れる（ステップ８）。その後に、フィードスルーが全結
線可能であるか、またチップ内に不要な領域がないかの
判定が行なわれ、結線が不可能な場合があったり、不要
領域がある場合はステップ４のブロック分割処理に戻り
（ステップ９）、上記以外の場合は後処理をした後（ス
テップ１０）、レイアウト終了となる（ステップ１
１）。
次に、最上位の論理ブロックからレベル毎にトップダウ
ンに論理ブロックの位置決めを行なう、本発明の要部を
なすブロック分割処理ステップ４について、更に詳細に
第２図と共に説明する。第２図において、まず最小位論
理レベルであるブロックの集合を二つに分割するカット
ラインを設定し（ステップ４ａ）、最小カット法（min-
cut method）を用いて、論理ブロック間の接続関係に着
目し、論理ブロック間をカットラインで左右又は上下に
分割したとき、このカットラインを横切る論理ブロック
間の接続配線の本数を最小になるよう各論理ブロックを
最適に分割配置し（ステップ４ｂ）、各ブロックの大き
さによって位置決めを行なう（ステップ４ｃ）。しかる
後に、二つの集合に分割配置された各々のＢＣ（ベーシ
ックセル）数を比較してカットラインを移動し（ステッ
プ４ｄ）、上記のステップ４ａ〜４ｃの動作を再び行な
う。このようにして、ステップ４ａ〜４ｄの動作を（ブ
ロック数−１）回繰り返し、各々の集合がただ一つのブ
ロックになるようにする。
ンに論理ブロックの位置決めを行なう、本発明の要部を
なすブロック分割処理ステップ４について、更に詳細に
第２図と共に説明する。第２図において、まず最小位論
理レベルであるブロックの集合を二つに分割するカット
ラインを設定し（ステップ４ａ）、最小カット法（min-
cut method）を用いて、論理ブロック間の接続関係に着
目し、論理ブロック間をカットラインで左右又は上下に
分割したとき、このカットラインを横切る論理ブロック
間の接続配線の本数を最小になるよう各論理ブロックを
最適に分割配置し（ステップ４ｂ）、各ブロックの大き
さによって位置決めを行なう（ステップ４ｃ）。しかる
後に、二つの集合に分割配置された各々のＢＣ（ベーシ
ックセル）数を比較してカットラインを移動し（ステッ
プ４ｄ）、上記のステップ４ａ〜４ｃの動作を再び行な
う。このようにして、ステップ４ａ〜４ｄの動作を（ブ
ロック数−１）回繰り返し、各々の集合がただ一つのブ
ロックになるようにする。
しかる後に、今度は最上位から２番目のレベルであるサ
ブブロックについて上記ステップ４ａ〜４ｄの動作を各
ブロック内のサブブロックの夫々について上記と同様に
（サブブロック数−１）回繰り返して行なった後、３番
目のレベルであるマクロについて上記ステップ４ａ〜４
ｄの動作を各サブブロック内のマクロの夫々について
（マクロ数−１）回繰り返して行なう。
ブブロックについて上記ステップ４ａ〜４ｄの動作を各
ブロック内のサブブロックの夫々について上記と同様に
（サブブロック数−１）回繰り返して行なった後、３番
目のレベルであるマクロについて上記ステップ４ａ〜４
ｄの動作を各サブブロック内のマクロの夫々について
（マクロ数−１）回繰り返して行なう。
上記の最小カット法の結果に基づいて、最後に各論理ブ
ロック，サブブロック，マクロの配置領域の設定が行な
われる（ステップ４ｅ）。このようにして、論理階層に
従ったトップダウンレイアウトが実現できる。
ロック，サブブロック，マクロの配置領域の設定が行な
われる（ステップ４ｅ）。このようにして、論理階層に
従ったトップダウンレイアウトが実現できる。
第３図は各論理ブロックの配置領域の一例を示す。同図
において、最外枠の実線で示す矩形状のチップ１３内に
３つのブロック１４−１，１４−２及び１４−３が夫々
配置され、ブロック１４−１内にはサブブロック１５等
が配置され、同様にブロック１４−２，１４−３の夫々
において、サブブロック１６，１７等が図示の如くに配
置される。
において、最外枠の実線で示す矩形状のチップ１３内に
３つのブロック１４−１，１４−２及び１４−３が夫々
配置され、ブロック１４−１内にはサブブロック１５等
が配置され、同様にブロック１４−２，１４−３の夫々
において、サブブロック１６，１７等が図示の如くに配
置される。
上述の如く、本発明によれば、トップダウンに各論理ブ
ロックの配置領域を設定するようにしたので、論理階層
をレイアウトに反映させることができ、同一グループは
配線容量の見積りを小さくし、異なったグループは配線
容量（仮配線容量）の見積りを大きくした予測性能を、
同一グループのネットは互いに近接して配置され、異な
ったグループのネットは離して配置された実際の集積回
路の配線容量に略一致させることができ、予測性能の見
積りが容易である等の特長を有するものである。
ロックの配置領域を設定するようにしたので、論理階層
をレイアウトに反映させることができ、同一グループは
配線容量の見積りを小さくし、異なったグループは配線
容量（仮配線容量）の見積りを大きくした予測性能を、
同一グループのネットは互いに近接して配置され、異な
ったグループのネットは離して配置された実際の集積回
路の配線容量に略一致させることができ、予測性能の見
積りが容易である等の特長を有するものである。
第１図は本発明方法の一実施例を示すフローチャート、 第２図は第１図図示フローチャート中の要部の一実施例
を示すフローチャート、 第３図はチップの論理ブロックの配置の一例を示す図で
ある。 図において、 １〜１１，４ａ〜４ｅはステップ、 １３はチップ、 １４−１〜１４−３はブロック、 １５〜１７はサブブロックである。
を示すフローチャート、 第３図はチップの論理ブロックの配置の一例を示す図で
ある。 図において、 １〜１１，４ａ〜４ｅはステップ、 １３はチップ、 １４−１〜１４−３はブロック、 １５〜１７はサブブロックである。
Claims (1)
- 【請求項１】集積回路の論理設計により得られた接続情
報と回路設計により準備された論理データライブラリに
基づき初期チップ構造を決定する第１の処理手段（１，
２）と、 最上位の論理のブロックからレベル毎にトップダウンに
各論理ブロックの配置領域を設定する第２の処理手段
（４，４ａ〜４ｅ）と、 該第２の処理手段を経たすべてのユニットセルを最小カ
ット法によりその配置位置を決定する第３の処理手段
（５，６）と、 該第３の処理手段を経たチップ構造を再決定する第４の
処理手段（７，８）とよりなることを特徴とする集積回
路レイアウトにおける配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222645A JPH0630385B2 (ja) | 1986-09-20 | 1986-09-20 | 集積回路レイアウトにおける配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222645A JPH0630385B2 (ja) | 1986-09-20 | 1986-09-20 | 集積回路レイアウトにおける配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378566A JPS6378566A (ja) | 1988-04-08 |
| JPH0630385B2 true JPH0630385B2 (ja) | 1994-04-20 |
Family
ID=16785696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222645A Expired - Lifetime JPH0630385B2 (ja) | 1986-09-20 | 1986-09-20 | 集積回路レイアウトにおける配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630385B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Ｌｓｉレイアウト処理方法 |
-
1986
- 1986-09-20 JP JP61222645A patent/JPH0630385B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6378566A (ja) | 1988-04-08 |
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