JPH0629454A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0629454A JPH0629454A JP18266192A JP18266192A JPH0629454A JP H0629454 A JPH0629454 A JP H0629454A JP 18266192 A JP18266192 A JP 18266192A JP 18266192 A JP18266192 A JP 18266192A JP H0629454 A JPH0629454 A JP H0629454A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体デバイスに関
し、特にリードオンチップ方式のパッケージ構造を有す
る集積化半導体デバイスに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an integrated semiconductor device having a lead-on-chip type package structure.
【0002】近年、半導体デバイスの集積度が高まるに
つれて、LSIデバイスのパッケージングにも工夫が凝
らされるようになってきた。多数の入出力端子と集積化
半導体チップ間に超高速の電気信号を伝達するために
は、配線経路を最短にし、かつ実装配線の自由度を確保
する必要がある。この目的に叶うパッケージングとして
実用化されているのがリードオンチップ(LOC)構造
である。[0002] In recent years, as the degree of integration of semiconductor devices has increased, the packaging of LSI devices has been devised. In order to transmit an ultrahigh-speed electric signal between a large number of input / output terminals and an integrated semiconductor chip, it is necessary to minimize the wiring path and ensure the flexibility of mounting wiring. A lead-on-chip (LOC) structure has been put into practical use as packaging that meets this purpose.
【0003】[0003]
【従来の技術】LOC方式のパッケージングは、半導体
チップ上に緩衝材を介してリード層を積層、配線してス
テムにマウントし、モールドした構造を持つ。図2
(A)はその上面図、図2(B)は断面図を示してい
る。2. Description of the Related Art LOC type packaging has a structure in which a lead layer is laminated on a semiconductor chip via a buffer material, wired, mounted on a stem, and molded. Figure 2
2A shows a top view thereof, and FIG. 2B shows a sectional view thereof.
【0004】すなわち、フレーム(ステム)12上にマ
ウントされた半導体チップ11には、多数の半導体素子
が集積化され、チップ中央部にボンディングパッドが集
中配線されている。That is, a large number of semiconductor elements are integrated on the semiconductor chip 11 mounted on the frame (stem) 12, and bonding pads are centrally wired in the central portion of the chip.
【0005】半導体チップ11上に設けられた分厚い絶
縁層14およびその上に設けられたリード層13の貫通
孔を介してワイヤ15が前記半導体チップ11中央部の
ボンディングパッドとリード層13間を接続している。A wire 15 connects a bonding pad in the central portion of the semiconductor chip 11 and the lead layer 13 through a through hole of a thick insulating layer 14 provided on the semiconductor chip 11 and a lead layer 13 provided thereon. is doing.
【0006】この状態で、LOCは樹脂層16によって
モールドされ、外気と遮断される。モールド部分からは
フレーム12の固定端子23およびリード層13の外部
接続ピン22だけが外部へ突出した構造となっている。In this state, the LOC is molded by the resin layer 16 and is shielded from the outside air. Only the fixed terminals 23 of the frame 12 and the external connection pins 22 of the lead layer 13 project outward from the molded portion.
【0007】[0007]
【発明が解決しようとする課題】リード層13、外部接
続ピン22は、合金(通常、鉄−ニッケル合金)製であ
り、比較的熱膨張係数が大きい。LOCパッケージは様
々な条件下で使用されるが、十分に制御された温湿度環
境以外に置かれた時、該パッケージの樹脂モールドが熱
や湿度の影響で不均一に収縮する。The lead layer 13 and the external connection pin 22 are made of an alloy (usually an iron-nickel alloy) and have a relatively large coefficient of thermal expansion. Although the LOC package is used under various conditions, when it is placed in an environment other than a well-controlled temperature and humidity environment, the resin mold of the package shrinks unevenly due to the influence of heat and humidity.
【0008】この時、リード層13、外部接続ピン22
が、モールド層の各部位で不均一な歪応力を発生させ、
極端な場合には、そのストレスが絶縁層14に伝播して
半導体チップ11の保護層を兼ねている絶縁層14を破
損する。この結果、破損部位からは湿度等が侵入して、
短絡等の事故発生の原因となる。At this time, the lead layer 13 and the external connection pin 22
However, it causes non-uniform strain stress at each part of the mold layer,
In an extreme case, the stress propagates to the insulating layer 14 and damages the insulating layer 14 which also serves as a protective layer of the semiconductor chip 11. As a result, humidity, etc. intrudes from the damaged part,
It may cause an accident such as a short circuit.
【0009】これを避けるためには、単位面積当たりの
ストレスを減らす目的で、リード層13、外部接続ピン
22の間隔を広げたり、歪耐圧を増やす目的で絶縁層1
4の膜厚を増加させたりする必要が生ずる。この結果、
LOC構造が、大型化、肥厚化し、薄型パッケージ内に
収納できないという問題点が生じた。In order to avoid this, in order to reduce the stress per unit area, the insulating layer 1 is increased in order to widen the interval between the lead layer 13 and the external connection pin 22 or to increase the strain withstand voltage.
It is necessary to increase the film thickness of No. 4 or the like. As a result,
The LOC structure has a problem that it cannot be accommodated in a thin package because it becomes large and thick.
【0010】本発明の目的は、厳しい温湿度環境で使用
しても、発生する歪応力が半導体チップに及ぼす影響を
最小限に抑制できるLOC構造の半導体装置を提供する
ことである。An object of the present invention is to provide a semiconductor device having a LOC structure capable of minimizing the influence of strain stress generated on a semiconductor chip even when used in a severe temperature and humidity environment.
【0011】[0011]
【課題を解決するための手段】本発明の半導体デバイス
においては、半導体チップとリード層をフレームによっ
て分離したLOC構造をとる。The semiconductor device of the present invention has a LOC structure in which the semiconductor chip and the lead layer are separated by a frame.
【0012】すなわち、本発明の半導体デバイスは、半
導体素子を集積化した半導体チップと、半導体チップの
表面に第1の絶縁性接着層を介して積層され、貫通孔を
有するフレームと、該フレーム上に第2の絶縁性接着層
を介して積層されたリード層と、前記貫通孔を介して該
リード層と前記半導体チップ間の電気的接続を行なう導
電部材と、半導体チップ全体をモールドする樹脂とを有
する。That is, the semiconductor device of the present invention includes a semiconductor chip in which semiconductor elements are integrated, a frame laminated on the surface of the semiconductor chip via a first insulating adhesive layer and having a through hole, and a frame on the frame. A lead layer laminated via a second insulating adhesive layer, a conductive member for electrically connecting the lead layer and the semiconductor chip via the through hole, and a resin for molding the entire semiconductor chip. Have.
【0013】[0013]
【作用】半導体チップをリード層からフレームによって
分離することによって、全体の厚みを増すことなく、リ
ード層からの歪応力をフレームで遮断することができ
る。この結果、薄型パッケージングにおいてもLOC機
能が失われることはない。By separating the semiconductor chip from the lead layer by the frame, the strain stress from the lead layer can be blocked by the frame without increasing the overall thickness. As a result, the LOC function is not lost even in thin packaging.
【0014】以下、本発明を実施例に基づいてより詳し
く述べる。The present invention will be described in more detail below based on examples.
【0015】[0015]
【実施例】図1は、本発明の実施例である半導体デバイ
スのパッケージ構造概略を示す上面図(A)および断面
図(B)である。1 is a top view (A) and a sectional view (B) showing a package structure of a semiconductor device according to an embodiment of the present invention.
【0016】上面中央部にボンディングパッドを配置し
た半導体チップ1の上面は、ボンディングパッド部のみ
を開口した状態で第1の絶縁性接着層4に被覆され、フ
レーム2の下面に接着されている。The upper surface of the semiconductor chip 1 having the bonding pad arranged in the center of the upper surface is covered with the first insulating adhesive layer 4 with only the bonding pad portion opened, and is bonded to the lower surface of the frame 2.
【0017】第1の絶縁性接着層4は、たとえば、熱硬
化性樹脂からなり、常温では粘性を持つので接着剤の役
割も果たす。フレーム2には、前記半導体チップ1のボ
ンディングパッド部に開口した貫通孔が設けられてい
る。The first insulative adhesive layer 4 is made of, for example, a thermosetting resin and has a viscosity at room temperature, so that it also serves as an adhesive. The frame 2 is provided with a through hole that opens to the bonding pad portion of the semiconductor chip 1.
【0018】一方、リード層3は、フレーム2の上面側
に配置され、第2の絶縁性接着層5を介して接着されて
いる。第2の絶縁性接着層5は、リード層3のコンタク
トホールと同様の貫通孔を有しており、たとえばポリイ
ミド被覆の酸化膜からなる。On the other hand, the lead layer 3 is arranged on the upper surface side of the frame 2 and adhered via the second insulating adhesive layer 5. The second insulating adhesive layer 5 has through holes similar to the contact holes of the lead layer 3, and is made of, for example, an oxide film coated with polyimide.
【0019】リード層3と外部接続ピン10は、たとえ
ば鉄−ニッケルの42合金からなる。リード層3のリー
ドと半導体チップ1のボンディングパッド間は、ワイヤ
8によって接続される。The lead layer 3 and the external connection pin 10 are made of, for example, an iron-nickel 42 alloy. The leads of the lead layer 3 and the bonding pads of the semiconductor chip 1 are connected by wires 8.
【0020】図1(A)、(B)のようなLOC構造で
は、フレーム2上に予めリード層3を形成しておくこと
ができるので、パッケージングを行なう際、リード層3
と半導体チップ1の位置決めを一度行なうだけでよく、
従来と較べて、特に工程が複雑化することはない。In the LOC structure as shown in FIGS. 1A and 1B, since the lead layer 3 can be formed on the frame 2 in advance, the lead layer 3 can be formed during packaging.
And the semiconductor chip 1 need only be positioned once,
The process is not particularly complicated as compared with the conventional one.
【0021】最後に、熱硬化性樹脂6を用いてパッケー
ジのモールドを行なう。この時、フレーム2のノーズは
固定する際に使用されるので、先端部はモールドしな
い。また、リード層3の外部接続ピン10の先端部も、
当然モールドされていない。なお、図を判りやすくする
ために、樹脂6のモールドは図1(A)の上面図におい
てのみ記載した。Finally, the thermosetting resin 6 is used to mold the package. At this time, since the nose of the frame 2 is used for fixing, the tip portion is not molded. The tip of the external connection pin 10 of the lead layer 3 is also
Naturally not molded. Note that the mold of the resin 6 is shown only in the top view of FIG. 1A for the sake of clarity.
【0022】図1(A)、(B)は、ボンディングパッ
ドとリードをワイヤ8によって接続する場合の例である
が、パッドにバンプ7を形成することもできる。この接
続例を、図1(C)に示した。1A and 1B show an example in which the bonding pad and the lead are connected by the wire 8, the bump 7 can be formed on the pad. An example of this connection is shown in FIG.
【0023】リード層3から接続性接着層5側面上にリ
ード延長部18を延ばし、その先端に金等のバンプ7a
を形成する。半導体チップ1表面の対応する位置にも金
メッキや半田メッキのバンプ7bを形成する。両バンプ
7a、7bを接続することにより、電気的接続を形成す
る。このバンプ7によって、パッケージ工程を簡素化す
ることができる。A lead extension 18 is extended from the lead layer 3 onto the side surface of the connectivity adhesive layer 5, and a bump 7a of gold or the like is provided at the tip thereof.
To form. Gold-plated or solder-plated bumps 7b are also formed at corresponding positions on the surface of the semiconductor chip 1. An electrical connection is formed by connecting both bumps 7a and 7b. The bumps 7 can simplify the packaging process.
【0024】図1では、半導体チップ1はフレーム2か
ら絶縁されていたが、半導体チップ内の電位分布の安定
化を計るために、半導体チップ1とフレーム2とを接続
する方が望ましい場合がある。Although the semiconductor chip 1 is insulated from the frame 2 in FIG. 1, it may be desirable to connect the semiconductor chip 1 and the frame 2 in order to stabilize the potential distribution in the semiconductor chip. .
【0025】この場合は、図3(A)、(B)に示すよ
うに、半導体チップ1の基板ノードに対応するフレーム
2の部分に、図のM点で示すような開口を形成し、フレ
ーム2と基板ノードとを接続することが好ましい。な
お、図3に示した実施例では、図面を見やすくするため
に、絶縁性樹脂6によるパッケージのモールドの図示を
省略してある。以下の図面においても同様であるが、実
際には全てモールドされている。In this case, as shown in FIGS. 3A and 3B, an opening as shown by point M in the figure is formed in the portion of the frame 2 corresponding to the substrate node of the semiconductor chip 1 to form the frame. 2 is preferably connected to the substrate node. In the embodiment shown in FIG. 3, the package mold made of the insulating resin 6 is not shown in order to make the drawing easier to see. The same applies to the following drawings, but actually all are molded.
【0026】さらに、本発明の別の実施例として、フレ
ーム2を接地線や電源線に接続する場合を、図4に示
す。MOSメモリデバイスの実装に用いると便利であ
る。図4(A)は、フレーム2を短辺方向に2分割した
場合を、また図4(B)はフレーム2を長辺方向に分割
した場合を示す。As another embodiment of the present invention, FIG. 4 shows a case where the frame 2 is connected to a ground line or a power line. It is convenient to use for mounting a MOS memory device. FIG. 4A shows a case where the frame 2 is divided into two in the short side direction, and FIG. 4B shows a case where the frame 2 is divided into the long side.
【0027】フレームの各切片には、新たにリード層3
の外部接続ピン10と平行に付加ノーズ20、21が設
けられている。また、フレームの各切片には開口M1、
M2が形成され、半導体チップの電源配線をフレームの
各切片に接続する。A lead layer 3 is newly added to each section of the frame.
Additional noses 20 and 21 are provided in parallel with the external connection pin 10. In addition, an opening M1 is formed in each section of the frame.
M2 is formed to connect the power supply wiring of the semiconductor chip to each section of the frame.
【0028】付加ノーズ20、21の先端部は、それぞ
れ接地線や電源線に接続されているので、当然樹脂6に
よるモールドは施されていない。なお、場合によって
は、フレーム2を分割せずに、付加ノーズ20のみを設
けてもよい。Since the tip ends of the additional noses 20 and 21 are connected to the ground line and the power supply line, the resin 6 is naturally not molded. In some cases, only the additional nose 20 may be provided without dividing the frame 2.
【0029】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example,
It will be apparent to those skilled in the art that various changes, improvements, combinations and the like can be made.
【0030】[0030]
【発明の効果】以上説明したように、本発明によれば、
半導体デバイスのLOC構造による高信頼性パッケージ
ングを、パッケージの大型化、肥厚化を伴うことなく容
易に行なうことができる。この結果、高集積化半導体チ
ップのパッケージングも簡素化された製造工程で行なう
ことができ、コスト低減、信頼性の向上を図ることがで
きる。As described above, according to the present invention,
Highly reliable packaging by the LOC structure of the semiconductor device can be easily performed without increasing the size and thickening of the package. As a result, the packaging of the highly integrated semiconductor chip can be performed in a simplified manufacturing process, and the cost can be reduced and the reliability can be improved.
【図1】本発明の実施例による半導体デバイスのLOC
型パッケージ構造の概略を示す。図1(A)および
(B)は、リードと半導体チップ上のパッドをワイヤで
接続した例を、また図1(C)は半導体チップとリード
とにバンプを設けて接続した例を示す。FIG. 1 is a LOC of a semiconductor device according to an embodiment of the present invention.
An outline of the mold package structure is shown. 1A and 1B show an example in which leads are connected to pads on a semiconductor chip by wires, and FIG. 1C shows an example in which bumps are provided on the semiconductor chip and leads to connect them.
【図2】従来例によるLOCパッケージング型の半導体
デバイスを示す。図2(A)は上面図、図2(B)は側
面図である。FIG. 2 shows a conventional LOC packaging type semiconductor device. 2A is a top view and FIG. 2B is a side view.
【図3】本発明の別の実施例による半導体デバイスのパ
ッケージ構造概略を示す。FIG. 3 shows a schematic package structure of a semiconductor device according to another embodiment of the present invention.
【図4】本発明のさらに別の実施例による半導体デバイ
スのパッケージ構造概略を示す。図は、いずれも上面図
のみで、図4(A)はフレーム短辺方向にフレームを分
割した例、図4(B)はフレーム長辺方向にフレームを
分割した例を示す上面図である。FIG. 4 shows a schematic package structure of a semiconductor device according to another embodiment of the present invention. 4A and 4B are only top views, FIG. 4A is an example in which the frame is divided in the short side direction, and FIG. 4B is an upper view in which the frame is divided in the long side direction.
1 半導体チップ 2 フレーム 3 リード層 4 第1の絶縁性接着層 5 第2の絶縁性接着層 6 (モールド用)樹脂 7 バンプ 8 ワイヤ 9 (フレームの)ノーズ 10 外部接続ピン 11 半導体チップ 12 フレーム 13 リード層 14 絶縁層 15 ワイヤ 16 樹脂層 18 リードの延長部 20、21 付加ノーズ 22 外部接続ピン 23 (フレームの)固定端子 M 開口 1 Semiconductor Chip 2 Frame 3 Lead Layer 4 First Insulating Adhesive Layer 5 Second Insulating Adhesive Layer 6 (Molding) Resin 7 Bumps 8 Wires 9 (Frame) Nose 10 External Connection Pins 11 Semiconductor Chips 12 Frame 13 Lead layer 14 Insulating layer 15 Wire 16 Resin layer 18 Lead extension 20, 21 Additional nose 22 External connection pin 23 Fixed terminal (of frame) M Opening
Claims (3)
(1)と、 半導体チップ(1)の表面に第1の絶縁性接着層(4)
を介して積層され、貫通孔を有するフレーム(2)と、 該フレーム(2)上に第2の絶縁性接着層(5)を介し
て積層されたリード層(3)と、 前記貫通孔を介して該リード層(3)と前記半導体チッ
プ(1)間の電気的接続を行なう導電部材(8)と、 半導体チップ(1)全体をモールドする樹脂(6)とを
有する半導体デバイス。1. A semiconductor chip (1) on which a semiconductor element is integrated, and a first insulating adhesive layer (4) on the surface of the semiconductor chip (1).
And a lead layer (3) laminated on the frame (2) with a second insulating adhesive layer (5) interposed between the frame (2) and the through hole. A semiconductor device having a conductive member (8) for electrically connecting the lead layer (3) and the semiconductor chip (1) via the resin, and a resin (6) for molding the entire semiconductor chip (1).
(1)との間の電気的接続を行なう導電部材(8)が、
該半導体チップ(1)表面に設けられたバンプ(7b)
と前記リード層(3)端部に設けられたバンプ(7a)
とを含む請求項1記載の半導体デバイス。2. A conductive member (8) for electrically connecting the lead layer (3) and the semiconductor chip (1),
Bumps (7b) provided on the surface of the semiconductor chip (1)
And bumps (7a) provided on the ends of the lead layer (3)
The semiconductor device according to claim 1, comprising:
(6)の外部に延在させ、該部位に接地線または電源線
を接続した請求項1ないし2記載の半導体デバイス。3. The semiconductor device according to claim 1, wherein a part of the frame (2) is extended to the outside of the resin (6), and a ground line or a power line is connected to the portion.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18266192A JPH0629454A (en) | 1992-07-09 | 1992-07-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18266192A JPH0629454A (en) | 1992-07-09 | 1992-07-09 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0629454A true JPH0629454A (en) | 1994-02-04 |
Family
ID=16122226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18266192A Withdrawn JPH0629454A (en) | 1992-07-09 | 1992-07-09 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0629454A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100244270B1 (en) * | 1997-07-23 | 2000-02-01 | 김영환 | method for fabricating semiconductor chip package |
US7042070B2 (en) * | 1999-09-22 | 2006-05-09 | Texas Instruments Incorporated | Direct attachment of semiconductor chip to organic substrate |
-
1992
- 1992-07-09 JP JP18266192A patent/JPH0629454A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100244270B1 (en) * | 1997-07-23 | 2000-02-01 | 김영환 | method for fabricating semiconductor chip package |
US7042070B2 (en) * | 1999-09-22 | 2006-05-09 | Texas Instruments Incorporated | Direct attachment of semiconductor chip to organic substrate |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |