JPH06291991A - Picture communications equipment - Google Patents

Picture communications equipment

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JPH06291991A
JPH06291991A JP4102622A JP10262292A JPH06291991A JP H06291991 A JPH06291991 A JP H06291991A JP 4102622 A JP4102622 A JP 4102622A JP 10262292 A JP10262292 A JP 10262292A JP H06291991 A JPH06291991 A JP H06291991A
Authority
JP
Japan
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line
image
data
processing
code
Prior art date
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Pending
Application number
JP4102622A
Other languages
Japanese (ja)
Inventor
Hitoshi Horie
等 堀江
Toru Ozaki
透 尾崎
Hideyuki Shirai
秀行 白井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic System Solutions Japan Co Ltd
Original Assignee
Matsushita Graphic Communication Systems Inc
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Publication date
Application filed by Matsushita Graphic Communication Systems Inc filed Critical Matsushita Graphic Communication Systems Inc
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Priority to US08/002,471 priority patent/US5574834A/en
Publication of JPH06291991A publication Critical patent/JPH06291991A/en
Priority to US08/680,645 priority patent/US5787239A/en
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  • Facsimile Transmission Control (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)

Abstract

PURPOSE:To realize a simplified facsimile mail equipment and the reduction in the cost, to facilitate line extension and to reduce the cost thereof. CONSTITUTION:A compander 1 whose speed is ultra-high is employed and shares code conversion processing by the portion of N lines. A unit 32 for line extension is defined as the combination of one compander 1 with the N pieces of communications units 34. Data are sent simultaneously to N pieces of G3 facsimile reception terminal equipments. Reception capability is recognized in the facsimile procedure and the code conversion accordingly is executed by the compander 1 at a high speed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、複数の回線を用い同時
に複数の画像受信端末に対し画像符号データを送信する
ための通信手順を実行し、通信手順中に、各画像受信端
末の受信能力を認識し、それぞれの受信能力に応じた画
像符号データの符号変換を行なう画像通信装置に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention executes a communication procedure for transmitting image code data to a plurality of image receiving terminals simultaneously by using a plurality of lines, and the receiving capability of each image receiving terminal during the communication procedure. The present invention relates to an image communication device which recognizes a code and performs code conversion of image code data according to each receiving ability.

【0002】[0002]

【従来の技術】従来、この種の画像通信装置として所謂
ファクシミリメール装置があり、これは図36に示すよ
うな構成であった。ここに示す例は、ISDN回線によ
ってG4ファクシミリ送信端末からファクシミリデータ
(画像符号データ)を受信し、このデータをG3回線
(#1〜#N)を用い、同時に最大N個のG3ファクシ
ミリ受信端末へ送信するもので、ISDNインターフェ
ース回路50、メモリ51、制御部52、G3回線の収
容本数と同数のG3回線対応ブロック53をシステムバ
ス54で接続してなる。
2. Description of the Related Art Conventionally, there is a so-called facsimile mail device as an image communication device of this type, which has a structure shown in FIG. In the example shown here, facsimile data (image code data) is received from a G4 facsimile transmission terminal via an ISDN line, and this data is simultaneously sent to a maximum of N G3 facsimile reception terminals using the G3 line (# 1 to #N). For transmission, the ISDN interface circuit 50, the memory 51, the control unit 52, and the G3 line corresponding blocks 53 of the same number as the number of accommodated G3 lines are connected by the system bus 54.

【0003】各G3回線対応ブロック53は、モデム5
4とNCU(網制御回路)55、圧縮伸長装置56、拡
大縮小装置57を含み、圧縮伸長装置56、拡大縮小装
置57及びメモリ58をイメージバス59により接続し
てなるものである。制御部52はファクシミリ手順制
御、各部の動作制御、データ転送制御等を行なうもの
で、マイクロプロセッサ/DMAコントローラユニット
60、メモリ(ROM/RAM)61等からなる。
Each G3 line corresponding block 53 is a modem 5
4 and an NCU (network control circuit) 55, a compression / expansion device 56, and an enlargement / reduction device 57, and the compression / expansion device 56, the enlargement / reduction device 57, and the memory 58 are connected by an image bus 59. The control unit 52 performs facsimile procedure control, operation control of each unit, data transfer control, and the like, and includes a microprocessor / DMA controller unit 60, a memory (ROM / RAM) 61, and the like.

【0004】G4ファクシミリ送信端末からの受信デー
タはISDNインターフェイス回路50を経由してメモ
リ51に蓄えられる。この受信の終了後、制御部52は
G3回線(#1〜#N)と1対1に対応したG3回線対
応ブロック53を介してN個のG3ファクシミリ受信端
末へ発呼し、ファクシミリ手順中で各ファクシミリ受信
端末の受信能力(符号化方式、受信紙サイズ)を認識
し、メモリ51に蓄えられているデータをファクシミリ
受信端末の受信能力に応じたデータに符号変換する処理
(紙サイズ変換・画像変換を含む)を該当のG3回線対
応ブロック53によって行なわせ、変換データをファク
シミリ受信端末へ送信する。
Received data from the G4 facsimile transmission terminal is stored in the memory 51 via the ISDN interface circuit 50. After this reception is completed, the control unit 52 makes a call to N G3 facsimile receiving terminals via the G3 line corresponding block 53 corresponding to the G3 lines (# 1 to #N) in a one-to-one correspondence, and during the facsimile procedure. A process of recognizing the receiving ability (encoding system, receiving paper size) of each facsimile receiving terminal and converting the data stored in the memory 51 into data according to the receiving ability of the facsimile receiving terminal (paper size conversion / image (Including conversion) is performed by the corresponding G3 line corresponding block 53, and the converted data is transmitted to the facsimile receiving terminal.

【0005】この場合の通信シーケンス例を図37に示
す。この例では、各G3回線に接続されたG3ファクシ
ミリ受信端末の受信能力を、ファクシミリ手順のフェー
ズBで受信したDIS信号より認識し、その時点から符
号変換処理(受信データの復号化−拡大縮小−符号化)
を開始し、ファクシミリ手順のフェーズCに入る前に符
号変換処理を終了する。ただし、符号変換処理をフェー
ズC中に実行させてもよい。
FIG. 37 shows an example of a communication sequence in this case. In this example, the receiving capability of the G3 facsimile receiving terminal connected to each G3 line is recognized from the DIS signal received in phase B of the facsimile procedure, and from that point on, code conversion processing (decoding of received data-enlargement / reduction- Coding)
And ends the code conversion process before entering the phase C of the facsimile procedure. However, the code conversion process may be executed during the phase C.

【0006】[0006]

【発明が解決しようとする課題】しかし、かかる構成に
よれば、高価なG3回線対応ブロック53を、同時に処
理する必要があるG3回線数Nと同数設ける必要がある
ので、収容回線数が多いと装置構成が著しく複雑高価に
なるという問題があった。
However, according to such a configuration, since it is necessary to provide the same number of expensive G3 line corresponding blocks 53 as the number N of G3 lines that need to be processed at the same time, the number of accommodated lines is large. There is a problem that the device configuration becomes extremely complicated and expensive.

【0007】このような問題の背景としては、G3回線
対応ブロック53による符号変換速度が遅かったことが
ある。すなわちG3回線対応ブロック53では、受信デ
ータを圧縮伸長装置56へ送って復号化し、復元された
画像データを外部のメモリ58へ一旦格納し、このメモ
リ58内の画像データに対して拡大縮小装置57によっ
て拡大縮小(画像変換)を行ない、拡大縮小後の画像デ
ータをメモリ58から圧縮伸長装置56へ送って符号化
し、符号化データをメモリ51へ戻すというシリアルな
処理系列によって符号変換が行なわれる。また、圧縮伸
長装置56による符号化または復号化処理の際の参照ラ
インの画像データは、外部のメモリ58上のラインメモ
リに置かれる。したがって、符号変換処理に伴うイメー
ジバス59のアクセス回数が非常に多く、そのアクセス
時間が長いために処理の高速化に限界があったのであ
る。
The background of such a problem is that the code conversion speed by the G3 line corresponding block 53 is slow. That is, in the G3 line corresponding block 53, the received data is sent to the compression / expansion device 56 for decoding, the restored image data is temporarily stored in the external memory 58, and the scaling device 57 is added to the image data in this memory 58. Enlargement / reduction (image conversion) is performed, and the image data after enlargement / reduction is sent from the memory 58 to the compression / expansion device 56 for encoding, and the encoded data is returned to the memory 51, whereby code conversion is performed. Further, the image data of the reference line at the time of the encoding or decoding processing by the compression / expansion device 56 is placed in the line memory on the external memory 58. Therefore, the number of accesses to the image bus 59 associated with the code conversion processing is very large, and the access time is long, so that there is a limit to the speeding up of the processing.

【0008】本発明は、上述の問題点に鑑みてなされた
もので、同時に処理しなければならない回線数が多い場
合にも構成が単純で安価なファクシミリメール装置等を
提供することと、回線の増設に容易に対応でき、かつそ
れに伴うコスト上昇が少ないファクシミリメール装置等
を提供することとを目的とする。
The present invention has been made in view of the above problems, and provides a facsimile mail apparatus or the like having a simple structure and a low cost even when the number of lines that must be processed simultaneously is large. It is an object of the present invention to provide a facsimile mail device or the like which can easily cope with expansion and whose cost increase is small.

【0009】[0009]

【課題を解決するための手段】本発明は上述の課題を解
決するため、複数の回線を用い、同時に複数の画像受信
端末に対し画像符号データを送信するための通信手順を
実行し、通信手順中に各画像受信端末の受信能力に応じ
た画像符号データの符号変換処理を実行する画像通信装
置において、高速の符号変換装置を用い、回線インター
フェイスのための回線対応の通信ユニットと符号変換装
置とを独立させ、1個の符号変換装置を、同時に通信手
順が実行される複数の画像受信端末に対する符号変換処
理に共通に用いる。
In order to solve the above problems, the present invention uses a plurality of lines and executes a communication procedure for transmitting image code data to a plurality of image receiving terminals at the same time. In an image communication device for executing code conversion processing of image code data according to the receiving capability of each image receiving terminal, a high-speed code conversion device is used, and a line-compatible communication unit for line interface and a code conversion device are provided. , And one code conversion device is commonly used for code conversion processing for a plurality of image receiving terminals in which communication procedures are simultaneously executed.

【0010】また本発明は、かかる画像通信装置の構成
において、N個の回線ユニットと1個の符号変換装置と
の組み合わせを回線増設の単位ユニットとする。
Further, according to the present invention, in the configuration of such an image communication device, a combination of N line units and one code conversion device is a unit unit for line extension.

【0011】また本発明は、かかる画像通信装置の構成
において、画像符号データの符号変換処理のための複数
の処理ブロックと、この複数の処理ブロックの処理実行
に必要な複数のラインメモリと、外部の前記バスとのイ
ンターフェイスのためのブロックと、前記ラインメモリ
及び前記各ブロックに対するデータ転送のための内部バ
スと、前記各ブロックを制御するブロックとを具備する
改良された符号変換装置を用いる。
According to the present invention, in the configuration of the image communication apparatus, a plurality of processing blocks for code conversion processing of image code data, a plurality of line memories necessary for executing the processing of the plurality of processing blocks, and an external device. An improved code converter comprising a block for interfacing with the bus, an internal bus for transferring data to the line memory and each block, and a block for controlling each block.

【0012】[0012]

【作用】本発明は上述の構成によって、符号変換装置の
個数を収容回線数より少なくでき、収容回線数と同数の
通信ユニットが必要であることは従来装置でも同様であ
るから、収容回線数が多い場合でも画像通信装置の全体
的構成を大幅に単純化できる。そして、符号変換装置は
通信ユニットに比べ相当に高価なものにならざるを得な
いので、符号変換装置の減少によって画像通信装置のコ
ストを大幅に削減できる。
According to the present invention, the number of code conversion devices can be made smaller than the number of accommodated lines and the same number of communication units as the number of accommodated lines are required in the conventional device. Even in many cases, the overall configuration of the image communication device can be greatly simplified. Further, since the code conversion device has to be considerably more expensive than the communication unit, the cost of the image communication device can be significantly reduced by the reduction of the code conversion device.

【0013】また、1個の符号変換装置とN個の通信ユ
ニットからなる単位ユニットの追加のみによって、容易
にN回線単位の回線増設を行なうことができる。そし
て、追加した単位ユニット分のコスト上昇以外に格別の
コスト上昇要因を伴わないので、回線増設コストも少な
くて済む。
Further, it is possible to easily add a line in units of N lines only by adding a unit unit consisting of one code conversion device and N communication units. Further, since there is no particular factor of cost increase other than the cost increase of the added unit unit, the line extension cost can be reduced.

【0014】また、本発明の画像通信装置に用いられる
改良された符号変換装置の構成によれば、変換前の画像
符号データの外部入力と変換後の画像符号データの外部
出力のために外部バスをアクセスするのみで、それ以外
に外部バスをアクセスすることなく符号変換処理を実行
でき、また処理実行に必要なラインメモリも内部にある
ので、それに対するアクセスも高速に行なうことができ
るため、極めて高速の符号変換処理が可能である。その
結果、1個の符号変換装置で多数回線分の符号変換処理
を担わせることによって、高価な符号変換装置の個数を
大幅に減らすことができる。
Further, according to the configuration of the improved code conversion apparatus used in the image communication apparatus of the present invention, an external bus is provided for external input of image code data before conversion and external output of image code data after conversion. Code access processing can be executed without accessing the external bus, and the line memory necessary for executing the processing is also internal, so access to it can be performed at high speed. High-speed code conversion processing is possible. As a result, the number of expensive code conversion devices can be significantly reduced by having one code conversion device perform the code conversion processing for many lines.

【0015】[0015]

【実施例】図1は、本発明の一実施例によるファクシミ
リメール装置の概略ブロック図である。ここに示す例
は、ISDN回線よりG4ファクシミリ送信端末からの
ファクシミリデータを受信し、このデータを符号変換し
て同時に最大N個のG3ファクシミリ受信端末へ送信す
る。
1 is a schematic block diagram of a facsimile mail apparatus according to an embodiment of the present invention. In the example shown here, the facsimile data from the G4 facsimile transmitting terminal is received from the ISDN line, the data is code-converted and simultaneously transmitted to a maximum of N G3 facsimile receiving terminals.

【0016】図1において、1は極めて高速の符号変換
処理が可能な改良された圧縮伸長装置である。この圧縮
伸長装置1は、後に詳細に説明するように、符号変換装
置としてだけでなく、圧縮装置、伸長装置または画像変
換装置として用いることができるものである。16は画
像符号データ(受信データまたは送信データ等)を一時
的に蓄積するためのメモリである。31はISDN回線
とのインターフェイスのためのISDNインターフェー
ス回路である。
In FIG. 1, reference numeral 1 is an improved compression / decompression device capable of extremely high-speed code conversion processing. As will be described later in detail, the compression / expansion device 1 can be used not only as a code conversion device but also as a compression device, a decompression device or an image conversion device. Reference numeral 16 is a memory for temporarily storing image code data (reception data, transmission data, etc.). Reference numeral 31 is an ISDN interface circuit for interfacing with the ISDN line.

【0017】34はG3回線(#1〜#N)とのインタ
ーフェイスのための回線対応の通信ユニットであり、こ
の例ではN個ある。各通信ユニット34はモデム35と
NCU35からなる。
Reference numeral 34 is a line-corresponding communication unit for interfacing with G3 lines (# 1 to #N), and in this example, there are N communication units. Each communication unit 34 comprises a modem 35 and an NCU 35.

【0018】30は制御部であり、ファクシミリ手順制
御、各部の動作制御、データ転送制御等を行なうもので
ある。この制御部30はプログラム制御方式のものであ
って、DMAコントローラを含むマイクロプロセッサユ
ニット(MPU)13、プログラムやデータを格納する
メモリ(ROM/RAM)15、その他MPU周辺回路
(不図示)からなる。10は各部相互間のデータや制御
情報の伝送路としてのシステムバスである。
Reference numeral 30 denotes a control unit for performing facsimile procedure control, operation control of each unit, data transfer control and the like. The control unit 30 is of a program control type and includes a microprocessor unit (MPU) 13 including a DMA controller, a memory (ROM / RAM) 15 for storing programs and data, and other MPU peripheral circuits (not shown). . Reference numeral 10 is a system bus as a transmission path for data and control information between the respective parts.

【0019】圧縮伸長装置1は1台でN回線分の符号変
換処理を担う。1台の圧縮伸長装置1とN個(N回線
分)の通信ユニット34の組が1つの回線増設の単位ユ
ニット32を構成しており、この単位ユニット32の追
加のみによってN回線単位で回線増設に対応できる。
The compression / decompression device 1 is responsible for code conversion processing for N lines. A set of one compression / expansion device 1 and N communication units 34 (for N lines) constitutes one unit unit 32 for line extension, and only by adding this unit unit 32, line extension is made in N line units. Can handle.

【0020】図2は、このような増設の例である。この
例では、単位ユニット32が2個設けられているため、
2N本のG3回線(#1〜#N,#N+1〜#2N)に
より2N台のG3ファクシミリ受信端末への同時送信が
可能である。他の構成は何等変更を必要としない。な
お、1個の単位ユニット32に実際に接続される回線数
をN本より少なくすることも別段差し支えない。
FIG. 2 shows an example of such an extension. In this example, since two unit units 32 are provided,
2N G3 lines (# 1 to #N, # N + 1 to # 2N) enable simultaneous transmission to 2N G3 facsimile receiving terminals. Other configurations do not require any changes. It should be noted that reducing the number of lines actually connected to one unit unit 32 to less than N may cause another step difference.

【0021】このファクシミリメール装置の全体的な動
作は以下の通りである。なお、ここでは図1の構成であ
るとして説明するが、図2のように単位ユニット32が
増設された場合でも同様に考えればよい。
The overall operation of this facsimile mail device is as follows. It should be noted that although the description is given here assuming that the configuration is shown in FIG. 1, the same consideration can be applied to the case where the unit unit 32 is added as shown in FIG.

【0022】ISDN回線を介してG4ファクシミリ送
信端末から受信された画像符号データは、ISDNイン
ターフェイス回路31を経由してメモリ16に蓄えられ
る。この際のファクシミリ手順の制御は制御部30によ
って行なわれる。この手順制御は従来と変わらないの
で、その詳細説明は省く。
The image code data received from the G4 facsimile transmission terminal via the ISDN line is stored in the memory 16 via the ISDN interface circuit 31. The control of the facsimile procedure at this time is performed by the control unit 30. Since this procedure control is the same as the conventional one, detailed description thereof will be omitted.

【0023】このG4ファクシミリ送信端末からの受信
が終了後、制御部30はG3ファクシミリ受信端末に対
する送信処理を開始する。1回線分の送信処理の概略フ
ローは図3(a)に示す通りである。
After the reception from the G4 facsimile transmission terminal is completed, the control unit 30 starts the transmission processing to the G3 facsimile reception terminal. A schematic flow of the transmission processing for one line is as shown in FIG.

【0024】制御部30は、G3回線(#1〜#N)と
1対1に対応した通信ユニット34を介してN個のG3
ファクシミリ受信端末へ発呼し(S1)、呼設定がなさ
れたG3ファクシミリ受信端末とのファクシミリ手順を
実行し(S2)、その後に回線開放を行なう(S3)。
The control unit 30 has N G3 lines via the communication unit 34, which is in one-to-one correspondence with the G3 lines (# 1 to #N).
A call is made to the facsimile receiving terminal (S1), a facsimile procedure with the G3 facsimile receiving terminal for which the call setting has been made is executed (S2), and then the line is opened (S3).

【0025】制御部30は、各G3ファクシミリ受信端
末とのファクシミリ手順において、フェーズBで受信し
たDIS信号により各G3ファクシミリ受信端末の受信
能力を認識する。この認識内容はG3回線(#1〜#
N)に対応付けてメモリ15に保存されるが、それと同
時にメモリ15上のG3回線対応のDIS受信フラグが
セットされる。
In the facsimile procedure with each G3 facsimile receiving terminal, the control unit 30 recognizes the receiving capability of each G3 facsimile receiving terminal from the DIS signal received in phase B. This recognition content is G3 line (# 1 to #
The DIS reception flag corresponding to the G3 line on the memory 15 is set at the same time, while being stored in the memory 15 in association with N).

【0026】また制御部30は、メモリ16内の受信画
像符号データに対する各G3ファクシミリ受信端末の受
信能力に応じた符号変換処理を、圧縮伸長装置1により
実行させる制御を行なう。図3(b)は、この制御の概
略フローである。メモリ15上のDIS受信フラグを参
照し、フラグがセットされている回線の有無を調べる
(S10)。1回線以上のDIS受信フラグがセットさ
れている場合、その中の1回線を選び、同回線のG3フ
ァクシミリ受信端末の受信能力に応じた符号変換処理を
実行させる(S11)。変換された画像符号データは回
線別に管理されてメモリ11に格納される。1回線分の
符号変換処理を終了すると、同回線に対応したDIS受
信フラグをリセットするとともに、メモリ15上の回線
対応の符号変換終了フラグをセットする(S12)。全
回線分の符号変換処理を終了するまで(S13)、同様
の制御を繰り返す。
The control unit 30 also controls the compression / expansion device 1 to execute a code conversion process on the received image code data in the memory 16 according to the receiving capability of each G3 facsimile receiving terminal. FIG. 3B is a schematic flow of this control. The DIS reception flag on the memory 15 is referred to check whether there is a line for which the flag is set (S10). If the DIS reception flag for one or more lines is set, one of the lines is selected and a code conversion process is executed according to the reception capability of the G3 facsimile receiving terminal of the same line (S11). The converted image code data is managed for each line and stored in the memory 11. When the code conversion processing for one line is completed, the DIS reception flag corresponding to the same line is reset and the code conversion end flag corresponding to the line in the memory 15 is set (S12). The same control is repeated until the code conversion processing for all lines is completed (S13).

【0027】このような符号変換処理はファクシミリ手
順(S2)のフェーズCに入る前に終了する。逆に言え
ば、最悪のケース、つまり全回線のG3ファクシミリ受
信端末から同時にDIS信号を受信した場合でも、フェ
ーズCに入る前に、全回線分の符号変換を終了できるよ
うに、1個の圧縮処理装置1が受け持つ回線数Nが決定
されている。
Such a code conversion process is completed before entering the phase C of the facsimile procedure (S2). Conversely, even in the worst case, that is, even if the DIS signals are simultaneously received from the G3 facsimile receiving terminals of all the lines, one compression is performed so that the code conversion for all the lines can be completed before entering the phase C. The number N of lines that the processing device 1 is responsible for is determined.

【0028】その後、制御部30は、各G3ファクシミ
リ受信端末に対し、そのフェーズCにおいて、メモリ1
6内の対応した変換符号データを対応の通信ユニット3
4を介し送信する。
Thereafter, the control unit 30 instructs the respective G3 facsimile receiving terminals in the memory 1 in the phase C thereof.
The corresponding conversion code data in 6 corresponds to the corresponding communication unit 3
4 to send.

【0029】なお、G3回線(#1〜#)Nには予め優
先順位が決められており、ステップS11において、2
回線以上のDIS受信フラグがセットされているとき
は、その中の優先順位が最も高い1回線を選択する。例
えばG3回線(#1〜#N)の優先順位が#1>#2>
#3>...>#N−1>#N(#1が最高順位)であ
る場合、全回線のDIS受信フラグがセットされている
ときは、#1から順に選択されることになる。
Note that the G3 lines (# 1 to #) N have their priorities determined in advance, and in step S11, 2
If the DIS reception flags for more than one line are set, the one line with the highest priority is selected. For example, the priority order of G3 lines (# 1 to #N) is # 1>#2>
# 3>. . . >#N-1>#N(# 1 is the highest rank), when the DIS reception flags of all the lines are set, selection is made in order from # 1.

【0030】なお、ここで説明したフラグを用いた制御
や優先制御はあくまで一例であって、他の適当な制御方
法を採用してもよいことは当然である。
The control using the flag and the priority control described here are merely examples, and it goes without saying that another suitable control method may be adopted.

【0031】図4は通信シーケンスの一例を示してい
る。ここでは、全てのG3回線(#1〜#N)から同時
にDIS信号を受信したと仮定している。この場合、前
述のように予め決められた優先順位に従って符号変換処
理が実行される。一般的にはDIS信号の受信時刻は回
線毎にばらつきがある。
FIG. 4 shows an example of the communication sequence. Here, it is assumed that the DIS signals are simultaneously received from all the G3 lines (# 1 to #N). In this case, the code conversion process is executed according to the predetermined priority order as described above. Generally, the reception time of the DIS signal varies from line to line.

【0032】G3ファクシミリの手順時間は長く、DI
S信号を受信してからフェーズCに入るまで通常は5秒
程度かかる。本実施例に用いられる圧縮伸長装置1の符
号変換処理(紙サイズ変換も含む)の速度は、後に具体
的に説明するように、5秒間に16回線分の符号変換処
理を実行できるほど高速である。つまり、最大N=16
である。もっとも、この数字は最悪ケース、つまり全回
線から同時にDIS信号を受信する場合を想定したもの
である。実際には前述のようにDIS信号の受信時刻は
回線毎にばらつくので、実用的にはさらに多くの回線に
対する符号変換処理を1個の圧縮伸長装置1で担うこと
ができる。
The procedure time of the G3 facsimile is long, and the DI
It usually takes about 5 seconds from the reception of the S signal until entering the phase C. The speed of the code conversion process (including the paper size conversion) of the compression / expansion device 1 used in the present embodiment is so fast that the code conversion process for 16 lines can be executed in 5 seconds, as will be specifically described later. is there. That is, the maximum N = 16
Is. However, this number assumes the worst case, that is, the case where DIS signals are simultaneously received from all lines. Actually, as described above, the reception time of the DIS signal varies from line to line, so that one compression / expansion device 1 can practically carry out the code conversion processing for more lines.

【0033】なお、ここまではISDN回線より受信し
たファクシミリデータを符号変換してG3ファクシミリ
受信端末へ送信するものとして説明したが、G3回線よ
り受信したファクシミリデータを同様に送信することも
可能である。
Although the facsimile data received from the ISDN line is code-converted and transmitted to the G3 facsimile receiving terminal so far, the facsimile data received from the G3 line can be similarly transmitted. .

【0034】圧縮伸長装置の全体的構成 図5は、本実施例に用いられる改良された圧縮伸長装置
1の内部構成を示すブロック図である。この例は、符号
化処理、復号化処理、画像変換(紙サイズ変換のための
拡大縮小)処理、それらの組み合わせ処理を高速に行な
うことができ、その組み合わせ処理の一つが符号変換処
理である。
Overall Structure of Compression / Expansion Device FIG. 5 is a block diagram showing the internal structure of the improved compression / expansion device 1 used in this embodiment. In this example, encoding processing, decoding processing, image conversion (enlargement / reduction for paper size conversion) processing, and combination processing thereof can be performed at high speed, and one of the combination processing is code conversion processing.

【0035】また、この例は、システムバス10とのイ
ンターフェイスが可能であるばかりでなく、図1に破線
として示すように、外部のイメージバス11とのインタ
ーフェイスも可能である。そして、このイメージバス1
1上のRAM28を介して、あるいは直接に、画像デー
タ入力部21からのデータ入力、画像記録部22へのデ
ータ出力等の制御を行なうことができる。
Further, in this example, not only the interface with the system bus 10 is possible, but also the interface with the external image bus 11 is possible as shown by a broken line in FIG. And this image bus 1
Control of data input from the image data input unit 21, data output to the image recording unit 22, and the like can be performed via the RAM 28 on the first unit or directly.

【0036】図5において、100は画像バス11との
インタフェース機能を実現するイメージバス制御部であ
る。200はRAMであり、内部処理のためのラインメ
モリ及びパラメータレジスタとして使用される。このR
AM200は、制御部30のMPU13(図1)からも
アクセスできる。300は内部データバス(BEデータ
バス)1700によるRAM200に対するDMA転送
を制御する内部バスDMA制御部、400はMPU(図
1)とインターフェイスするためのシステムバス制御部
である。
In FIG. 5, reference numeral 100 is an image bus control unit which realizes an interface function with the image bus 11. A RAM 200 is used as a line memory and parameter register for internal processing. This R
The AM 200 can also be accessed from the MPU 13 (FIG. 1) of the control unit 30. Reference numeral 300 is an internal bus DMA control unit for controlling DMA transfer to the RAM 200 by the internal data bus (BE data bus) 1700, and 400 is a system bus control unit for interfacing with the MPU (FIG. 1).

【0037】500は種々のレジスタとして利用される
ワーキングレジスタであり、実際的にはRAMが用いら
れる。600〜800は16ビット幅データの変化画素
アドレスを検出するための変化画素検出部、900〜1
100は変化画素アドレス情報の一時記憶のためのFI
FOバッファ、1200は内部処理の実行に関連して利
用される算術論理演算部、1300はMH/MR/MM
Rの復号器、1400は画像の主走査方向の画像変換
(拡大縮小)を行なう画像変換部、1500はMH/M
R/MMRの符号器、1600は装置動作の制御のため
のマイクロプログラム制御部である。
Reference numeral 500 is a working register used as various registers, and RAM is actually used. Reference numerals 600 to 800 denote change pixel detection units for detecting change pixel addresses of 16-bit width data, and 900 to 1
100 is a FI for temporarily storing the changed pixel address information
FO buffer, 1200 is an arithmetic and logic unit used in connection with execution of internal processing, 1300 is MH / MR / MM
An R decoder, 1400 is an image conversion unit that performs image conversion (enlargement / reduction) in the main scanning direction of the image, and 1500 is MH / M.
An R / MMR encoder 1600 is a microprogram controller for controlling device operation.

【0038】なお、変化画素検出部600〜800とF
IFOバッファ900〜1100は、対応した処理ブロ
ック1300〜1100に含めることもできる。ただ
し、この場合、変化画素検出部600とFIFOバッフ
ァ900は二つの処理ブロック1300,1500に共
用されるため、同じものを組追加する必要がある。
The changed pixel detection units 600 to 800 and F
The IFO buffers 900-1100 can also be included in the corresponding processing blocks 1300-1100. However, in this case, since the changed pixel detection unit 600 and the FIFO buffer 900 are shared by the two processing blocks 1300 and 1500, it is necessary to add the same one.

【0039】1700はDMA制御バスであり、各部か
らのDMA転送要求信号線や各部へのDMA転送許可信
号線から成る。内部データバス(BEデータバス)18
00は、主に画像データの転送に使われる16ビットの
バスである。1900も16ビットの内部データバス
(BCデータバス)であり、これは主に符号データの転
送に利用される。図5には示されていないが、マイクロ
プログラム制御部1600と装置内各部との間にマイク
ロプログラム制御バスが存在する(図9などを参照)。
Reference numeral 1700 denotes a DMA control bus, which comprises a DMA transfer request signal line from each section and a DMA transfer permission signal line to each section. Internal data bus (BE data bus) 18
00 is a 16-bit bus mainly used for transferring image data. 1900 is also a 16-bit internal data bus (BC data bus), which is mainly used for transfer of code data. Although not shown in FIG. 5, a micro program control bus exists between the micro program control unit 1600 and each unit in the apparatus (see FIG. 9 and the like).

【0040】符号器の構成 図6は符号器1500のブロック図である。図6におい
て、変化画素アドレス制御部1502は、FIFOバッ
ファ900より参照ラインの変化画素アドレスを、FI
FOバッファ1100より符号化ラインの変化画素アド
レスをそれぞれ取り込み、順序付けして符合化モード判
定部1504に入力する。
Configuration of Encoder FIG. 6 is a block diagram of encoder 1500. In FIG. 6, the changed pixel address control unit 1502 outputs the changed pixel address of the reference line from the FIFO buffer 900 to the FI.
The change pixel addresses of the encoded lines are fetched from the FO buffer 1100, ordered, and input to the encoding mode determination unit 1504.

【0041】この符号化モード判定部1504は、入力
した変化画素アドレス情報より符号化モード(パス、垂
直、水平モード)の判定を行なう。符号テーブル検索部
1506は、符号化モードの判定結果に基づいて内部の
符号テーブルを検索し符号割り当てを行なう。
The coding mode determination unit 1504 determines the coding mode (pass, vertical, horizontal mode) from the input changed pixel address information. The code table search unit 1506 searches the internal code table based on the result of the determination of the coding mode and assigns the code.

【0042】パッキング処理部1508は、符号テーブ
ル検索部1506より出力された可変長符号の16ビッ
ト/ワードの符号データへの変換(ワードパッキング)
を行ない、ワード単位で内部データバス1900または
1800へ出力する。1510は符号器1500の全体
的制御のためのメインシーケンサーである。内部RAM
200とのDMA転送の要求は、このメインシーケンサ
ー1510より出される。1512〜1518はメイン
シーケンサー1510の制御下で対応処理部1502〜
1508を制御するサブシーケンサーである。
The packing processing unit 1508 converts the variable length code output from the code table search unit 1506 into 16-bit / word code data (word packing).
And output to the internal data bus 1900 or 1800 in word units. Reference numeral 1510 is a main sequencer for overall control of the encoder 1500. Internal RAM
A request for DMA transfer with 200 is issued from the main sequencer 1510. 1512 to 1518 are the corresponding processing units 1502 under the control of the main sequencer 1510.
It is a sub sequencer that controls 1508.

【0043】符号器1500はまた、内部データバス
(BEデータバス)1800を通じて1ライン幅(1ラ
インの画像データのワード数)がセットされるレジスタ
1520、1ライン符号数(1ラインの符号データのワ
ード数)をカウントするためのカウンタ1522を有す
る。このカウンタ1522の値は内部データバス180
0に出力できる。
The encoder 1500 also has a register 1520 in which one line width (the number of words of image data of one line) is set through an internal data bus (BE data bus) 1800, and the number of codes of one line (the code data of one line). It has a counter 1522 for counting the number of words). The value of this counter 1522 is the internal data bus 180.
Can be output to 0.

【0044】1524はMG3符号化(後述)に関連し
て設けられた比較器で、レジスタ1520の値とカウン
タ1800の値を比較する。この比較出力はマイクロプ
ログラム制御バス1602の状態信号に反映される。マ
イクロプログラム制御部1600は、マイクロプログラ
ム制御バス1602を介し、符号器1500に対する符
号化モードの指定や起動等の制御を行なうことができ、
また符号器1500の状態を取得できる。
Reference numeral 1524 is a comparator provided in connection with MG3 encoding (described later), and compares the value of the register 1520 with the value of the counter 1800. This comparison output is reflected in the status signal of the microprogram control bus 1602. The micro program control unit 1600 can perform control such as designation of a coding mode and activation of the encoder 1500 via the micro program control bus 1602.
Moreover, the state of the encoder 1500 can be acquired.

【0045】復号器の構成 図7は復号器1300のブロック図である。図7におい
て、符号シフト部1302は、内部データバス(BCデ
ータバス)1900より取り込んだ符号データを解読を
終了した符号長分だけシフトし、符号解析部1304に
常に未解読の符号データを与える。符号解析部1304
は、符号データによって内部の復号ROMの検索を行な
い、復号符号を描画部1308へ送る。ただし、MG3
符号化の拡張符号を検出した場合、入力した画像データ
が符号シフト部1302から画像データへ描画部解析部
1308へ転送される。
Decoder Configuration FIG. 7 is a block diagram of the decoder 1300. In FIG. 7, the code shift unit 1302 shifts the code data fetched from the internal data bus (BC data bus) 1900 by the code length for which decoding has been completed, and always provides the code analysis unit 1304 with undecoded code data. Code analysis unit 1304
Searches the internal decoding ROM according to the code data and sends the decoded code to the drawing unit 1308. However, MG3
When an extension code for encoding is detected, the input image data is transferred from the code shift unit 1302 to image data to the drawing unit analysis unit 1308.

【0046】ここでMG3符号化とは、1ラインの画像
データをファクシミリ標準符号データ(MH,MRまた
はMMR符号)に符号化し、1ラインの符号データの長
さが元の画像データの長さ(または画像データと拡張符
号の合計長)を超えた場合に、元の画像データに拡張符
号(十数ビット)を付加したデータを符号化出力とする
符号化方式である。このMG3符号化方式は、特願平3
−2669号の明細書及び図面に具体的に説明されてい
る。
Here, the MG3 coding means that one line of image data is coded into facsimile standard code data (MH, MR or MMR code), and the length of one line of code data is the length of the original image data ( Alternatively, when the total length of the image data and the extension code) is exceeded, it is an encoding method in which data obtained by adding the extension code (tens of bits) to the original image data is encoded and output. This MG3 encoding system is based on Japanese Patent Application No.
It is specifically described in the specification and drawings of No. 2669.

【0047】a0アドレス演算部1306は、FIFO
バッファ900より入力した参照ラインの変化画素アド
レス情報と符号解析部1304から入力した復号符号と
から、符号化ラインの起点もしくは基準変化画素a0の
アドレス(CCITT勧告T.4参照)を計算する。描
画部はa0アドレスと白/黒情報から画像データを生成
し、生成した画像データをワード(16ビット)単位で
内部データバス(BEデータバス)1800へ出力す
る。
The a0 address operation unit 1306 is a FIFO
From the changed pixel address information of the reference line input from the buffer 900 and the decoded code input from the code analysis unit 1304, the start point of the encoded line or the address of the reference changed pixel a0 (see CCITT Recommendation T.4) is calculated. The drawing unit generates image data from the a0 address and white / black information, and outputs the generated image data to the internal data bus (BE data bus) 1800 in units of words (16 bits).

【0048】1310は復号器1300の全体的制御を
行なうメインシーケンサー、1312〜1318はメイ
ンシーケンサー1310の制御下で対応機能ブロック1
302〜1318を制御するサブシーケンサーである。
DMA転送要求はメインシーケンサー1310より出
る。
Reference numeral 1310 is a main sequencer for performing overall control of the decoder 1300, and 1312 to 1318 are corresponding functional blocks 1 under the control of the main sequencer 1310.
It is a sub-sequencer that controls 302 to 1318.
The DMA transfer request is issued from the main sequencer 1310.

【0049】復号器1300はまた、復元された画像デ
ータより白データ(全ビットが白ビットのワード)を検
出するための比較器1320と、連続EOL数と1ライ
ン幅(符号数)が内部データバス(BEデータバス)1
800よりセットされるレジスタ1322,1324を
有する。比較器1320による比較結果に基づきメイン
シーケンサーは白ライン(全ビットが白画素のライン)
の判定を行ない、その判定結果を状態信号としてマイク
ロプログラム制御バス1602に出力する。
The decoder 1300 also includes a comparator 1320 for detecting white data (words in which all bits are white bits) from the restored image data, and a continuous EOL number and one line width (code number) as internal data. Bus (BE data bus) 1
It has registers 1322 and 1324 which are set from 800. Based on the comparison result by the comparator 1320, the main sequencer displays a white line (a line in which all bits are white pixels).
The determination result is output to the microprogram control bus 1602 as a status signal.

【0050】また、メインシーケンサー1310によっ
て1ライン毎に復号エラーがチェックされる。このチェ
ック結果は状態信号として出力される。マイクロプログ
ラム制御部1600は、マイクロプログラム制御バス1
602を介し、復号器1300に対して復号化モードの
指定、起動などの制御と状態監視を行なうことができ
る。
Further, the main sequencer 1310 checks the decoding error for each line. The check result is output as a status signal. The micro program control unit 1600 has a micro program control bus 1
Through 602, control such as designation and activation of a decoding mode and status monitoring can be performed for the decoder 1300.

【0051】画像変換部の構成 図8は画像変換部1400のブロック図である。図8に
おいて、レジスタ1402はFIFOバッファ1000
より入力する変化画素アドレス(14ビット)と色情報
(B/W)を保持するもので、レジスタ1404は内部
データバス(BEデータバス)1800を通じて拡大縮
小率をセットされるものである。乗算器1406は、そ
の変化画素アドレスと拡大縮小率を乗算することことに
よって、拡大縮小後の変化画素アドレスを求め描画部1
408に与える。
Structure of Image Conversion Unit FIG. 8 is a block diagram of the image conversion unit 1400. In FIG. 8, the register 1402 is a FIFO buffer 1000.
The change pixel address (14 bits) to be further input and color information (B / W) are held, and the register 1404 has an enlargement / reduction rate set through an internal data bus (BE data bus) 1800. The multiplier 1406 obtains the changed pixel address after the enlargement / reduction by multiplying the changed pixel address by the enlargement / reduction ratio.
Give to 408.

【0052】描画部1408は、与えられた変化画素ア
ドレスとレジスタ1402より与えられる色情報に基づ
き拡大縮小後の画像データを生成する。この画像データ
はレジスタ1410を介しワード単位で内部データバス
(BEデータバス)1800へ出力される。1412は
内部データバス1800を介し変換前の1ライン幅(ワ
ード数)をセットされるレジスタ、1414は変換後の
1ライン幅(ワード数)をカウントするためのレジスタ
である。1416は画像変換部1400内各部を制御す
るシーケンサーであり、DMA転送要求も出す。
The drawing unit 1408 generates image data after scaling based on the given change pixel address and the color information given by the register 1402. This image data is output to the internal data bus (BE data bus) 1800 in word units via the register 1410. Reference numeral 1412 is a register in which the one-line width (word number) before conversion is set via the internal data bus 1800, and 1414 is a register for counting the one-line width (word number) after conversion. Reference numeral 1416 is a sequencer that controls each unit in the image conversion unit 1400, and also issues a DMA transfer request.

【0053】算術論理演算部、ワーキングレジスタなど
の構成 図9は算術論理演算部1200及びワーキングレジスタ
(RAM)500とその周辺の構成、並びに他の機能ブ
ロックとの接続構成を示している。図9において、12
02は算術論理演算部1200の中心をなす16ビット
ALU(シフタ含む)である。
Arrangement of Arithmetic and Logical Operation Unit, Working Register, etc. FIG. 9 shows an arithmetic and logic operation unit 1200, a working register (RAM) 500 and its peripheral configuration, and a connection configuration with other functional blocks. In FIG. 9, 12
Reference numeral 02 is a 16-bit ALU (including a shifter) that forms the center of the arithmetic logic operation unit 1200.

【0054】図から明らかなように、RAM200など
からのデータをALU1202にロードして必要な演算
を行ない、演算結果をRAM200などに書き込むこと
ができる。また、ワーキングレジスタ(RAM)500
上のレジスタの操作やチェックをALU1202を経由
して行なうことができる。
As is apparent from the figure, it is possible to load the data from the RAM 200 or the like into the ALU 1202, perform the necessary calculation, and write the calculation result in the RAM 200 or the like. Also, a working register (RAM) 500
Operations and checks on the above registers can be performed via the ALU 1202.

【0055】図9において、1204と1206はAL
U1202の入力レジスタ、1207と1207はAL
U1202の入力選択のためのセレクタ、1210は算
術論理演算部1200のローカルバス、1211はロー
カルバス1210への出力バッファである。1212と
1213はローカルバス1210と内部データバス(B
Eデータバス)1800との間のデータ転送のためのバ
ッファである。
In FIG. 9, 1204 and 1206 are ALs.
U1202 input registers, 1207 and 1207 are AL
A selector for selecting an input of U1202, 1210 is a local bus of the arithmetic logic operation unit 1200, and 1211 is an output buffer to the local bus 1210. 1212 and 1213 are a local bus 1210 and an internal data bus (B
E data bus) 1800 is a buffer for data transfer with the 1800.

【0056】1214はマイクロプログラム制御バス1
602上の周辺アドレスをデコードしALU1202周
辺の制御信号を出すデコーダ、1216はワーキングレ
ジスタ500のリード/ライトを制御するR/W制御回
路(デコーダ)、1218はマイクロプログラム制御部
1600によって制御されるアドレスポインタ(カウン
タ)、1220はアドレスポインタ1218の値または
マイクロプログラム制御バス1602より与えられるア
ドレスを選択しアドレスバス1220へ出すセレクタで
ある。
1214 is a microprogram control bus 1
A decoder that decodes the peripheral address on 602 and outputs a control signal for the ALU 1202 peripheral, 1216 is an R / W control circuit (decoder) that controls the read / write of the working register 500, and 1218 is an address controlled by the microprogram controller 1600. A pointer (counter) 1220 is a selector which selects the value of the address pointer 1218 or the address given from the microprogram control bus 1602 and outputs it to the address bus 1220.

【0057】マイクロプログラム制御部、システムバス
制御部の構成 図10はマイクロプログラム制御部1600とシステム
バス制御部400の構成の説明図である。
Structures of Micro Program Control Unit and System Bus Control Unit FIG. 10 is an explanatory diagram of structures of the micro program control unit 1600 and the system bus control unit 400.

【0058】この圧縮伸長装置1は符号化、復号化の処
理チャンネルを2チャンネル有し、ライン単位にチャン
ネルを切り替えて処理を実行することができる。このよ
うな処理実行を容易にするため、システムバス制御部4
00にチャンネル0(CH0)用のレジスタセット40
2と、チャネル1(CH1)用のレジスタセット404
がある。またシステムバス制御部400には、システム
バスタイミング制御部406と、図5に示されるよう
に、データバッファ408、DMAコントローラ41
0、クロック発生器412なども含まれる。
The compression / decompression device 1 has two processing channels for encoding and decoding, and can perform processing by switching the channel for each line. In order to facilitate such processing execution, the system bus control unit 4
Register set 40 for channel 0 (CH0) at 00
2 and register set 404 for channel 1 (CH1)
There is. The system bus controller 400 includes a system bus timing controller 406, a data buffer 408, and a DMA controller 41 as shown in FIG.
0, clock generator 412, etc. are also included.

【0059】マイクロプログラム制御部1600は一般
的な構成であって、様々なコマンドの処理のためのマイ
クロプログラムを格納したマイクロROM1601のほ
か、マイクロプログラム実行制御のためのプログラムカ
ウンタ1603、スタック1604、スタックポインタ
1605、命令レジスタ1606、命令デコーダ160
7を含む。
The microprogram control unit 1600 has a general structure. In addition to a microROM 1601 storing a microprogram for processing various commands, a program counter 1603 for controlling the execution of the microprogram, a stack 1604, and a stack. Pointer 1605, instruction register 1606, instruction decoder 160
Including 7.

【0060】マイクロプログラム制御部1600はさら
に、各マクロコマンドのためのマイクロプログラムのス
タートアドレスを格納したマクロROM1608、レジ
スタセット402,404中のコマンドレジスタにセッ
トされたマクロコマンドをマクロROM1608へ入力
するためのセレクタ1609、マイクロROM1602
の入力切り替えのためのマルチプレクサ1610、マイ
クロプログラム制御バス1602上の状態信号及びシス
テムバス制御部400からの起動信号をマルチプレクサ
1610へ制御信号として入力するためのマルチプレク
サ1611などを含む。
The microprogram control unit 1600 further inputs the macro command set in the command register in the macro ROM 1608 and register sets 402 and 404, which stores the start address of the microprogram for each macro command, to the macro ROM 1608. Selector 1609, micro ROM 1602
A multiplexer 1610 for switching the input of, a multiplexer 1611 for inputting a status signal on the microprogram control bus 1602 and an activation signal from the system bus control unit 400 to the multiplexer 1610 as a control signal.

【0061】内部RAMの使用方法 図11はRAM200の使用方法の説明図である。RA
M200のリニアなアドレス空間は、チャンネル0(C
H0)用パラメータレジスタセットの領域201、チャ
ンネル1(CH1)用のパラメータレジスタセットの領
域204、画像メモリ領域206に分割されて使用され
る。各チャンネルのパラメータレジスタセット領域20
2,204は、符号化コマンド、復号化コマンド、その
他コマンド及びDMAのためのパラメータレジスタ領域
208〜214に分割される。
Method of Using Internal RAM FIG. 11 is an explanatory diagram of a method of using the RAM 200. RA
The linear address space of M200 is channel 0 (C
(H0) parameter register set area 201, channel 1 (CH1) parameter register set area 204, and image memory area 206 are used by being divided. Parameter register set area 20 for each channel
2, 204 are divided into coding command, decoding command, other commands, and parameter register areas 208 to 214 for DMA.

【0062】画像メモリ領域206は、複数のラインメ
モリの領域に分割され、分割領域が後に図13ないし図
15を参照して説明するように処理内容に応じた各種の
ラインメモリとして使用される。
The image memory area 206 is divided into a plurality of line memory areas, and the divided areas are used as various line memories according to processing contents, as described later with reference to FIGS. 13 to 15.

【0063】イメージバス制御部の構成 図12はイメージバス制御部100のブロック図であ
る。イメージバス制御部100は、画像データのDMA
転送のためのDMAコントローラ102、アドレスカウ
ンタ104及びデータバッファ106を含む。このイメ
ージバス制御部100の制御によって、次の4種類の画
像データのDMA転送が可能である。 a)イメージバス上のI/Oデバイス(画像入力部2
1)からメモリ(RAM28)への転送 b)イメージバス上のメモリ(RAM28)からI/O
デバイス(画像記録部22)への転送 c)イメージバス上のメモリ(RAM28)から圧縮伸
長装置1への転送 d)圧縮伸長装置1からイメージバス上のメモリ(RA
M28)への転送 各DMA転送に対応して、アドレスカウンタ104は4
組のアドレスレジスタ110とインクリメンタ112よ
り構成されている。同様に、DMAコントローラ102
には、4組の転送数レジスタ116とデクリメンタ11
6が含まれる。DMAコントローラ102にはまた、D
MA要求の優先制御のための優先コントロール118や
タイミング制御部120などが含まれる。
Configuration of Image Bus Control Unit FIG. 12 is a block diagram of the image bus control unit 100. The image bus control unit 100 is a DMA for image data.
It includes a DMA controller 102 for transfer, an address counter 104 and a data buffer 106. Under the control of the image bus control unit 100, the following four types of image data can be DMA-transferred. a) I / O device on the image bus (image input unit 2
1) Transfer from memory (RAM28) to memory (b) I / O from memory (RAM28) on the image bus
Transfer to device (image recording unit 22) c) Transfer from memory (RAM 28) on image bus to compression / expansion device 1 d) Memory on image bus (RA) from compression / expansion device 1
M28) transfer The address counter 104 corresponds to 4 for each DMA transfer.
It is composed of a set of address registers 110 and an incrementer 112. Similarly, the DMA controller 102
Includes four sets of transfer number registers 116 and decrementer 11
6 is included. The DMA controller 102 also has a D
A priority control 118 and a timing control unit 120 for priority control of the MA request are included.

【0064】ラインメモリ関連の構成 図13、図14及び図15は、内部バスDMA制御部3
00の内部構成、マイクロプログラムによってワーキン
グレジスタ500上に定義されるアドレスレジスタ50
2及びRAM200の画像メモリ領域206上に定義さ
れるラインメモリ216の内訳と、それらの対応関係を
説明するための図である。
Configuration Related to Line Memory FIGS. 13, 14 and 15 show the internal bus DMA control unit 3.
00, the address register 50 defined on the working register 500 by the microprogram.
2 is a diagram for explaining the breakdown of the line memory 216 defined in the image memory area 206 of the RAM 2 and the RAM 200 and the corresponding relationship between them.

【0065】図13図は符号化コマンド処理の場合を示
し、図14は復号化コマンド処理の場合を示し、図15
は符号変換コマンド処理の場合を示している。以下の説
明において、アドレスレジスタ502及びラインメモリ
216の個々を区別するために必要な場合には図13、
図14または図15に示された名称INPUT〜D1R
を用いる。
FIG. 13 shows the case of encoded command processing, FIG. 14 shows the case of decoded command processing, and FIG.
Indicates the case of code conversion command processing. In the following description, if necessary to distinguish the address register 502 and the line memory 216 from each other, FIG.
Names INPUT to D1R shown in FIG. 14 or FIG.
To use.

【0066】内部バスDMA制御部300には、ライン
メモリ216と同数のアドレスカウンタ(A〜J)30
2、RAM200と符号器1500、復号器1300な
どの処理ブロックとの間のDMA転送を制御するDMA
制御部304、アドレスカウンタ302を選択するため
のセレクタ306などが含まれる。
The internal bus DMA control unit 300 has the same number of address counters (A to J) 30 as the line memories 216.
2. DMA for controlling DMA transfer between the RAM 200 and processing blocks such as the encoder 1500 and the decoder 1300
A control unit 304, a selector 306 for selecting the address counter 302, and the like are included.

【0067】RAM200上のラインメモリ216の領
域、アドレスカウンタ302及びアドレスレジスタ50
2は1対1に対応している。符号化処理と復号化処理の
ための参照ライン用ラインメモリは2チャンネル分ある
ため、外部のMPUは、画像処理装置1に符号器150
0、復号器1300が2個あるように動作させることが
容易である。
The area of the line memory 216 on the RAM 200, the address counter 302 and the address register 50.
2 corresponds one-to-one. Since the reference line line memories for the encoding process and the decoding process are for two channels, the external MPU is the encoder 150 in the image processing apparatus 1.
0, it is easy to operate as if there were two decoders 1300.

【0068】図16は、ワーキングレジスタ500上に
定義されるアドレスレジスタ502の構造を示す。IN
PUTアドレスレジスタが例として示されているが、他
のアドレスレジスタ502の構造も同様である。
FIG. 16 shows the structure of the address register 502 defined on the working register 500. IN
Although the PUT address register is shown as an example, the structure of other address registers 502 is similar.

【0069】図示のように、アドレスレジスタ502の
下位11ビットはラインメモリの先頭アドレスである。
上位の4ビット(A〜E)はフラグビットで、その意味
は次のとおりである。 A:”1”のとき対応ラインメモリに有効データが有る
ことを示す。 B:”1”のとき対応ラインメモリの内容が縮小対象デ
ータであることを示す。 C:”1”のとき対応ラインメモリの内容が最終ライン
データであることを示す。D:レジスタによって意味が
異なる。 E:”1”のとき対応ラインメモリの内容が拡大対象デ
ータであることを示す。
As shown, the lower 11 bits of the address register 502 are the start address of the line memory.
The upper 4 bits (A to E) are flag bits, and their meanings are as follows. A: "1" indicates that the corresponding line memory has valid data. B: "1" indicates that the content of the corresponding line memory is reduction target data. When C: "1", the content of the corresponding line memory is the final line data. D: The meaning differs depending on the register. E: "1" indicates that the content of the corresponding line memory is the enlargement target data.

【0070】マイクロプログラムは、これらのフラグビ
ットの操作やチェックを算術論理演算部1200を用い
て行なうことができる。
The microprogram can operate or check these flag bits by using the arithmetic and logic unit 1200.

【0071】圧縮伸長装置の動作 以上のように構成された圧縮伸長装置1の各処理の動作
について、図1に示したシステム構成と関連させて説明
する。
Operation of Compression / Expansion Apparatus The operation of each processing of the compression / expansion apparatus 1 configured as described above will be described with reference to the system configuration shown in FIG.

【0072】圧縮伸長装置1の画像データの入出力経路
は次の通りである。 a)画像入力部21→圧縮伸長装置1 b)画像入力部21→RAM28→圧縮伸長装置1 c)圧縮伸長装置1→画像記録部22 d)圧縮伸長装置1→RAM28→画像記録部22 圧縮伸長装置1のイメージバス制御部100は、このよ
うな画像データのDMA転送をサポートしているが、画
像入力部1からRAM28に転送するのがDMAチャン
ネル0、RAM28から画像記録部22に転送するのが
DMAチャネル1である。
The input / output path of the image data of the compression / expansion device 1 is as follows. a) image input unit 21 → compression / expansion device 1 b) image input unit 21 → RAM 28 → compression / expansion device 1 c) compression / expansion device 1 → image recording unit 22 d) compression / expansion device 1 → RAM 28 → image recording unit 22 compression / expansion The image bus control unit 100 of the apparatus 1 supports the DMA transfer of such image data, but the transfer from the image input unit 1 to the RAM 28 is the DMA channel 0, and the transfer from the RAM 28 to the image recording unit 22. Is the DMA channel 1.

【0073】圧縮動作の説明 (概要)制御部30のMPU13(図1)は、圧縮伸長
装置1に対してマクロコマンドを発行することによって
動作の指示を与える。MPU13はまず、システムバス
制御部400内の各種レジスタの設定を行なう。この中
には、符号化チャンネルCH0、CH1の指定も含まれ
る。
Description of Compressing Operation (Outline) The MPU 13 (FIG. 1) of the control unit 30 gives an operation instruction by issuing a macro command to the compressing / expanding apparatus 1. The MPU 13 first sets various registers in the system bus control unit 400. This also includes designation of coded channels CH0 and CH1.

【0074】このレジスタ設定の終了後、システムバス
制御部400内の指定チャンネルのコマンドレジスタ4
02Aまたは404B(図10)に符号化コマンドを書
き込む。このコマンドはセレクタ1609を通ってマク
ロROM1608で解読され、符号化プログラムのスタ
ートアドレスが出力される。このアドレスからマイクロ
ROM1601内の符号化プログラムが実行される。圧
縮伸長装置1内の各処理ブロックは、マイクロROM1
601に書かれたプログラムで制御される。
After this register setting is completed, the command register 4 of the designated channel in the system bus control unit 400.
Write the encoded command to 02A or 404B (FIG. 10). This command is decoded by the macro ROM 1608 through the selector 1609, and the start address of the encoding program is output. The encoding program in the micro ROM 1601 is executed from this address. Each processing block in the compression / expansion device 1 has a micro ROM 1
It is controlled by the program written in 601.

【0075】既に説明したように、符号化コマンド処理
の場合に定義されるラインメモリ216とアドレスレジ
スタ502は図13に示すとおりである。各ラインメモ
リの内容または役割は次のとおりである。 INPUT :入力ラインの画像データ(入力バッフ
ァ) CONVR :主走査変換前ラインの画像データ CONVW :主走査変換後ラインの画像データ CODING:符号化ラインの画像データ BC1 :符号データ(出力バッファ) BC :符号データ(出力バッファ) C0R :符号化チャネル0用の参照ラインの画像
データ C1R :符号化チャネル1用の参照ラインの画像
データ D0R :復号化チャネル0用の参照ラインの画像
データ D1R :復号化チャネル1用の参照ラインの画像
データ (図19に沿った説明)図19に符号化プログラムのフ
ローの一例を簡略化して示す。このフローに沿って圧縮
動作を詳細に説明する。
As described above, the line memory 216 and the address register 502 defined in the case of the encoded command processing are as shown in FIG. The contents or roles of each line memory are as follows. INPUT: Image data of input line (input buffer) CONVR: Image data of line before main scanning conversion CONVW: Image data of line after main scanning conversion CODING: Image data of encoded line BC1: Code data (output buffer) BC: Code Data (output buffer) C0R: reference line image data for coding channel 0 C1R: reference line image data for coding channel 1 D0R: reference line image data for decoding channel 0 D1R: decoding channel 1 Image data of reference line for use (description along FIG. 19) FIG. 19 shows a simplified example of the flow of the encoding program. The compression operation will be described in detail along this flow.

【0076】符号化コマンドが発行されると、処理20
01で必要なパラメータをRAM200のパラメータレ
ジスタセット領域202(CH0)または204(CH
1)からワーキングレジスタ500にロードする。アド
レスレジスタ502には同名のラインメモリ216の領
域の先頭アドレスが設定される。
When the encoded command is issued, the process 20
The parameter required by 01 is set in the parameter register set area 202 (CH0) or 204 (CH) of the RAM 200.
Load the working register 500 from 1). The start address of the area of the line memory 216 having the same name is set in the address register 502.

【0077】処理2002、処理2003で、イメージ
バス11上のDMA転送要求(画像入力部21からRA
M28への転送要求、RAM28から画像記録部22へ
の転送要求)があった時に、DMA転送処理を行なう。
マイクロプログラムは、DMA転送があれば、イメージ
バス制御部100のスタートアドレスレジスタ110に
スタートアドレスを、転送数レジスタ114に転送ワー
ド数を、それぞれ設定し、起動をかけ、起動フラグを”
1”にセットする(図12)。この後、イメージバス制
御部100がDMA転送を実行する。
In steps 2002 and 2003, a DMA transfer request on the image bus 11 (from the image input section 21 to RA
When there is a transfer request to M28 or a transfer request from the RAM 28 to the image recording unit 22, DMA transfer processing is performed.
If there is DMA transfer, the microprogram sets the start address in the start address register 110 and the transfer word number in the transfer count register 114 of the image bus control unit 100, activates them, and sets the activation flag to "
1 "(FIG. 12). After that, the image bus control unit 100 executes the DMA transfer.

【0078】次の処理2004は、イメージバス11上
のRAM(ラインバッファ)28より、圧縮伸長装置1
のRAM200上のINPUTラインメモリに1ライン
の画像データを入力する処理である。
In the next step 2004, the compression / decompression device 1 is read from the RAM (line buffer) 28 on the image bus 11.
Is a process of inputting one line of image data to the INPUT line memory on the RAM 200.

【0079】(図20に沿った説明:画像データ入力)
この画像データ入力処理のフローを図20に示す。図2
0において、マイクロプログラムは処理2101,21
02で、イメージバス制御部100が動作中でなく、か
つイメージバス制御部100の起動フラグがリセット状
態であることを確認する。これを確認できた場合、処理
2103で、内部バスDMA制御部300内のアドレス
カウンタA(図13)に、INPUTアドレスレジスタ
よりINPUTラインメモリの先頭アドレスを内部デー
タバス1800経由で設定する。処理2104で、イメ
ージバス制御部100のアドレスレジスタ104(図1
2)の一つに外部RAM28のアドレスを設定する。
(Description with reference to FIG. 20: Input of image data)
The flow of this image data input processing is shown in FIG. Figure 2
At 0, the microprogram has processes 2101, 21.
In 02, it is confirmed that the image bus control unit 100 is not in operation and the activation flag of the image bus control unit 100 is in the reset state. If this is confirmed, in process 2103, the start address of the INPUT line memory is set from the INPUT address register to the address counter A (FIG. 13) in the internal bus DMA control unit 300 via the internal data bus 1800. In step 2104, the address register 104 of the image bus control unit 100 (see FIG.
The address of the external RAM 28 is set to one of 2).

【0080】ここでは、画像入力部21→RAM28→
圧縮伸長装置1の経路で画像データを入力する場合を想
定している。
Here, the image input section 21 → RAM 28 →
It is assumed that image data is input through the path of the compression / expansion device 1.

【0081】処理2105で、イメージバス制御部10
0内の転送数レジスタ114(図12)の一つに1ライ
ンのワード数を設定する。処理1706でイメージバス
制御部100をメモリリード・モードに設定し、処理2
107で起動し、処理2108で起動フラグを”1”に
セットする。
In process 2105, the image bus controller 10 is executed.
The number of words in one line is set in one of the transfer count registers 114 (FIG. 12) in 0. In processing 1706, the image bus control unit 100 is set to the memory read mode, and processing 2
It is activated in 107, and the activation flag is set to "1" in process 2108.

【0082】起動後は、1ワードのデータをイメージバ
ス制御部100がリードする毎にインクリメンタ112
はメモリリードアドレスをインクリメントし、デクリメ
ンタ116は転送ワード数をデクリメントする。
After the start-up, every time the image bus control unit 100 reads 1-word data, the incrementer 112 is
Increments the memory read address, and the decrementer 116 decrements the number of transfer words.

【0083】イメージバス制御部100に読み込まれた
画像データは、内部データバス(BEバス)1800経
由でRAM200上のINPUTラインメモリに転送さ
れる。この転送は、イメージバス制御部100がRAM
200へのDMA転送要求を出し、内部バスDMA制御
部300内のDMA制御部304が内部データバス18
00の制御権をイメージバス制御部100に与えること
で実行される。1ワードの画像データをINPUTライ
ンメモリに転送すると、内部バスDMA制御部300内
のアドレスカウンタAもインクリメントされる。
The image data read by the image bus control unit 100 is transferred to the INPUT line memory on the RAM 200 via the internal data bus (BE bus) 1800. This transfer is performed by the image bus control unit 100 in the RAM.
The DMA control unit 304 in the internal bus DMA control unit 300 issues a DMA transfer request to the internal data bus 18
This is executed by giving the control right of 00 to the image bus control unit 100. When the image data of 1 word is transferred to the INPUT line memory, the address counter A in the internal bus DMA control unit 300 is also incremented.

【0084】イメージバス制御部100に設定した転送
ワード数がゼロになるまで、以上の動作を繰り返す。転
送中は処理2101の判断ですぐにリターンする。
The above operation is repeated until the number of transfer words set in the image bus control unit 100 becomes zero. During the transfer, the process 2101 immediately returns.

【0085】1ラインの転送が終了すると、INPUT
ラインメモリに1ライン分の画像データが入る。処理2
109以降は1ライン入力後の処理である。
When the transfer of one line is completed, INPUT
Image data for one line is stored in the line memory. Process 2
The processing after 109 is processing after one line is input.

【0086】処理2109では、処理2108でセット
した起動フラグをリセットする。処理2110で、次の
ラインが入っている外部RAM28の先頭アドレスを計
算する。処理2111では、符号化コマンドで連続して
処理するライン数をデクリメントし、残りの処理ライン
数を計算する。処理2112で、処理2111の結果よ
り直前に入力したラインが最終ラインかどうかを判断す
る。最終ラインのときは、処理2113でINPUTア
ドレスレジスタのCフラグを”1”にセットする。処理
2114でINPUTアドレスレジスタのAフラグを”
1”にセットする。このAフラグやCフラグの状態は、
後述するようにアドレスレジスタの内容を交換する過程
で後続の処理に引き渡される。
In process 2109, the activation flag set in process 2108 is reset. In process 2110, the start address of the external RAM 28 containing the next line is calculated. In process 2111, the number of lines to be continuously processed by the encoded command is decremented, and the remaining number of processed lines is calculated. In process 2112, it is determined whether the line input immediately before the result of process 2111 is the final line. In the case of the final line, the C flag of the INPUT address register is set to "1" in process 2113. In processing 2114, the A flag of the INPUT address register is set to "
Set to 1 ". The state of these A and C flags is
As will be described later, in the process of exchanging the contents of the address register, it is delivered to the subsequent processing.

【0087】図17は、INPUTラインメモリに1ラ
イン分のデータが入った時の状態を示したものである。
ここでは、INPUTラインメモリはアドレスXXXよ
り始まるメモリ領域216Aであると仮定している。画
像データが入り終わると、INPUTアドレスレジスタ
のAフラグは”1”にセットされ、INPUTラインメ
モリに有効データが有ることが分かる。CONVRアド
レスレジスタはYYYを示し、そのAフラグは”0”で
あるから、CONVRラインメモリがアドレスYYYよ
り始まるメモリ領域216Bで、これが空いていること
が分かる。 (図19に沿った説明の続き)図19のフローに戻る。
マイクロプログラムは、処理2005でINPUTアド
レスレジスタのA=1のチェックをし、A=1ならば処
理2006でCONVRアドレスレジスタのA=0のチ
ェックを行なう。
FIG. 17 shows a state when one line of data is stored in the INPUT line memory.
Here, it is assumed that the INPUT line memory is the memory area 216A starting from the address XXX. When the image data is completely input, the A flag of the INPUT address register is set to "1", and it can be seen that there is valid data in the INPUT line memory. Since the CONVR address register indicates YYY and its A flag is "0", it can be seen that the CONVR line memory is vacant in the memory area 216B starting from the address YYY. (Continuing the description along with FIG. 19) Returning to the flow of FIG.
The microprogram checks A = 1 of the INPUT address register in process 2005, and if A = 1, checks A = 0 of the CONVR address register in process 2006.

【0088】INPUTのA=1かつCONVRのA=
0ならば、すなわちINPUTラインメモリに有効デー
タがあって、CONVRラインメモリが空いている場
合、処理2007でINPUTアドレスレジスタとCO
NVRアドレスレジスタの内容を交換する。
INPUT A = 1 and CONVR A =
If it is 0, that is, if there is valid data in the INPUT line memory and the CONTVR line memory is empty, in step 2007, the INPUT address register and CO
Swap the contents of the NVR address register.

【0089】(ラインメモリ間のデータ受け渡し)この
ラインメモリ間のデータの受け渡しを図17と図18図
によって説明する。図17は処理2007の実行前の状
態である。図18はアドレスレジスタINPUT,CO
NVRの内容を入れ換えた後の状態である。図18おい
て、CONVRアドレスレジスタはメモリ領域216A
の先頭アドレスXXXを指し、INPUTアドレスレジ
スタはメモリ領域216Bの先頭アドレスYYYを指
す。これは実質上、INPUTラインメモリに入力され
たデータがCONVRラインメモリに渡され、INPU
Tラインメモリに空き領域が渡されたということであ
る。
(Data Transfer Between Line Memories) The data transfer between the line memories will be described with reference to FIGS. 17 and 18. FIG. 17 shows a state before execution of the process 2007. FIG. 18 shows the address registers INPUT and CO.
This is the state after the contents of the NVR have been exchanged. In FIG. 18, the CONVR address register is the memory area 216A.
Of the memory area 216B, and the INPUT address register points to the start address YYY of the memory area 216B. In effect, the data input to the INPUT line memory is passed to the CONVR line memory,
This means that an empty area has been passed to the T-line memory.

【0090】このように、RAM200上での実際のデ
ータ移動を伴わない手法であるため、ラインメモリ間の
データ受け渡しは瞬時に行なわれる。
As described above, since the method does not involve the actual movement of data on the RAM 200, the data transfer between the line memories is instantaneously performed.

【0091】(図19に沿った説明の続き)次の処理2
008は、主走査方向の拡大縮小(画像変換)処理であ
る。この処理では、CONVRラインメモリのデータを
変換してCONVWラインメモリに書き込む。
(Continuing from the description according to FIG. 19) Next processing 2
Reference numeral 008 denotes an enlargement / reduction (image conversion) process in the main scanning direction. In this process, the data in the CONVR line memory is converted and written in the CONVW line memory.

【0092】この処理2008において、マイクロプロ
グラムは画像変換部1400を起動する前に次の設定を
行なう。内部バスDMA制御部300内のアドレスカウ
ンタB,Cに、アドレスレジスタCONVR,CONV
Wに設定されている先頭アドレスをロードする(図1
3)。制御部30のMPU13(図1)によってRAM
200内のパラメータレジスタ208に設定された拡大
縮小率を、画像変換部1400内のレジスタ1404
(図8)に設定する。CONVRラインのワード数をレ
ジスタ1412に設定する。このような初期設定後、マ
イクロプログラムは画像変換部1400に起動をかけ、
当該処理2008を抜ける。
In this process 2008, the microprogram makes the following settings before activating the image converter 1400. The address counters CONVR and CONV are provided to the address counters B and C in the internal bus DMA control unit 300.
Load the start address set in W (Fig. 1
3). RAM by the MPU 13 (FIG. 1) of the control unit 30
The enlargement / reduction ratio set in the parameter register 208 in the image conversion unit 200 is stored in the register 1404 in the image conversion unit 1400.
(Fig. 8). The number of words of the CONVR line is set in the register 1412. After such initial settings, the microprogram activates the image conversion unit 1400,
The process 2008 is exited.

【0093】CONVRラインメモリの画像データは変
化画素検出部700へDMA転送されて変化画素データ
に変換され、そのアドレス情報がレジスタ1402に入
力する。乗算器1406によってレジスタ1402,1
404の内容が乗算され、変換後の変化画素アドレスデ
ータが得られる。このデータとレジスタ1402内の色
情報をもとに描画部1408で変換後の画像データが作
られる。得られた変換後画像データは、CONVWライ
ンメモリにDMA転送される。この場合のCONVRラ
インメモリからのDMA転送と、CONVWラインメモ
リへのDMA転送の方法は、イメージバス制御部100
からRAM200へのDMA転送と同様である。1ライ
ンの変換が終了すると、CONVWアドレスレジスタの
Aフラグを”1”にセットする。
The image data in the CONVR line memory is DMA-transferred to the changed pixel detection unit 700 and converted into changed pixel data, and its address information is input to the register 1402. Registers 1402, 1 by multiplier 1406
The contents of 404 are multiplied to obtain the changed pixel address data after conversion. Based on this data and the color information in the register 1402, the drawing unit 1408 creates converted image data. The obtained converted image data is DMA-transferred to the CONVW line memory. In this case, the method of the DMA transfer from the CONVR line memory and the DMA transfer to the CONVW line memory is performed by the image bus control unit 100.
Is the same as the DMA transfer from the RAM to the RAM 200. When the conversion of one line is completed, the A flag of the CONVW address register is set to "1".

【0094】副走査方向縮小が必要な場合、1ライン主
走査変換に引き続きCONVWラインメモリ上のライン
データが間引きラインであるか否かの判定とフラグ制御
が行なわれる。この処理の内容については後述する。間
引きラインと判定された場合、CONVWアドレスレジ
スタのAフラグはセットされない。
When reduction in the sub-scanning direction is required, determination is made as to whether or not the line data on the CONVW line memory is a thinning line and flag control is performed following the one-line main scanning conversion. The contents of this processing will be described later. When it is determined that the line is the thinning line, the A flag of the CONVW address register is not set.

【0095】処理2009,2010で、変換後の有効
データの有無と符号化用のCODINGラインメモリが
空いているかどうか判断する。CONVWアドレスレジ
スタのA=1かつCODINGアドレスレジスタのA=
0のときには、次の処理2011でアドレスレジスタC
ONVW,CODINGの内容を交換し、交換後の先頭
アドレスを対応したアドレスカウンタ302にロードす
ることによって、ラインメモリCONVW,CODIN
G間のデータの受け渡しを行なう。間引きラインの場合
は、この交換は行なわれない。
In processes 2009 and 2010, it is determined whether or not there is valid data after conversion and whether or not the coding CODING line memory is empty. CONVW address register A = 1 and CODING address register A =
When it is 0, the address register C is processed in the next processing 2011.
By exchanging the contents of ONVW and CODING and loading the head address after the exchange into the corresponding address counter 302, the line memories CONVW and CODIN are exchanged.
Transfer data between G. In the case of thinning lines, this exchange is not done.

【0096】処理2012はCODINGラインメモリ
のデータの符号処理である。マイクロプログラムは、符
号器1500が動作中でなければ、符号器1500に対
し符号化モード(MH、MR、MMR、MG3)を設定
し、またレジスタ1520に1ライン幅を設定し、起動
をかける。ただし間引きラインの場合、CONVWアド
レスレジスタのAフラグは”0”であるので、符号器1
500を起動しない。
Process 2012 is a code process of data in the CODING line memory. If the encoder 1500 is not in operation, the microprogram sets the encoding mode (MH, MR, MMR, MG3) for the encoder 1500, sets one line width in the register 1520, and activates the encoder. However, in the case of the thinning line, since the A flag of the CONVW address register is "0", the encoder 1
Do not start 500.

【0097】起動された符号器1500は、CODIN
Gラインメモリの画像データの符号化処理を、符号化参
照ラインメモリC0R(CH0),C1R(CH1)の
いづれかのデータを参照して行ない、その結果を符号デ
ータメモリBC1に書き込む。CODINGラインメモ
リからのデータ読み出し、BC1ラインメモリへのデー
タ書き込みは内部バスDMA制御部300を通して行な
われる。内部バスDMA制御部300の動きはイメージ
バス制御部100からRAM200へのデータ転送の場
合と同様である。
The activated encoder 1500 is
The image data in the G line memory is encoded by referring to either data in the encoded reference line memories C0R (CH0) and C1R (CH1), and the result is written in the encoded data memory BC1. Data reading from the CODING line memory and data writing to the BC1 line memory are performed through the internal bus DMA control unit 300. The operation of the internal bus DMA control unit 300 is the same as the case of data transfer from the image bus control unit 100 to the RAM 200.

【0098】符号化ラインの変化画素アドレスは変化画
素検出部800によって検出され、参照ラインの変化画
素アドレスは変化画素検出部600により検出される。
The changed pixel address of the encoded line is detected by the changed pixel detecting section 800, and the changed pixel address of the reference line is detected by the changed pixel detecting section 600.

【0099】1ラインの符号化が終了すると、BC1ア
ドレスレジスタのAフラグは”1”にセットされる。C
ODINGアドレスレジスタとアドレスカウンタC0R
(CH0)またはC1R(CH1)の内容交換によっ
て、参照ラインが更新される。
When the encoding of one line is completed, the A flag of the BC1 address register is set to "1". C
ODING address register and address counter C0R
The reference line is updated by exchanging the contents of (CH0) or C1R (CH1).

【0100】マイクロプログラムは、処理2013,2
014で符号化の終了とBCラインメモリの空きを確認
すると、処理2015でアドレスレジスタBC1,BC
の内容を交換することによって、ラインメモリBC1,
BCのデータの受け渡しを行なう。
The microprogram executes processing 2013, 2
When the end of encoding and the vacancy of the BC line memory are confirmed in 014, the address registers BC1, BC are processed in processing 2015.
By exchanging the contents of the line memory BC1,
Transfers BC data.

【0101】処理2016では、BCラインメモリから
システムバス10に符号データをDMA転送によって出
力させる。この際に、出力する符号量を知る必要がある
が、符号化終了時に符号器1500内のカウンタ152
2(図6)の内容を参照することで符号量が分かる。
In process 2016, the code data is output from the BC line memory to the system bus 10 by DMA transfer. At this time, it is necessary to know the code amount to be output, but at the end of encoding, the counter 152 in the encoder 1500
The code amount can be known by referring to the contents of 2 (FIG. 6).

【0102】処理2017では設定ライン数の符号化が
終了したかどうかを判断し、終了していなければ処理2
002に戻る。符号化が終了していれば、処理2018
で符号データが全て外部に出るのを待って符号化コマン
ドの処理を終了する。
In processing 2017, it is judged whether or not the encoding of the set number of lines is completed, and if it is not completed, the processing 2
Return to 002. If the encoding is completed, the process 2018
Then, the processing of the encoded command is ended after waiting for all the code data to go out.

【0103】符号化コマンドの終了は、Cフラグが”
1”に設定された最終ラインの符号化が済んだかどうか
で判断する。Cフラグの状態は次のようにアドレスレジ
スタを伝搬する。 INPUT,C=1 →CONVR,C=1 CONVRのC=1ならば画像変換終了後 CONV
W,C=1→CODING,C=1 (圧縮動作のまとめ)以上に説明したように、内部RA
M200上のラインメモリにデータが詰まった後は、画
像データの入力処理(処理2004)、画像変換処理
(処理2008)、符号化処理(処理2012)、符号
データ出力処理(処理2016)が並列に動作する。更
に、これらと並行して、イメージバス側のDMA転送
(処理2002、処理2003)もできる。
At the end of the encoded command, the C flag is "
Judgment is made based on whether or not the encoding of the final line set to 1 "has been completed. The state of the C flag is propagated through the address register as follows: INPUT, C = 1 → CONVR, C = 1 C = 1 of CONVR Then, after the image conversion is completed, CONV
W, C = 1 → CODING, C = 1 (Summary of compression operation) As described above, the internal RA
After the line memory on the M200 is clogged with data, the image data input process (process 2004), the image conversion process (process 2008), the encoding process (process 2012), and the code data output process (process 2016) are performed in parallel. Operate. Further, in parallel with this, DMA transfer (process 2002, process 2003) on the image bus side can be performed.

【0104】従って、本圧縮伸長装置1の圧縮処理時間
は近似的に次式によって表わすことができる。 処理時間=max{画像入力時間,画像変換時間,符号
化時間,符号出力時間} 図21は符号化コマンド処理におけるラインメモリの使
い方を示している。この図からわかるように、ラインメ
モリINPUT,CONVRをトグルで使用し、ライン
メモリCONVW,CODING,C0R/C1Rを循
環して使用し、ラインメモリBC1,BCをトグルで使
用する。
Therefore, the compression processing time of the main compression / expansion device 1 can be approximately expressed by the following equation. Processing time = max {image input time, image conversion time, coding time, code output time} FIG. 21 shows how to use the line memory in the coding command processing. As can be seen from this figure, the line memories INPUT, CONVR are used for toggle, the line memories CONVW, CODING, C0R / C1R are used for circulation, and the line memories BC1, BC are used for toggle.

【0105】なお、主走査変換を行なわない場合、図2
1に付記されているように、CONVWラインメモリの
データは直接的にCODINGラインメモリに渡され
る。
If the main scanning conversion is not performed, FIG.
As noted at 1, the data in the CONVW line memory is passed directly to the CODING line memory.

【0106】また、以上の説明では画像データをイメー
ジバス11側から入力したが、図21に示されるよう
に、本圧縮伸長装置1は符号化すべきデータをシステム
バス10からも入力できる。同様に、以上の説明では符
号化データをRAM200を経由させシステムバス10
に出力したが、符号器1500より直接的にシステムバ
ス10に出力することも可能である。
Although the image data is input from the image bus 11 side in the above description, the compression / expansion device 1 can also input the data to be encoded from the system bus 10 as shown in FIG. Similarly, in the above description, the encoded data is transmitted via the RAM 200 to the system bus 10
However, it is also possible to output directly to the system bus 10 from the encoder 1500.

【0107】伸長動作の説明 (概要)制御部30のMPU13はまず、復号化コマン
ド処理に関する各種レジスタの設定を行なう。この中に
は、復号化チャンネル0,1(CH0,CH1)の指定
も含まれる。
Description of Decompression Operation (Outline) The MPU 13 of the control unit 30 first sets various registers relating to the decoding command processing. This includes designation of decoding channels 0 and 1 (CH0, CH1).

【0108】このレジスタ設定の終了後、MPU13は
システムバス制御部400内のコマンドレジスタ402
Aまたは404Aに復号化コマンドを書き込む。このコ
マンドは、マクロROM1608で解読され、復号化プ
ログラムのスタートアドレスが出力される。このアドレ
スからマイクロROM1601内の復号化プログラムが
実行される。
After this register setting is completed, the MPU 13 sets the command register 402 in the system bus control unit 400.
Write the decryption command in A or 404A. This command is decoded by the macro ROM 1608 and the start address of the decoding program is output. The decoding program in the micro ROM 1601 is executed from this address.

【0109】既に説明したように、符号化コマンド処理
の場合に定義されるラインメモリ216とアドレスレジ
スタ502は図14に示すとおりである。各ラインメモ
リの内容または役割は次のとおりである。 DECODE:復元ラインの画像データ D0R :復号化チャネル0用参照ラインの画像デ
ータ D1R :復号化チャネル1用参照ラインの画像デ
ータ CONVR :変換前ラインの画像データ CONVW :変換後ラインの画像データ OUT2 :出力ラインバッファ OUT1 :出力ラインバッファ OUT :出力ラインバッファ 符号データはラインメモリD0R(CH0)またはD1
R(CH1)のデータを参照して復号され、復元された
データはDECODEラインメモリに展開される。1ラ
インの復号が終了すると、DECODEラインメモリの
内容はラインメモリD0RまたはD1Rに渡され、次の
ラインの復号の際に参照される。それと同時にラインメ
モリD0RまたはD1Rの内容はラインメモリCONV
Rに渡されて、画像変換の対象となる。画像変換はCO
NVRラインメモリのデータに対して行なわれ、変換後
の画像データはCONVWラインメモリに書き込まれ
る。
As already described, the line memory 216 and the address register 502 defined in the case of the encoded command processing are as shown in FIG. The contents or roles of each line memory are as follows. DECODE: Image data of restored line D0R: Image data of reference line for decoding channel 0 D1R: Image data of reference line for decoding channel 1 CONVR: Image data of line before conversion CONVW: Image data of line after conversion OUT2: Output Line buffer OUT1: Output line buffer OUT: Output line buffer Code data is line memory D0R (CH0) or D1
The data restored by decoding with reference to the data of R (CH1) is expanded in the DECODE line memory. When the decoding of one line is completed, the contents of the DECODE line memory are transferred to the line memory D0R or D1R and are referred to when decoding the next line. At the same time, the contents of the line memory D0R or D1R are stored in the line memory CONV.
It is passed to R for image conversion. Image conversion is CO
This is performed for the data in the NVR line memory, and the converted image data is written in the CONVW line memory.

【0110】CONVWラインメモリ内の変換後データ
は、OUT2ラインメモリが空いていれば、すぐにOU
T2ラインメモリに渡される。OUT2ラインメモリの
データは、OUT1ラインメモリが空いていれば、すぐ
にOUT1ラインメモリに渡される。OUT1ラインメ
モリのデータは、OUTラインメモリが空いていれば、
すぐにOUTラインメモリに渡り、このデータが外部に
出力される。
The converted data in the CONVW line memory immediately reaches OU if the OUT2 line memory is empty.
Passed to T2 line memory. The data in the OUT2 line memory is immediately transferred to the OUT1 line memory if the OUT1 line memory is empty. If the OUT line memory is empty, the data in the OUT1 line memory is
Immediately, this data is output to the OUT line memory and output to the outside.

【0111】このように、CONVW、OUT2、OU
T1、OUTの各ラインメモリはライン単位のFIFO
バッファとして動作する。
In this way, CONVW, OUT2, OU
Each T1 and OUT line memory is a line-by-line FIFO
Acts as a buffer.

【0112】(図22に沿った説明)図22は復号化プ
ログラムのフローの一例を示す。このフローに沿って、
復号化コマンド処理を説明する。
(Description along FIG. 22) FIG. 22 shows an example of the flow of the decoding program. Following this flow,
The decryption command processing will be described.

【0113】処理3001では初期設定として、復号化
コマンド処理に必要なパラメータをRAM200内のパ
ラメータレジスタセット202(CH0)または204
(CH1)から、ワーキングレジスタ500にロードす
る。
In process 3001, parameters necessary for the decryption command process are set as parameter registers set 202 (CH0) or 204 in the RAM 200 as initial setting.
The working register 500 is loaded from (CH1).

【0114】処理3002で1ラインの復号化を行なわ
せるが、この処理については後に図23を参照し詳細に
説明する。
One line is decoded in the process 3002, which will be described later in detail with reference to FIG.

【0115】処理3003でDECODEアドレスレジ
スタのAフラグをチェックし、1ラインの復元が終了し
たかどうかを判断する。処理3004でCONVRライ
ンメモリが空いているかどうかを判断する。DECOD
EアドレスレジスタのA=1かつCONVRアドレスレ
ジスタのA=0であれば、処理3005でアドレスレジ
スタCONVRとアドレスレジスタD0RまたはD1R
の内容を交換し、続いて処理3006でアドレスレジス
タD0RまたはD1RとアドレスレジスタDECODE
の内容を交換してラインメモリ間のデータの受け渡しを
行なう。
In process 3003, the A flag of the DECODE address register is checked to determine whether the restoration of one line is completed. In process 3004, it is determined whether the CONVR line memory is empty. DECODE
If A = 1 of the E address register and A = 0 of the CONVR address register, the address register CONVR and the address register D0R or D1R are processed in processing 3005.
Of the address register D0R or D1R and the address register DECODE in step 3006.
The contents of are exchanged and data is exchanged between line memories.

【0116】これにより、ラインメモリD0RまたはD
1Rに今復元したデータが渡り、次のラインを復元する
準備ができる。CONVRラインメモリに参照ラインと
して使い終わったデータが渡り、DECODEラインメ
モリに変換を終了したデータのメモリ領域が渡される。
これで次のラインを復元するための準備と次の画像変換
をする準備ができる。
As a result, the line memory D0R or D
The restored data is passed to 1R, and the next line is ready to be restored. The data that has been used as a reference line is passed to the CONVR line memory, and the memory area of the data that has been converted is passed to the DECODE line memory.
Now you are ready to restore the next line and the next image conversion.

【0117】処理3007,3008で、変換すべきデ
ータの有無とCONVWラインメモリの空きをチェック
する。
In steps 3007 and 3008, the presence or absence of data to be converted and the availability of the CONVW line memory are checked.

【0118】処理3009で、画像変換部1400によ
って主走査方向の画像変換を行なわせる。この処理の内
容は図19の処理2008と同じである。また、副走査
方向変換が必要な場合は、主走査変換に続いて、間引き
ラインの判定とフラグ制御が行なわれるが、その内容に
ついては後に詳述する。
In process 3009, the image conversion unit 1400 performs image conversion in the main scanning direction. The content of this process is the same as the process 2008 of FIG. When sub-scanning direction conversion is necessary, thinning line determination and flag control are performed subsequent to main scanning conversion, the details of which will be described later.

【0119】処理3010はラインバッファの制御であ
る。その詳細は、図24を参照して後述する。
Process 3010 is control of the line buffer. The details will be described later with reference to FIG.

【0120】処理3011で出力すべきデータの有無を
チェックする。処理3012でOUTラインメモリのデ
ータの外部出力を行なう。処理3013.3014で
は、イメージバス側のDMA転送の要求があるときに、
その転送処理を行なう。これは図19に示された処理2
002,2003と同じである。
It is checked in step 3011 whether there is data to be output. In process 3012, the data in the OUT line memory is externally output. In processing 3013.3014, when there is a request for DMA transfer on the image bus side,
The transfer process is performed. This is the process 2 shown in FIG.
The same as 002 and 2003.

【0121】処理3015で復号化コマンドの終了判断
を行ない、終了条件を満足していなければ処理3002
に戻る。終了条件を満足したときは、処理3016で、
次の復号化コマンドに備えてCONVRラインメモリに
移ったデータをラインメモリD0RまたはD1Rに戻
す。
In processing 3015, it is judged whether or not the decryption command has ended, and if the end condition is not satisfied, processing 3002
Return to. When the end condition is satisfied, in process 3016,
The data transferred to the CONVR line memory is returned to the line memory D0R or D1R in preparation for the next decoding command.

【0122】(図23に沿った説明:1ライン符号化)
図23は図22の1ライン復号化処理3002のフロー
である。処理3101で復号器1300の動作中を示す
状態信号をチェックする。動作中でないときは、起動さ
れたか否かを判断するため、処理3102で復号器13
00の起動フラグをチェックする。起動フラグがセット
されている(起動済み)であることを確認した場合は処
理3103に進み、起動フラグがリセットされている場
合は処理3115に進む。また復号器1300が動作中
である時は直ちにリターンする。
(Description with reference to FIG. 23: 1-line encoding)
FIG. 23 is a flow of the 1-line decoding process 3002 of FIG. In process 3101, the status signal indicating that the decoder 1300 is in operation is checked. If it is not in operation, in step 3102, the decoder 13
Check the start flag of 00. If it is confirmed that the startup flag is set (started), the process proceeds to step 3103, and if the startup flag is reset, the process proceeds to step 3115. When the decoder 1300 is in operation, it immediately returns.

【0123】復号器1300が動作中でない場合の処理
フローは次のとおりである。処理3115で、復号器1
300の起動の準備のために、内部バスDMA制御部3
00内のアドレスカウンタA、アドレスカウンタIまた
はJに、ワーキングレジスタ500上のアドレスレジス
タDECODE、アドレスレジスタD0RまたはD1R
の内容をそれぞれロードする。
The processing flow when the decoder 1300 is not in operation is as follows. In process 3115, the decoder 1
The internal bus DMA control unit 3 prepares to start the 300.
Address counter A and address counter I or J in 00, address register DECODE and address register D0R or D1R on the working register 500.
Load the contents of each.

【0124】以後、復号器1300からのDMA転送要
求に応じて1ワードアクセスする毎に、これらのアドレ
スカウンタは自動的にインクリメントされ、復元データ
の書き込みアドレスと参照ラインデータの読み出しアド
レスを指定する。
Thereafter, each time one word is accessed in response to the DMA transfer request from the decoder 1300, these address counters are automatically incremented to specify the write address of the restored data and the read address of the reference line data.

【0125】処理3116で、復号器1300のレジス
タ1324と参照ライン変化画素検出部600の内部レ
ジスタ(図示されていない)に、1ラインのワード数を
設定する。このような準備の後、処理3117で復号器
1300を起動し、処理3118で復号器1300の起
動フラグを”1”にセットしリターンする。以上がライ
ンの先頭処理である。
In process 3116, the number of words in one line is set in the register 1324 of the decoder 1300 and the internal register (not shown) of the reference line change pixel detection unit 600. After such preparation, the decoder 1300 is started in the process 3117, the start flag of the decoder 1300 is set to "1" in the process 3118, and the process returns. The above is the line head processing.

【0126】処理3103以降は、復号器1300が1
ライン分のデータを復号し、復元データがDECODE
ラインメモリに得られた後の処理部分である。
After the process 3103, the decoder 1300 is set to 1
The data for the line is decrypted and the restored data is DECODE
It is a processing part after being obtained in the line memory.

【0127】処理3103では、処理3118でセット
した起動フラグをリセットする。処理3104で復号エ
ラーがあったがどうかを示す復号器1300の状態信号
をチェックする。
In processing 3103, the activation flag set in processing 3118 is reset. In the process 3104, the status signal of the decoder 1300 indicating whether there is a decoding error is checked.

【0128】復号エラーがあれば処理3119で、復号
エラー処理を行なう。例えば、エラーがあったラインを
直前のラインまたは白ラインで置換する処理を行なう。
復号エラーがなければ、DECODEラインメモリにエ
ラーのないデータが復元されているので、それを示すた
めに処理3105でDECODEアドレスレジスタのA
フラグを”1”にセットする。
If there is a decoding error, a decoding error process is performed in process 3119. For example, a process of replacing the line having an error with the immediately preceding line or the white line is performed.
If there is no decoding error, the error-free data has been restored in the DECODE line memory.
Set the flag to "1".

【0129】処理3106では、復元したラインが白ラ
イン(全画素が白)であることを示す復号器1300の
状態信号をチェックする。復号器1300は、1ワード
復元する毎に比較器1320(図7)で白データかどう
かを確認し、1ライン復号終了した時点で、そのライン
が白ラインであったことを状態信号からマイクロプログ
ラム側で確認できる。白ラインであるときは、処理31
07で、1ページの上端の連続した白ラインを計数する
ためのカウンタ、またはページの下端の連続した白ライ
ンを計数するためのカウンタ(いずれのカウンタもワー
キングレジスタ500上に用意される)をインクリメン
トする。
In process 3106, the status signal of the decoder 1300 indicating that the restored line is a white line (all pixels are white) is checked. Each time the decoder 1300 restores one word, the comparator 1320 (FIG. 7) checks whether or not the data is white data, and when one line has been decoded, it is determined from the status signal that the line is a white line by a microprogram. You can check on the side. If it is a white line, process 31
At 07, increment a counter for counting the continuous white lines at the top of one page or a counter for counting the continuous white lines at the bottom of the page (both counters are prepared on working register 500) To do.

【0130】処理3108ではRTC符号を検出したか
どうかを示す復号器1300の状態信号をチェックす
る。処理3109で、復元したデータを外部に出力する
かどうかを判断する。この判断は、システムバス制御部
400内のレジスタセット402(CH0)または40
4(CH1)中の特定レジスタを参照することによって
行なう。このレジスタのビット内容は、プロセッサブロ
ック13のMPUによって設定されている。
In step 3108, the status signal of the decoder 1300 indicating whether the RTC code is detected is checked. In process 3109, it is determined whether to output the restored data to the outside. This judgment is made by register set 402 (CH0) or 40 in the system bus control unit 400.
4 (CH1) by referring to a specific register. The bit contents of this register are set by the MPU of the processor block 13.

【0131】出力しないラインであるときは、処理31
10で、DECODEアドレスレジスタのBフラグを”
1”にセットする。Bフラグがセットされたラインは、
データ出力時に、データが無視され外部に出力されな
い。このような制御によって、MPU側でページの上端
または下端の白ラインをカットさせるような制御を行な
うことができる。
If the line is not output, the process 31
At 10, set the B flag of the DECODE address register to "
1 ". Lines with the B flag set are
When outputting data, the data is ignored and not output to the outside. By such control, it is possible to perform control such that the MPU side cuts the white line at the upper end or the lower end of the page.

【0132】処理3112で、MPUによって設定され
た連続処理するライン数をデクリメントし残りライン数
を求める。そして処理3113で、残りライン数をチェ
ックし、これが0であれば、処理3114でDECOD
Eアドレスレジスタの最終ラインを示すCフラグを”
1”にセットする。残りライン数が0でないときは、直
ちにリターンする。
In process 3112, the number of lines to be continuously processed set by the MPU is decremented to obtain the number of remaining lines. Then, in processing 3113, the number of remaining lines is checked. If this is 0, processing 3114 determines DECOD.
Set the C flag indicating the last line of the E address register to "
Set to 1 ". If the number of remaining lines is not 0, return immediately.

【0133】処理3120では、復元ライン数のカウン
タ(ワーキングレジスタ500上に用意される)をイン
クリメントする。このカウンタ値で1ページのライン数
が得られる。このライン数は、1ページの処理が終わっ
た段階で、マイクロプログラムによってRAM200の
対応チャンネル用の復号化コマンドパラメータレジスタ
領域210に保存される。この領域はMPUから直接ア
クセスすることができる。
In process 3120, a counter for the number of restored lines (prepared on the working register 500) is incremented. With this counter value, the number of lines on one page can be obtained. The number of lines is stored in the decoding command parameter register area 210 for the corresponding channel of the RAM 200 by the microprogram when the processing of one page is completed. This area can be directly accessed from the MPU.

【0134】(図24に沿った説明:ラインバッファ制
御)図24は図22の処理3010(ラインバッファ制
御)のフローである。処理3201,3202で、CO
NVWアドレスレジスタのA=1かつOUT2アドレス
レジスタのA=0であることを確認し、処理3203で
アドレスレジスタCONVW,OUT2の内容入れ替え
を行なう。
(Description According to FIG. 24: Line Buffer Control) FIG. 24 is a flow of the process 3010 (line buffer control) of FIG. In processing 3201 and 3202, CO
After confirming that A = 1 of the NVW address register and A = 0 of the OUT2 address register, the contents of the address registers CONVW and OUT2 are exchanged in process 3203.

【0135】これで、CONVWラインメモリのデータ
がOUT2ラインメモリに入り、CONVWラインメモ
リには空き領域が渡る。アドレスレジスタのフラグの状
態は、OUT2はA=1、CONVWはA=0となる。
As a result, the data in the CONVW line memory enters the OUT2 line memory, and the empty area extends to the CONVW line memory. The flag states of the address register are A = 1 for OUT2 and A = 0 for CONVW.

【0136】処理3208,3204,3205でライ
ンメモリOUT2,OUT1の間のデータ交換を行な
い、処理3209,3206,3207でラインメモリ
OUT1,OUTの間のデータ交換を行なう。処理32
07でOUTアドレスレジスタのAフラグは”1”にセ
ットされる。以上の処理でCONVW、OUT2、OU
T1、OUTの各ラインメモリがライン単位のFIFO
バッファとして利用されることになる。
Data exchange between the line memories OUT2 and OUT1 is performed in processes 3208, 3204 and 3205, and data exchange between the line memories OUT1 and OUT is performed in processes 3209, 3206 and 3207. Process 32
At 07, the A flag of the OUT address register is set to "1". With the above processing, CONVW, OUT2, OU
Each T1 and OUT line memory is a line unit FIFO
It will be used as a buffer.

【0137】(図25に沿った説明:画像データ出力)
図25は、図22の画像データ出力処理3012のフロ
ーである。処理3301でイメージバス制御部3301
が動作中であるか否かをチェックし、動作中であればリ
ターンする。動作中でない場合、処理3302でイメー
ジバス制御部100の起動フラグがセットされているか
調べる。起動フラグが”1”であればイメージバス制御
部100は起動後であって、しかも動作中でないという
ことであるので、処理3311以下のライン端処理に進
む。
(Description with reference to FIG. 25: image data output)
FIG. 25 is a flow of the image data output process 3012 of FIG. In process 3301, the image bus control unit 3301
Check whether or not is in operation, and if it is in operation, return. If it is not operating, it is checked in process 3302 whether the activation flag of the image bus control unit 100 is set. If the activation flag is "1", it means that the image bus control unit 100 has been activated and is not in operation. Therefore, the process proceeds to the process 3311 and subsequent line end processes.

【0138】起動していなければライン先頭処理に入
る。処理2303でOUTアドレスレジスタのBフラグ
をチェックし、OUTラインメモリのデータを出力する
かどうかを判断する。
If it is not activated, the line head process is started. In processing 2303, the B flag of the OUT address register is checked to determine whether to output the data of the OUT line memory.

【0139】Bフラグが”1”でなければ出力すべきデ
ータであるので、そのDMA転送による出力の準備をす
る。まず処理3304で、OUTアドレスレジスタよ
り、内部バスDMA制御部300内のOUTラインメモ
リ対応のアドレスカウンタ302に先頭アドレスをロー
ドする。処理3305で、イメージバス制御部100内
のアドレスレジスタ104の1つに外部RAM28のア
ドレスを設定する。処理3306で、イメージバス制御
部100内の転送ワード数レジスタ114の1つに出力
ラインのワード数を設定する。処理3307で、イメー
ジバス制御部100の動作モードを設定する。ここでは
メモリライト・モードに設定することになる。そして処
理3308でイメージバス制御部100を起動する。処
理3309でイメージバス制御部100のメモリライト
・モードの起動フラグを”1”にセットし、リターンす
る。
If the B flag is not "1", the data is the data to be output, and therefore the output for the DMA transfer is prepared. First, in process 3304, the start address is loaded from the OUT address register into the address counter 302 corresponding to the OUT line memory in the internal bus DMA control unit 300. In process 3305, the address of the external RAM 28 is set in one of the address registers 104 in the image bus control unit 100. In process 3306, the number of words in the output line is set in one of the transfer word number registers 114 in the image bus controller 100. In process 3307, the operation mode of the image bus control unit 100 is set. Here, the memory write mode is set. Then, in process 3308, the image bus control unit 100 is activated. In process 3309, the start flag in the memory write mode of the image bus control unit 100 is set to "1", and the process returns.

【0140】処理3303でBフラグが”1”であった
場合、データ出力は行なわず、処理3310でOUTア
ドレスレジスタのAフラグを”0”にリセットすること
で、OUTラインメモリの内容を無視させる。この処理
でラインの間引きが達成される。
If the B flag is "1" in processing 3303, data output is not performed, and the contents of the OUT line memory are ignored by resetting the A flag of the OUT address register to "0" in processing 3310. . This process achieves line thinning.

【0141】処理3311以降はライン端の処理であ
る。処理3311では、処理3309でセットしたイメ
ージバス制御部100の起動フラグをリセットする。処
理3312で、OUTアドレスレジスタのEフラグをチ
ェックすることにより、出力ラインが副走査方向の拡大
対象ラインかどうかを判断している。
The process 3311 and subsequent processes are line end processes. In process 3311, the activation flag of the image bus control unit 100 set in process 3309 is reset. In process 3312, the E flag of the OUT address register is checked to determine whether the output line is the enlargement target line in the sub-scanning direction.

【0142】拡大対象でなければ(E=0)、OUTラ
インメモリのデータの2回目の出力は不要であるので、
処理3313でOUTアドレスレジスタのAフラグを”
0”にリセットし、OUTラインメモリを解放する。拡
大対象ラインであれば(E=1)、処理2314でOU
TアドレスレジスタのEフラグをリセットする。そのA
フラグは”1”であるから、このデータは再度出力さ
れ、結果として副走査方向の拡大(ラインの補間)が達
成される。処理3315で、次のラインを出力するため
に、外部RAM28のアドレスを更新しリターンする。
If it is not the enlargement target (E = 0), the second output of the data in the OUT line memory is unnecessary.
In processing 3313, the A flag of the OUT address register is set to "
It is reset to 0 "and the OUT line memory is released. If the line is an enlargement target line (E = 1), OU is reached in processing 2314.
Reset the E flag in the T address register. That A
Since the flag is "1", this data is output again, and as a result, enlargement in the sub-scanning direction (line interpolation) is achieved. In process 3315, the address of the external RAM 28 is updated to output the next line, and the process returns.

【0143】復号化コマンドの終了判定は、Cフラグ
が”1”にセットされたデータを出力したかどうかで判
断する。Cフラグ(最終ラインフラグ)はアドレスレジ
スタの交換によって、次のように伝搬する。 DECODE,C=1→CONVR,C=1 CONVR,C=1ならば画像変換終了後 CONV
W,C=1→OUT,C=1 (伸長動作のまとめ)以上に説明したように、内部RA
M200上のラインメモリにデータが詰まった後は、復
号化処理(処理3002)、画像変換処理(処理300
9)、画像データ出力処理(処理3012)が並列に動
作する。更にイメージバス側のDMA転送処理(処理3
013、処理3014)も、これらと並列動作ができ
る。
The end of the decoding command is judged by whether or not the data in which the C flag is set to "1" is output. The C flag (final line flag) is propagated as follows by exchanging the address register. DECODE, C = 1 → CONVR, C = 1 If CONVR, C = 1, after image conversion is completed CONV
W, C = 1 → OUT, C = 1 (Summary of expansion operation) As described above, the internal RA
After the line memory on the M200 is clogged with data, a decoding process (process 3002) and an image conversion process (process 300) are performed.
9), the image data output process (process 3012) operates in parallel. Further, DMA transfer processing on the image bus side (processing 3
013, process 3014) can also operate in parallel with these.

【0144】したがって、本圧縮伸長装置1の伸長処理
時間は近似的に次式で表わすことができる。 処理時間=max{復号化時間,画像変換時間,画像デ
ータ出力時間} 図26は復号化コマンド処理でのラインメモリの使い方
を示している。この図からわかるように、DECOD
E,D0R/D1R,CONVRの各ラインメモリは循
環的に使用され、CONVW,OUT2,OUT1,O
UTの各ラインメモリも循環使用される。
Therefore, the expansion processing time of the compression / expansion device 1 can be approximately expressed by the following equation. Processing time = max {decoding time, image conversion time, image data output time} FIG. 26 shows how to use the line memory in the decoding command processing. As you can see from this figure, DECOD
Each line memory of E, D0R / D1R, and CONVR is cyclically used, and CONVW, OUT2, OUT1, O
Each line memory of the UT is also used cyclically.

【0145】符号変換動作の説明 次に、符号変換動作について説明する。この符号変換と
は、ある符号データを入力して、それを別の符号データ
に変換することである。例えば、MR符号からMMR符
号への変換である。
Description of Code Conversion Operation Next, the code conversion operation will be described. This code conversion is to input a certain code data and convert it to another code data. For example, conversion from MR code to MMR code.

【0146】符号変換動作の場合、変換すべき符号デー
タはシステムバス10から入力し、復号器1300によ
って復号され、復元データがDECODEラインメモリ
に書き込まれる。既に説明した復号化動作によって、C
ONVRラインメモリのデータが画像変換される。ここ
までは伸長動作と全く同一である。
In the case of the code conversion operation, the code data to be converted is input from the system bus 10, decoded by the decoder 1300, and the restored data is written in the DECODE line memory. By the decoding operation already described, C
The data in the ONVR line memory is converted into an image. Up to this point, the decompression operation is exactly the same.

【0147】その後、CONVWラインメモリのデータ
が符号化の対象となる。これ以後は圧縮動作と全く同じ
である。
After that, the data in the CONVW line memory is the object of encoding. After that, the compression operation is exactly the same.

【0148】以上の復号化、画像変換、符号化の処理を
順に1ライン毎に繰り返して1ページ分の符号データを
別の符号に変換することができる。
The above decoding, image conversion, and coding processes can be repeated in order for each line to convert the code data for one page into another code.

【0149】この符号変換処理の場合、既に説明したよ
うに、図15に示すアドレスレジスタ502とラインメ
モリ216が定義される。図28はラインメモリの使い
方の説明図である。
In the case of this code conversion processing, as already described, the address register 502 and line memory 216 shown in FIG. 15 are defined. FIG. 28 is an explanatory diagram of how to use the line memory.

【0150】図27は符号変換プログラムのフローであ
る。図19または図22のフローと同じ番号の処理は同
内容であるので、その説明を省略する。
FIG. 27 is a flow of the code conversion program. Since the processes having the same numbers as those in the flow of FIG. 19 or FIG. 22 have the same contents, the description thereof will be omitted.

【0151】図27のフローから、次のことが容易に理
解される。 a)復号化処理、画像変換処理、符号化処理、イメージ
バス側の2つのDMA転送処理が並行動作する。 b)復号エラーが生じても、1ライン復号化処理(処理
3002)内で復号エラーのチェックと復号エラー処理
(図23の処理3119)が行なわれるので、エラー処
理後の画像データに対して符号化が行なわれる。したが
って、変換後の符号データは復号エラーを含まない。
From the flow of FIG. 27, the following can be easily understood. a) Decoding process, image conversion process, encoding process, and two DMA transfer processes on the image bus side operate in parallel. b) Even if a decoding error occurs, since the decoding error check and the decoding error processing (processing 3119 in FIG. 23) are performed in the 1-line decoding processing (processing 3002), the image data after the error processing is coded. The conversion is performed. Therefore, the coded data after conversion does not include a decoding error.

【0152】なお、符号変換動作または伸長動作におい
て、復号化処理(処理3002)で1ページのライン
数、ページの上端と下端の連続した白ライン数が求めら
れ(図23の処理3120,3107)、動作終了時点
でRAM200上の復号化コマンド用パラメータレジス
タ領域210に保存される。MPU13は、これらのパ
ラメータを読み出し、拡大縮小率やページ上下端のカッ
トラインの決定などのために用いることができる。
In the code conversion operation or decompression operation, the number of lines in one page and the number of continuous white lines at the upper and lower edges of the page are obtained in the decoding process (process 3002) (processes 3120 and 3107 in FIG. 23). When the operation is completed, it is stored in the decryption command parameter register area 210 on the RAM 200. The MPU 13 can read out these parameters and use them for determining the enlargement / reduction ratio and the cut lines at the upper and lower ends of the page.

【0153】副走査方向の画像変換(縮小)の説明 副走査方向の縮小は一定ライン数毎に1ラインを間引く
ことで実現され、副走査方向の拡大は一定ライン数毎に
1ラインをコピー(補間)することで実現される。ここ
では、副走査方向の縮小動作について、間引きラインの
決定方法を中心に詳細に説明する。
Description of image conversion (reduction) in the sub-scanning direction Reduction in the sub-scanning direction is realized by thinning out one line for every constant number of lines, and enlargement in the sub-scanning direction is copying one line for every certain number of lines ( It is realized by performing (interpolation). Here, the reduction operation in the sub-scanning direction will be described in detail centering on a method of determining thinning lines.

【0154】図29は副走査方向変換動作の処理の概念
図である。関連したパラメータ(ワーキングレジスタ5
00上に用意されるレジスタ551〜557に置かれ
る)は次の通りである(ただし、チャネル0用)。 C0−VCONV(副走査変換率):レジスタ551 C0−ZLINE(一定ライン数,後に説明する):レ
ジスタ552 C0−VCWRK(ワークレジスタ):レジスタ553 C0−ZLWRK(ワークレジスタ):レジスタ554 レジスタX(RAM200のアドレスを指すレジス
タ):レジスタ555 非白ワードカウンタ:レジスタ556 N(定数):レジスタ557 (白ラインを優先しないアルゴリズムの説明)CONV
Wラインメモリに1ラインの有効データが得られる毎
に、16ビットALU1202でC0−VCONVの積
算を行なう。この積算値がC0−VCWRKである。積
算した時にALU1202がオーバフローしてキャリー
が出たラインが間引きの対象になる。
FIG. 29 is a conceptual diagram of the processing of the sub-scanning direction conversion operation. Related parameters (working register 5
00 are provided in the registers 551 to 557 prepared as follows) (however, for channel 0). C0-VCONV (sub-scan conversion ratio): register 551 C0-ZLINE (constant line number, which will be described later): register 552 C0-VCWRK (work register): register 553 C0-ZLWRK (work register): register 554 register X ( Register indicating address of RAM 200): Register 555 Non-white word counter: Register 556 N (constant): Register 557 (Description of algorithm that does not give priority to white line) CONV
Every time one line of valid data is obtained in the W line memory, C0-VCONV is integrated by the 16-bit ALU 1202. This integrated value is C0-VCWRK. The line in which the carry occurs when the ALU 1202 overflows when integrated is the target of thinning.

【0155】16ビットのALU1202のキャリー
は、65536/(C0−VCONV)ライン毎に1回
出る。M=65536/(C0−VCONV)とする
と、Mラインに1ライン間引かれるので、縮小率Rは R=(M−1)/M=1−(1/M) となる。
The carry of the 16-bit ALU 1202 comes out once every 65536 / (C0-VCONV) lines. If M = 65536 / (C0-VCONV), one line is thinned out to M lines, and the reduction ratio R is R = (M-1) / M = 1- (1 / M).

【0156】この関係から、MPU13は、縮小率Rよ
りC0−VCONVを決定し圧縮伸長装置1に対して設
定する。
From this relationship, the MPU 13 determines C0-VCONV from the reduction ratio R and sets it to the compression / expansion device 1.

【0157】図30(a)はCO−VCONVの積算過
程の説明図で、画像のラインと各ラインでの積算値CO
−VCWRKを左右に並べて示している。ここに示した
例では、第5ラインでキャリーが出るので、このライン
が間引きラインとされる。
FIG. 30 (a) is an explanatory view of the integration process of CO-VCONV. It is a line of the image and the integrated value CO of each line.
-VCWRK is shown side by side. In the example shown here, since carry occurs on the fifth line, this line is set as a thinning line.

【0158】このようなアルゴリズムは従来から知られ
ているものである。なお、副走査方向の拡大の場合のコ
ピーラインの決定も同様のアルゴリズムによって行なう
ことができ、その積算過程を図30(b)に示す。この
例では、第5ラインでキャリーが出るので、第5ライン
が拡大対象ラインとなり、これが2回符号化されること
になる。
Such an algorithm is conventionally known. It should be noted that the determination of the copy line in the case of enlargement in the sub-scanning direction can be performed by the same algorithm, and the integration process is shown in FIG. 30 (b). In this example, since carry occurs on the 5th line, the 5th line is the enlargement target line, and this is encoded twice.

【0159】本圧縮伸長装置1においては、上記アルゴ
リズムと以下に説明する改良されたアルゴリズムのいず
れも選択できる。
In the compression / expansion device 1, both the above algorithm and the improved algorithm described below can be selected.

【0160】(改良されたアルゴリズムの説明)図31
は、この改良された副走査方向縮小アルゴリズムの説明
図である。矢印はキャリーの出るラインの位置を示して
いる。上述の従来のアルゴリズムによれば、キャリーが
出たラインが無条件に間引かれるため、細い罫線が失わ
れ画質が劣化する欠点があった。
(Explanation of Improved Algorithm) FIG. 31
FIG. 6 is an explanatory diagram of this improved sub-scanning direction reduction algorithm. The arrow indicates the position of the carry line. According to the above-mentioned conventional algorithm, the lines with carry are unconditionally thinned, so that there is a drawback that thin ruled lines are lost and the image quality is deteriorated.

【0161】この改良アルゴリズムは、白ラインを優先
して間引くことで、そのような画質劣化を防ぐ。すなわ
ち、C0−ZLINEをライン間引き間隔よりも小さく
設定し、キャリーが出たラインからC0−ZLINEの
範囲で白ラインを捜し、それを間引く。CO−ZILI
NEの範囲に白ラインがなければ、この範囲の最後の
(C0−ZLINE目の)ラインを間引く。
This improved algorithm prevents such image quality deterioration by preferentially thinning out white lines. That is, C0-ZLINE is set to be smaller than the line thinning interval, a white line is searched in the range of C0-ZLINE from the line where the carry occurs, and the white line is thinned. CO-ZILI
If there is no white line in the NE range, the last (C0-ZLINE) line in this range is thinned out.

【0162】ここで言う白ラインとは、非白ワード数≦
Nを満たすラインのことである。NはMPUが設定する
値である。N=0の場合、全ワードが白ワードのライン
を白ラインとして捜すことになる。
The white line referred to here is the number of non-white words ≦
A line that satisfies N. N is a value set by the MPU. If N = 0, all words are searched for a white word line as a white line.

【0163】(図32,図33に沿った説明)図32は
間引きラインを判定しフラグを設定する処理のフローで
ある。この処理は、マイクロROM1601に書かれた
マイクロプログラムによって実現されるもので、CON
VWラインメモリに1ラインのデータが生成される毎に
(図22または図27の処理3009あるいは図19の
処理2008で、主走査変換処理が終了した直後に)実
行される。ここで設定されたフラグの情報に従って、後
続の復元データ出力処理(復号化動作の場合は図22の
処理3012)で実際にラインの間引きが行なわれる。
(Explanation with reference to FIGS. 32 and 33) FIG. 32 is a flow of processing for determining thinning lines and setting flags. This processing is realized by a micro program written in the micro ROM 1601.
It is executed every time one line of data is generated in the VW line memory (immediately after the main scanning conversion process is completed in the process 3009 of FIG. 22 or 27 or the process 2008 of FIG. 19). According to the flag information set here, lines are actually thinned in the subsequent restored data output process (process 3012 in FIG. 22 in the case of a decoding operation).

【0164】図32において、処理4001でC0−Z
LINEをデクリメントする。処理4002,4003
でC0−VCONVとC0−VCWRKに加える(積算
値の更新)。処理4004でALU1202のキャリー
(ALU1202の状態信号に含まれる)が出たか否か
をチェックする。
In FIG. 32, in processing 4001, C0-Z
Decrement the LINE. Process 4002, 4003
To add to C0-VCONV and C0-VCWRK (update integrated value). In process 4004, it is checked whether a carry of the ALU 1202 (included in the status signal of the ALU 1202) has occurred.

【0165】キャリーが出ているときは処理4005A
で、キャリーが出ていないときは処理4005Bで、M
PUによるシステムバス制御部400内の特定レジスタ
(402,404)への設定が、白ライン優先間引き
(上述の改良アルゴリズム)であるかチェックする。処
理4005Bで白ライン優先間引きでないと判断したと
き(上述の従来アルゴリズムが選択されているとき)は
リターンし、白ライン優先間引きであると判断したとき
は処理4007へ進む。
Processing 4005A when carry is out
Then, when the carry is not output, the process is 4005B, and M
It is checked whether the PU sets the specific registers (402, 404) in the system bus control unit 400 to the white line priority thinning (the above-mentioned improved algorithm). When it is determined in the process 4005B that the white line priority thinning is not performed (when the above-described conventional algorithm is selected), the process returns, and when it is determined that the white line priority thinning is performed, the process proceeds to a process 4007.

【0166】処理4005Aで白ライン優先間引きであ
ると判断した場合、処理4006で、CO−ZLWRK
に初期値C0−ZLINEを設定し、処理4007に進
む。処理4005で白ライン優先間引きであると判断し
たときは、直ちに処理4007に進む。
If it is determined in the process 4005A that the white line is to be thinned out, the CO-ZLWRK is processed in the process 4006.
Is set to the initial value C0-ZLINE, and the processing 4007 is performed. If it is determined in the processing 4005 that the white line is prioritized thinning, the processing immediately proceeds to the processing 4007.

【0167】この処理4007はCONVWラインメモ
リのデータをチェックし、間引きラインとしての条件を
満たしているかどうかを判断するもので、その内容は図
33に示されている。この判断結果を次の処理4008
でチェックする。白ラインと判断された場合は、処理4
010でC0−ZLINEの範囲を調べ終わったかどう
かを判断し、調べ終わっていないときはリターンする。
This processing 4007 is to check the data in the CONVW line memory and determine whether or not the condition for the thinning line is satisfied, the content of which is shown in FIG. This determination result is used as the next processing 4008.
Check with. If it is determined to be a white line, process 4
At 010, it is judged whether or not the range of C0-ZLINE has been checked, and if not checked, the process returns.

【0168】CO−ZLINEの範囲内を調べ終わった
と判断された場合、または処理4008で白ラインと判
断された場合には、処理4009でCONVWアドレス
レジスタのBフラグを”1”にしリターンする。これ
で、後続処理(図22の処理3013)で、CONVW
ラインメモリのデータを間引き(縮小対象)ラインとし
て扱われることになる。
If it is determined that the inspection within the range of CO-ZLINE has been completed, or if it is determined in step 4008 that the line is a white line, the B flag of the CONVW address register is set to "1" in step 4009 and the process returns. Now, in the subsequent process (process 3013 in FIG. 22), CONVW
The data in the line memory is treated as a thinned (reduction target) line.

【0169】図33は処理4007のフローである。処
理4101でCONVWラインメモリの先頭アドレス
を、レジスタXに設定する。処理4102で、ALU1
202のアキュムレータ(ACCA)に、レジスタXが
指すアドレスの内容をロードする。これは、内部データ
バス1800(図5)を通してRAM200からデータ
を1ワード(16ビット)読み出す処理である。
FIG. 33 is a flow chart of the process 4007. In process 4101, the start address of the CONVW line memory is set in the register X. In process 4102, ALU1
The content of the address pointed to by register X is loaded into the accumulator (ACCA) of 202. This is a process of reading one word (16 bits) of data from the RAM 200 through the internal data bus 1800 (FIG. 5).

【0170】処理4103で、そのデータが16ビット
全部が白画素の白データであるか、1ビットでも黒画素
を含む非白データであるかを判断する。非白データのと
きは処理4104で非白ワードカウンタ(レジスタ55
6)をインクリメントする。処理4106で1ラインの
チェックが終了したかどうかを判断し、未終了のときは
処理4105でレジスタXをインクリメントし処理41
02から処理を繰り返す。
In processing 4103, it is determined whether the data is white data in which all 16 bits are white pixels or non-white data including black pixels even with 1 bit. If it is non-white data, the non-white word counter (register 55
6) is incremented. In process 4106, it is determined whether or not the check for one line is completed. If it is not completed, the register X is incremented in process 4105 and the process 41
The process is repeated from 02.

【0171】1ラインのチェックが終了すると、処理4
107で、非白ワードカウンタの計数値が設定値N以下
かどうかを判定する。N以下であれば、処理4108で
白ラインであることを示すフラグをセットする。処理4
008(図32)では、このフラグをチェックする。
When the check of one line is completed, the process 4
At 107, it is determined whether the count value of the non-white word counter is less than or equal to the set value N. If N or less, a flag indicating a white line is set in process 4108. Process 4
In 008 (FIG. 32), this flag is checked.

【0172】なお、ここまでの説明から明かなように、
本圧縮伸長装置1は、画像変換だけを行なわせることも
できる。また、データを全く出力させずに伸長動作を行
なわせ、符号データのエラーチェック、あるいはライン
数やページ上下端白ライン数の検出を高速に行なうこと
も可能である。
As is clear from the above description,
The compression / expansion device 1 can also perform only image conversion. It is also possible to perform the decompression operation without outputting the data at all, and to check the code data for an error or to detect the number of lines and the number of white lines at the upper and lower ends of the page at high speed.

【0173】本圧縮伸長装置1の処理時間の実測値を図
34と図35に示す。図34は圧縮動作(符号化処理+
画像変換処理)の1ラインの処理時間を示し、図35は
伸長動作(復号化処理+画像変換処理)の1ラインの処
理時間を示している。
The measured values of the processing time of the compression / expansion device 1 are shown in FIGS. 34 and 35. FIG. 34 shows a compression operation (encoding process +
FIG. 35 shows the processing time for one line of the decompression operation (decoding processing + image conversion processing).

【0174】測定条件は、画像変換処理の変換率を10
0%として圧縮伸長装置内部の負荷が最大になる状態に
設定し、また1ラインの長さをB4サイズ相当の204
8画素とし、マシンサイクルを100nsec(10M
Hz)としている。測定値は、ファクシミリ標準符号化
方式のMH、MR、MMR、符号化データ量が画像デー
タ量を超えない前記MG3符号化方式、それに参照ライ
ンが全白、符号化ラインが1ビット交番の画像データH
(W1,B1)について示されている。
The measurement condition is that the conversion rate of the image conversion processing is 10
It is set to 0% and the load inside the compression / expansion device is set to the maximum, and the length of 1 line is set to 204 of B4 size.
8 pixels, machine cycle 100nsec (10M
Hz). The measured values are MH, MR, MMR of the standard facsimile encoding method, the MG3 encoding method in which the encoded data amount does not exceed the image data amount, and the reference line is all white and the encoding line is 1-bit alternating image data. H
It is shown for (W1, B1).

【0175】横軸の数字は1ワード(16ビット)内の
変化画素数を意味する。平均的な文書画像の場合、1ワ
ード内の変化画素数は0〜4程度の範囲である。したが
って、平均的文書画像に対しては、1ラインを100μ
sec程度で圧縮または伸長することができる。
The numbers on the horizontal axis mean the number of changed pixels in one word (16 bits). In the case of an average document image, the number of changed pixels in one word is in the range of 0-4. Therefore, for an average document image, one line is 100μ.
It can be compressed or expanded in about sec.

【0176】符号変換処理の処理時間は、圧縮処理時間
と伸長処理時間の合計時間以下である。つまり、B4サ
イズからB4サイズへのサイズ変換(画像変換)の時間
を含めても、平均的文書画像の符号変換処理を200μ
sec/1ライン程度の時間で高速に実行できる。
The processing time of the code conversion processing is not more than the total time of the compression processing time and the expansion processing time. That is, even if the time for the size conversion (image conversion) from the B4 size to the B4 size is included, the code conversion process of the average document image is 200 μm.
It can be executed at high speed in a time of about sec / line.

【0177】実際的には、B4サイズからA4サイズへ
の画像変換を行なうのが普通であるので、符号変換処理
時間はさらに高速である。また、ここでは10MHz
(マシンサイクル100nsec)として測定したが、
本圧縮伸長装置1は16MHzで動作させることも容易
であることが確認されているので、符号変換処理時間は
100μsec/ライン程度まで短縮でき、1ページを
2400ラインとすると、0.2〜0.3secの時間
で1ページの符号変換が可能である。よって、前述のよ
うに1台の圧縮伸長処理装置1で16回線分の符号化処
理を担うことができるわけである。
Practically, since the image conversion from B4 size to A4 size is usually performed, the code conversion processing time is much faster. In addition, here 10MHz
It was measured as (machine cycle 100 nsec),
Since it has been confirmed that the compression / expansion device 1 can be easily operated at 16 MHz, the code conversion processing time can be shortened to about 100 μsec / line, and if one page is 2400 lines, 0.2 to 0. It is possible to convert the code of one page in 3 seconds. Therefore, as described above, one compression / expansion processing device 1 can handle the encoding processing for 16 lines.

【0178】ここまで、ファクシミリメール装置の実施
例について説明したが、ファクシミリ手順以外の特定の
通信手順によって同様の画像符号データ送信処理を行な
う画像通信装置においても、本発明を適用できる。
Although the embodiment of the facsimile mail apparatus has been described so far, the present invention can be applied to an image communication apparatus which performs similar image code data transmission processing by a specific communication procedure other than the facsimile procedure.

【0179】[0179]

【発明の効果】以上の説明から明らかなように、本発明
は以下の効果を有するものである。
As is apparent from the above description, the present invention has the following effects.

【0180】1)高速の符号変換装置を用い、回線イン
ターフェイスのための回線対応の通信ユニットと符号変
換装置とを独立させ、1個の符号変換装置を、同時に通
信手順が実行される複数回線分の画像受信端末に対する
符号変換処理に共通に用いるため、高価な符号変換装置
の個数を減らし、画像通信装置の構成単純化とコスト削
減を達成できる。
1) A high-speed code conversion device is used, and a line-corresponding communication unit for a line interface and a code conversion device are made independent, and one code conversion device is used for a plurality of lines in which a communication procedure is simultaneously executed. Since it is commonly used for the code conversion processing for the image receiving terminal, it is possible to reduce the number of expensive code conversion apparatuses, simplify the configuration of the image communication apparatus, and achieve cost reduction.

【0181】2)N個の回線ユニットと1個の符号変換
装置を組み合わせた単位ユニットの追加のみによって、
N回線単位の回線増設を容易に、しかも最小のコストで
行なうことができる。
2) Only by adding a unit unit in which N line units and one code conversion device are combined,
It is possible to easily add a line in units of N lines at a minimum cost.

【0182】3)画像符号データの符号変換処理のため
の複数の処理ブロックと、この複数の処理ブロックの処
理実行に必要な複数のラインメモリと、外部の前記バス
とのインターフェイスのためのブロックと、前記ライン
メモリ及び前記各ブロックに対するデータ転送のための
内部バスと、前記各ブロックを制御するブロックとを具
備する改良された符号変換装置を用いることによって、
1個の符号変換装置で多数回線分の符号変換処理を担わ
せ、画像通信装置のコストの相当大きな割合をしめる符
号変換装置のコストを大幅に削減することができるた
め、収容回線数が多い画像通信装置も安価に提供可能と
なる。
3) A plurality of processing blocks for code conversion processing of image code data, a plurality of line memories necessary for executing the processing of the plurality of processing blocks, and a block for interfacing with the external bus. By using an improved transcoding device comprising an internal bus for data transfer to the line memory and each block, and a block controlling each block,
Since a single code conversion device is responsible for code conversion processing for a large number of lines, and the cost of the code conversion device, which makes up a considerable proportion of the cost of the image communication device, can be significantly reduced, an image with a large number of accommodated lines can be obtained. The communication device can also be provided at low cost.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のファクシミリメール装置の概略ブロッ
ク図
FIG. 1 is a schematic block diagram of a facsimile mail apparatus according to the present invention.

【図2】本発明のファクシミリメール装置の回線増設例
を示す概略ブロック図
FIG. 2 is a schematic block diagram showing a line extension example of the facsimile mail device of the present invention.

【図3】(a)1回線分の処理を示す概略フローチャー
ト (b)符号変換の制御を示す概略フローチャート
FIG. 3A is a schematic flowchart showing processing for one line. FIG. 3B is a schematic flowchart showing control of code conversion.

【図4】本発明のファクシミリメール装置の通信シーケ
ンス例を示す図
FIG. 4 is a diagram showing an example of a communication sequence of the facsimile mail apparatus of the present invention.

【図5】圧縮伸長装置のブロック図FIG. 5 is a block diagram of a compression / decompression device.

【図6】圧縮伸長装置内の符号器のブロック図FIG. 6 is a block diagram of an encoder in the compression / decompression device.

【図7】圧縮伸長装置内の復号器のブロック図FIG. 7 is a block diagram of a decoder in the compression / decompression device.

【図8】圧縮伸長装置内の画像変換部のブロック図FIG. 8 is a block diagram of an image conversion unit in the compression / decompression device.

【図9】圧縮伸長装置内の算術論理演算部と周辺のブロ
ック図
FIG. 9 is a block diagram of an arithmetic logic operation unit in the compression / expansion device and its peripherals.

【図10】圧縮伸長装置内のマイクロプログラム制御部
とシステムバス制御部のブロック図
FIG. 10 is a block diagram of a micro program control unit and a system bus control unit in the compression / decompression device.

【図11】圧縮伸長装置の内部RAMの使用方法の説明
FIG. 11 is an explanatory diagram of how to use the internal RAM of the compression / decompression device.

【図12】圧縮伸長装置内のイメージバス制御部のブロ
ック図
FIG. 12 is a block diagram of an image bus control unit in the compression / decompression device.

【図13】符号化コマンド処理のためのラインメモリ、
アドレスカウンタ及びアドレスレジスタの説明図
FIG. 13 is a line memory for processing encoded commands,
Illustration of address counter and address register

【図14】復号化コマンド処理のためのラインメモリ、
アドレスカウンタ及びアドレスレジスタの説明図
FIG. 14 is a line memory for decoding command processing,
Illustration of address counter and address register

【図15】符号変換処理のためのラインメモリ、アドレ
スカウンタ及びアドレスレジスタの説明図
FIG. 15 is an explanatory diagram of a line memory, an address counter, and an address register for code conversion processing.

【図16】アドレスレジスタの構成図FIG. 16 is a block diagram of an address register

【図17】ラインメモリ間のデータ受け渡しを実行する
前の状態を示す図
FIG. 17 is a diagram showing a state before data is transferred between line memories.

【図18】アドレスレジスタの内容交換によりラインメ
モリ間のデータを受け渡した後の状態を示す図
FIG. 18 is a diagram showing a state after data is transferred between line memories by exchanging contents of address registers.

【図19】圧縮動作のフローチャートFIG. 19 is a flowchart of compression operation.

【図20】画像データ入力のフローチャートFIG. 20 is a flowchart for inputting image data.

【図21】圧縮動作時のラインメモリの使われ方とデー
タフローを示す図
FIG. 21 is a diagram showing how the line memory is used and data flow during compression operation.

【図22】伸長動作のフローチャートFIG. 22 is a flowchart of a decompression operation.

【図23】1ライン復号化のフローチャートFIG. 23 is a flowchart of 1-line decoding.

【図24】ラインバッファ制御のフローチャートFIG. 24 is a flowchart of line buffer control.

【図25】イメージ出力のフローチャートFIG. 25 is a flowchart of image output.

【図26】伸長動作時のラインメモリの使われ方とデー
タフローを示す図
FIG. 26 is a diagram showing how the line memory is used and the data flow during a decompression operation.

【図27】符号変換動作のフローチャートFIG. 27 is a flowchart of a code conversion operation.

【図28】符号変換動作時のラインメモリの使われ方と
データフローを示す図
FIG. 28 is a diagram showing usage and data flow of a line memory during code conversion operation.

【図29】副走査方向の画像変換のためのパラメータの
説明図
FIG. 29 is an explanatory diagram of parameters for image conversion in the sub-scanning direction.

【図30】(a)副走査方向縮小のための間引きライン
の決定方法の説明図 (b)副走査方向拡大のためのコピーラインの決定方法
の説明図
30A is an explanatory diagram of a thinning line determination method for reducing in the sub-scanning direction, and FIG. 30B is an explanatory diagram of a copy line determination method for expanding in the sub-scanning direction.

【図31】改良アルゴリズムによる間引きラインの決定
方法の説明図
FIG. 31 is an explanatory diagram of a thinning line determination method using an improved algorithm.

【図32】副走査縮小のフローチャートFIG. 32 is a flowchart of sub-scanning reduction.

【図33】CONVWラインメモリのデータチェックの
フローチャート
FIG. 33 is a flowchart for checking data in the CONVW line memory.

【図34】圧縮伸長装置の各符号化形式と圧縮動作時の
1ライン処理時間との関係を示す関係図
FIG. 34 is a relationship diagram showing the relationship between each encoding format of the compression / expansion device and one-line processing time during compression operation.

【図35】圧縮伸長装置の各符号化形式と伸長動作時の
1ライン処理時間との関係を示す関係図
FIG. 35 is a relationship diagram showing the relationship between each encoding format of the compression / expansion device and the one-line processing time during expansion operation.

【図36】従来のファクシミリメール装置の概略ブロッ
ク図
FIG. 36 is a schematic block diagram of a conventional facsimile mail device.

【図37】従来のファクシミリメール装置の通信シーケ
ンス例を示す図
FIG. 37 is a diagram showing an example of a communication sequence of a conventional facsimile mail device.

【符号の説明】[Explanation of symbols]

1 圧縮伸長装置 10 システムバス 16 メモリ 30 制御部 31 ISDNインターフェイス回路 32 回線増設単位ユニット 34 通信ユニット 35 モデム 36 NCU 100 イメージバス制御部 200 内部RAM 216 ラインメモリ 300 内部バスDMA制御部 400 システムバス制御部 500 ワーキングレジスタ 600 変化画素検出部 700 変化画素検出部 800 変化画素検出部 1200 算術論理演算部 1300 復号器 1400 画像変換部 1500 符号器 1600 マイクロプログラム制御部 1700 DMA制御バス 1800 内部データバス 1900 内部データバス 1 Compression / Expansion Device 10 System Bus 16 Memory 30 Control Unit 31 ISDN Interface Circuit 32 Line Expansion Unit Unit 34 Communication Unit 35 Modem 36 NCU 100 Image Bus Control Unit 200 Internal RAM 216 Line Memory 300 Internal Bus DMA Control Unit 400 System Bus Control Unit 500 Working Register 600 Changed Pixel Detection Unit 700 Changed Pixel Detection Unit 800 Changed Pixel Detection Unit 1200 Arithmetic Logic Operation Unit 1300 Decoder 1400 Image Conversion Unit 1500 Encoder 1600 Micro Program Control Unit 1700 DMA Control Bus 1800 Internal Data Bus 1900 Internal Data Bus

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 複数の回線を用い、同時に複数の画像受
信端末に対し画像符号データを送信するための通信手順
を実行し、通信手順中に各画像受信端末の受信能力に応
じた画像符号データの符号変換処理を実行する画像通信
装置であって、回線インターフェイスのための回線対応
の複数の通信ユニットと、複数回線分の画像受信端末に
対する符号変換処理に共通に用いられる符号変換装置
と、複数の画像受信端末に対する発呼及び通信手順の制
御並びに前記符号変換装置による符号変換処理の制御を
行なう制御部と、前記符号変換装置による符号変換処理
の前後の画像符号データを一時的に記憶するためのメモ
リとをバス接続してなる画像通信装置。
1. A communication procedure for transmitting image code data to a plurality of image receiving terminals at the same time using a plurality of lines, and image code data according to the receiving capability of each image receiving terminal during the communication procedure. An image communication apparatus for executing code conversion processing of a plurality of lines, a plurality of line-corresponding communication units for a line interface, a code conversion apparatus commonly used for code conversion processing for image receiving terminals for a plurality of lines, For temporarily storing the image code data before and after the code conversion process by the code conversion device, and a control unit for controlling the call procedure and the communication procedure for the image reception terminal and the code conversion process by the code conversion device. Image communication device that is connected to the memory of the bus.
【請求項2】 N個の通信ユニットと1個の符号変換装
置との組み合わせが回線増設の単位ユニットを構成する
ことを特徴とする請求項1記載の画像通信装置。
2. The image communication device according to claim 1, wherein a combination of N communication units and one code conversion device constitutes a unit unit for line extension.
【請求項3】 複数の回線を用い、同時に複数の画像受
信端末に対し画像符号データを送信するための通信手順
を実行し、通信手順中に各画像受信端末の受信能力に応
じた画像符号データの符号変換処理を実行する画像通信
装置であって、回線インターフェイスのための回線対応
の複数の通信ユニットと、複数回線分の画像受信端末に
対する符号変換処理に共通に用いられる符号変換装置
と、複数の画像受信端末に対する発呼及び通信手順の制
御並びに前記符号変換装置による符号変換処理の制御を
行なう制御部と、前記符号変換装置による符号変換処理
の前後の画像符号データを一時的に記憶するためのメモ
リとをバスで接続してなり、前記符号変換装置は、画像
符号データの符号変換処理のための複数の処理ブロック
と、この複数の処理ブロックの処理実行に必要な複数の
ラインメモリと、外部の前記バスとのインターフェイス
のためのブロックと、前記ラインメモリ及び前記各ブロ
ックに対するデータ転送のための内部バスと、前記各ブ
ロックを制御するブロックとを具備する画像通信装置。
3. A communication procedure for transmitting image code data to a plurality of image receiving terminals at the same time using a plurality of lines, and image code data according to the receiving capability of each image receiving terminal during the communication procedure. An image communication apparatus for executing code conversion processing of a plurality of lines, a plurality of line-corresponding communication units for a line interface, a code conversion apparatus commonly used for code conversion processing for image receiving terminals for a plurality of lines, For temporarily storing the image code data before and after the code conversion process by the code conversion device, and a control unit for controlling the call procedure and the communication procedure for the image reception terminal and the code conversion process by the code conversion device. And a plurality of processing blocks for performing code conversion processing of image code data, and the plurality of processing blocks. A plurality of line memories necessary for executing lock processing, a block for interfacing with the external bus, an internal bus for transferring data to the line memory and each block, and a block for controlling each block An image communication apparatus comprising:
JP4102622A 1992-01-09 1992-04-22 Picture communications equipment Pending JPH06291991A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP4102622A JPH06291991A (en) 1992-04-22 1992-04-22 Picture communications equipment
US08/002,471 US5574834A (en) 1992-01-09 1993-01-08 Image communication system for following a communication procedure to simultaneously transmit image code data
US08/680,645 US5787239A (en) 1992-01-09 1996-07-17 Image processing/communication system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
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Family

ID=14332350

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WO2005086470A1 (en) * 2004-03-03 2005-09-15 Canon Kabushiki Kaisha Image processing apparatus, method and program

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