JPH06291659A - A/d converter - Google Patents

A/d converter

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Publication number
JPH06291659A
JPH06291659A JP8043893A JP8043893A JPH06291659A JP H06291659 A JPH06291659 A JP H06291659A JP 8043893 A JP8043893 A JP 8043893A JP 8043893 A JP8043893 A JP 8043893A JP H06291659 A JPH06291659 A JP H06291659A
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JP
Japan
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circuit
converter
output
emphasis
signal
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Withdrawn
Application number
JP8043893A
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Japanese (ja)
Inventor
Toshiharu Kobayashi
稔治 小林
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

PURPOSE:To perform A/D conversion with substantially high precision by using an A/D converter which has low precision. CONSTITUTION:A de-emphasis circuit 1 de-emphasizes the high frequency characteristics of an analog signal and a delay circuit 1 delays the signal. Then a difference circuit 3 calculates the difference between the output of the de- emphasis circuit 1 and the output of a delay circuit 2 and the A/D converter 4 performs A/D conversion. Then the A/D-converted signal is integrated by a digital integration circuit 5 and a digital emphasis circuit 6 which has characteristics reverse to those of the de-emphasis circuit 1 emphasizes its high frequency characteristics.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、例えばビデオ信号やオ
ーディオ信号などのアナログ信号をディジタル信号に変
換する場合に用いて好適なA/D変換器に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter suitable for use in converting an analog signal such as a video signal or an audio signal into a digital signal.

【0002】[0002]

【従来の技術】従来、アナログ信号としての、例えばビ
デオ信号を、ディジタル信号に変換するA/D変換器に
おいては、いわゆるフラッシュ型のものが一般的に知ら
れている(用いられている)。例えば、8ビット精度の
フラッシュ型のA/D変換器は、256(=28)のコ
ンパレータを有し、入力されたアナログ信号をサンプル
ホールドして、256の異なる閾値S0乃至S255と比較
する。そして、サンプルホールドされたレベルが、閾値
i乃至Si+1(i=0,1,・・・,255、但し、閾
値S256は、例えば無限大とする)の範囲のレベルであ
る場合、それを、例えばレベルiの8ビットのディジタ
ル信号に変換して出力するようになされている。
2. Description of the Related Art Conventionally, a so-called flash type is generally known (used) as an A / D converter for converting a video signal as an analog signal into a digital signal. For example, an 8-bit precision flash A / D converter has 256 (= 2 8 ) comparators, samples and holds an input analog signal, and compares it with 256 different thresholds S 0 to S 255. To do. The sampled and held level, the threshold value S i to S i + 1 (i = 0,1 , ···, 255, however, the threshold S 256 is, for example, infinity) when a level in the range of , And is converted into an 8-bit digital signal of level i, for example, and output.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、このフ
ラッシュ型のA/D変換器においては、ビット精度を増
加させると、必要となるコンパレータが多くなり、回路
規模が大型化する課題があった。このため、フラッシュ
型のA/Dコンバータのビット精度としては、実用性を
考えると、たかだか8ビット精度程度が限界であった。
However, in this flash type A / D converter, when the bit precision is increased, the number of required comparators is increased and the circuit scale is increased. Therefore, considering the practicality, the bit precision of the flash A / D converter is limited to at most 8 bit precision.

【0004】そこで、より高精度なA/D変換器を実現
する方法として、A/D変換処理を複数回繰り返す方法
があるが、この方法では、回路構成が複雑になる課題が
あった。
Therefore, as a method of realizing a more accurate A / D converter, there is a method of repeating the A / D conversion processing a plurality of times, but this method has a problem that the circuit configuration becomes complicated.

【0005】さらに、高精度なA/D変換器を実現する
方法としては、例えば特開平3−114378に記載さ
れているように、入力アナログ信号としての画素信号ど
うしの差分をA/D変換する方法がある。
Further, as a method for realizing a highly accurate A / D converter, for example, as described in Japanese Patent Laid-Open No. 3-114378, the difference between pixel signals as input analog signals is A / D converted. There is a way.

【0006】即ち、近接する画素信号のレベルの変化
が、通常緩やかであることを利用して、近接する画素信
号どうしの差分をとり、A/D変換する信号のダイナミ
ックレンジを小さくしてから、その差分をA/D変換
し、実質的にビット精度を向上させる方法がある。
That is, by taking advantage of the fact that the level change of adjacent pixel signals is usually gentle, the difference between adjacent pixel signals is calculated to reduce the dynamic range of the signal to be A / D converted. There is a method of A / D converting the difference to substantially improve the bit precision.

【0007】しかしながら、この方法では、近接する画
素信号のレベルが激しく変化する場合、即ち画像が高域
成分を多く含む場合、その差分をとっても、ダイナミッ
クレンジがほとんど小さくならず(もしくは変わら
ず)、正確にA/D変換することができない課題があっ
た。
However, in this method, when the levels of adjacent pixel signals change drastically, that is, when the image contains many high frequency components, even if the difference is taken, the dynamic range is hardly reduced (or remains unchanged), There was a problem that A / D conversion could not be performed accurately.

【0008】本発明は、このような状況に鑑みてなされ
たものであり、回路を複雑化および大型化することな
く、高精度且つ正確なA/D変換を行うことができるよ
うにするものである。
The present invention has been made in view of the above circumstances, and is intended to enable highly accurate and accurate A / D conversion without making the circuit complicated and large. is there.

【0009】[0009]

【課題を解決するための手段】請求項1に記載のA/D
変換器は、入力されたアナログ信号をディジタル信号に
変換するA/D変換器において、アナログ信号の高域の
周波数特性をディエンファシスし、そのうちの、時間的
に近接しているものどうしの差分をA/D変換してディ
ジタル信号に変換し、ディジタル信号を積分して、その
高域の周波数特性をエンファシスすることを特徴とす
る。
A / D according to claim 1
The converter is an A / D converter that converts an input analog signal into a digital signal, de-emphasizes the high frequency characteristics of the analog signal, and calculates the difference between those that are temporally close to each other. It is characterized in that it is A / D-converted to be converted into a digital signal, the digital signal is integrated, and the frequency characteristic in the high frequency band is emphasized.

【0010】請求項2に記載のA/D変換器は、入力さ
れたアナログ信号の高域の周波数特性をディエンファシ
スするディエンファシス手段としてのディエンファシス
回路1と、ディエンファシス回路1の出力を1クロック
分だけ遅延する遅延手段としてのディレイ回路2と、デ
ィエンファシス回路1の出力と、ディレイ回路2の出力
との差分を算出する差分算出手段としての差分回路3
と、差分回路3の出力をA/D変換するA/D変換手段
としてのA/Dコンバータ4と、A/Dコンバータ4の
出力を1クロック分だけ遅延し、その遅延出力と、A/
Dコンバータ4の出力を加算することにより、A/Dコ
ンバータ4の出力を積分する積分手段としてのディジタ
ル積分回路5と、ディジタル積分回路5の出力の高域の
周波数特性をエンファシスする、ディエンファシス回路
1のディエンファシス特性と逆の特性を有するエンファ
シス手段としてのディジタルエンファシス回路6とを備
えることを特徴とする。
An A / D converter according to a second aspect of the present invention provides a de-emphasis circuit 1 as a de-emphasis means for de-emphasising the high frequency characteristics of an input analog signal, and an output of the de-emphasis circuit 1. A delay circuit 2 as a delay means for delaying by a clock, a difference circuit 3 as a difference calculation means for calculating a difference between the output of the de-emphasis circuit 1 and the output of the delay circuit 2.
And an A / D converter 4 as A / D conversion means for A / D converting the output of the difference circuit 3 and the output of the A / D converter 4 delayed by one clock, and the delayed output and A / D
A digital integrator circuit 5 as an integrator that integrates the output of the A / D converter 4 by adding the output of the D converter 4, and a de-emphasis circuit that emphasizes the high frequency characteristics of the output of the digital integrator circuit 5. The digital emphasis circuit 6 as an emphasis means having a characteristic opposite to the de-emphasis characteristic of No. 1 is provided.

【0011】[0011]

【作用】本発明のA/D変換器においては、アナログ信
号の高域の周波数特性をディエンファシスし、そのうち
の、時間的に近接しているものどうしの差分をA/D変
換する。そして、A/D変換した信号を積分してから、
その高域の周波数特性をエンファシスする。従って、ア
ナログ信号の時間的に近接しているものどうしの差分の
ダイナミックレンジが、ディエンファシスした分だけ小
さくなるので、実質的に高精度なA/D変換を行うこと
ができる。
In the A / D converter of the present invention, the high frequency characteristics of the analog signal are de-emphasized, and the difference between the temporally adjacent ones is A / D converted. Then, after integrating the A / D converted signal,
Emphasis the frequency characteristics of the high frequency range. Therefore, the dynamic range of the difference between analog signals that are temporally close to each other is reduced by the amount of de-emphasis, so that substantially accurate A / D conversion can be performed.

【0012】[0012]

【実施例】図1は、本発明のA/D変換器の一実施例の
構成を示すブロック図である。ディエンファシス回路1
は、例えば図2に示すように、抵抗R1の一端に、コン
デンサCと抵抗R2が直列に接続された直列回路の一端
を接続し、その直列回路の他端、即ち抵抗R2の、コン
デンサCと接続されていない方の一端を接地して、抵抗
1の他端を入力端子、抵抗R1とコンデンサCの接続点
を出力端子とした、伝達関数H1(s)(sはラプラス
変数)が、式 H1(s)=(1+Ts)/(1+8Ts) ・・・(1) 但し、T=CR2=C(R1+R2)/8 で示されるローパスフィルタとして構成され、入力され
たアナログ信号の高域の周波数特性(f特)をディエン
ファシスする(高域のf特を落とす)。
1 is a block diagram showing the configuration of an embodiment of an A / D converter according to the present invention. De-emphasis circuit 1
For example, as shown in FIG. 2, one end of a resistor R 1 is connected to one end of a series circuit in which a capacitor C and a resistor R 2 are connected in series, and the other end of the series circuit, that is, a resistor R 2 , The transfer function H1 (s) (s is Laplace) where one end not connected to the capacitor C is grounded, the other end of the resistor R 1 is an input terminal, and the connection point between the resistor R 1 and the capacitor C is an output terminal. Variable) is configured as a low-pass filter represented by the formula H1 (s) = (1 + Ts) / (1 + 8Ts) (1) where T = CR 2 = C (R 1 + R 2 ) / 8, and is input. De-emphasis the high frequency characteristics (f characteristic) of the analog signal (remove the high frequency characteristic).

【0013】ディレイ回路2は、例えばいわゆるサンプ
ルホールド回路で、A/Dコンバータ4の1サンプリン
グクロック分だけ、ディエンファシス回路1で高域のf
特の落とされたアナログ信号を遅延する。なお、ディレ
イ回路2は、例えば複数のコイルを直列に接続するとと
もに、コイルどうしの接続点に、一端を接地したコンデ
ンサを接続した、いわゆるLC回路として構成するよう
にしても良い。
The delay circuit 2 is, for example, a so-called sample and hold circuit, which is equivalent to one sampling clock of the A / D converter 4 and has a high frequency f in the de-emphasis circuit 1.
Delays special dropped analog signals. The delay circuit 2 may be configured as a so-called LC circuit in which, for example, a plurality of coils are connected in series and a capacitor whose one end is grounded is connected to the connection point between the coils.

【0014】差分回路3は、ディレイ回路2で1サンプ
リングクロック分だけ遅延されたアナログ信号と、ディ
エンファシス回路1の出力との差分を算出する。A/D
コンバータ4は、差分回路3の出力を、所定のビット数
Nのディジタル信号にA/D変換する。
The difference circuit 3 calculates the difference between the analog signal delayed by one sampling clock in the delay circuit 2 and the output of the de-emphasis circuit 1. A / D
The converter 4 A / D converts the output of the difference circuit 3 into a digital signal having a predetermined number of bits N.

【0015】ディジタル積分回路5は、例えば図3に示
すように、入力信号(ディジタル信号)とアンプ13の
出力とを加算する演算器11、演算器11の出力を1サ
ンプルクロック分だけ遅延する遅延器12、および遅延
器12の出力をK倍に増幅するアンプ13から構成さ
れ、入力されたディジタル信号を積分する。ディジタル
エンファシス回路6は、例えば図4に示すように、入力
信号(ディジタル信号)とアンプ25の出力とを加算す
る演算器21、入力信号とアンプ23の出力との差分を
算出する演算器22、演算器21の出力を所定数倍(図
4においては、7/8倍)に増幅するアンプ23、演算
器21の出力を1サンプルクロック分だけ遅延する遅延
器24、および遅延器24の出力をC倍に増幅するアン
プ25から構成されるディジタルフィルタで、ディエン
ファシス回路1のディエンファシス特性と逆の特性を有
し、入力されたディジタル信号の高域の周波数特性をエ
ンファシスする。
As shown in FIG. 3, for example, the digital integrator circuit 5 includes a calculator 11 for adding an input signal (digital signal) and an output of the amplifier 13, and a delay for delaying the output of the calculator 11 by one sample clock. And an amplifier 13 that amplifies the output of the delay unit 12 by K times, and integrates the input digital signal. The digital emphasis circuit 6 includes, for example, as shown in FIG. 4, an arithmetic unit 21 that adds an input signal (digital signal) and an output of the amplifier 25, an arithmetic unit 22 that calculates a difference between the input signal and the output of the amplifier 23, An amplifier 23 that amplifies the output of the arithmetic unit 21 by a predetermined number (7/8 times in FIG. 4), a delay unit 24 that delays the output of the arithmetic unit 21 by one sample clock, and an output of the delay unit 24 This digital filter is composed of an amplifier 25 that amplifies by a factor of C, has a characteristic opposite to the de-emphasis characteristic of the de-emphasis circuit 1, and emphasizes the high frequency characteristic of the input digital signal.

【0016】以上のように構成されるA/D変換器で
は、ディエンファシス回路1に、アナログ信号が入力さ
れると、そこで、式(1)に示す伝達関数H1(s)に
基づいて、アナログ信号の高域のf特が低下される。
In the A / D converter configured as described above, when an analog signal is input to the de-emphasis circuit 1, the analog signal is input based on the transfer function H1 (s) shown in the equation (1). The high frequency characteristic of the signal is reduced.

【0017】即ち、この場合、アナログ信号の高域成分
(激しく変化する信号成分)のダイナミックレンジが、
1/8倍される。
That is, in this case, the dynamic range of the high frequency component (the signal component that changes drastically) of the analog signal is
It is multiplied by 1/8.

【0018】ここで、ディエンファシス回路1に、図5
(a)に示すステップ関数を入力したときのステップ応
答の例を図5(b)に示す。
Here, in the de-emphasis circuit 1, as shown in FIG.
FIG. 5B shows an example of the step response when the step function shown in FIG.

【0019】ディエンファシス回路1で高域のf特が低
下されたアナログ信号は、ディレイ回路2および差分回
路3に出力される。ディレイ回路2においては、入力さ
れたアナログ信号を、A/Dコンバータ4の1サンプリ
ングクロック分だけ遅延し、差分回路3に出力する。差
分回路3では、ディレイ回路2で1サンプリングクロッ
ク分だけ遅延されたアナログ信号と、ディエンファシス
回路2からのアナログ信号との差分がとられる。
The analog signal whose high frequency f characteristic is reduced by the de-emphasis circuit 1 is output to the delay circuit 2 and the difference circuit 3. In the delay circuit 2, the input analog signal is delayed by one sampling clock of the A / D converter 4 and output to the difference circuit 3. The difference circuit 3 takes the difference between the analog signal delayed by one sampling clock in the delay circuit 2 and the analog signal from the de-emphasis circuit 2.

【0020】ここで、1サンプリングクロック分だけ遅
延されたアナログ信号と、元のアナログ信号との差分が
とられることにより、アナログ信号の時間的変化の緩や
かな部分、即ちアナログ信号の低域成分は、ほぼ0に近
い値となり、従ってアナログ信号の低域成分のダイナミ
ックレンジは、かなり小さくされる(少なくとも、上述
した高域成分の場合より小さくされる)。
Here, by taking the difference between the analog signal delayed by one sampling clock and the original analog signal, the part of the analog signal with a gradual temporal change, that is, the low-frequency component of the analog signal, , Close to 0, and therefore the dynamic range of the low frequency component of the analog signal is considerably reduced (at least smaller than that of the high frequency component described above).

【0021】差分回路2より出力された差分信号(ディ
レイ回路2で1サンプリングクロック分だけ遅延された
アナログ信号と、ディエンファシス回路2からのアナロ
グ信号との差分)は、A/Dコンバータ4に入力され、
所定のビット精度(ビット数)のディジタル信号にA/
D変換される。
The difference signal output from the difference circuit 2 (the difference between the analog signal delayed by one sampling clock in the delay circuit 2 and the analog signal from the de-emphasis circuit 2) is input to the A / D converter 4. Is
A / to a digital signal with a predetermined bit precision (number of bits)
D converted.

【0022】ここで、A/Dコンバータ4に入力された
差分信号は、入力されたアナログ信号の高域成分(激し
く変化する信号成分)のダイナミックレンジが、1/8
倍され、さらにその低域成分(緩やかに変化する信号成
分)のダイナミックレンジが、上述したようにかなり小
さくされた信号である。
Here, in the differential signal input to the A / D converter 4, the dynamic range of the high frequency component (signal component that changes drastically) of the input analog signal is 1/8.
This is a signal that has been doubled and whose dynamic range of the low-frequency component (a signal component that changes gently) has been considerably reduced as described above.

【0023】従って、この差分信号のダイナミックレン
ジは、入力されたアナログ信号のダイナミックレンジの
1/8(=2-3)倍にはなされており、よって3ビット
分は減少していることになる。
Therefore, the dynamic range of the differential signal is 1/8 (= 2 -3 ) times the dynamic range of the input analog signal, and therefore, it is reduced by 3 bits. .

【0024】以上から、この場合、A/Dコンバータ4
においては、差分回路3における差分処理によるA/D
コンバータ4の1ビットの分解能劣化を考慮すると、A
/Dコンバータ4のビット精度Nより2ビット多い(N
+2)ビット精度でのA/D変換処理が、実質的に行わ
れることになる。
From the above, in this case, the A / D converter 4
In the A / D by the difference processing in the difference circuit 3.
Considering the 1-bit resolution deterioration of the converter 4, A
2 bits more than the bit precision N of the / D converter 4 (N
+2) A / D conversion processing with bit precision is substantially performed.

【0025】即ち、低ビット精度のA/Dコンバータ
で、高ビット精度のA/Dコンバータと等価なA/D変
換処理が可能となることになる。
That is, the low bit precision A / D converter can perform the A / D conversion processing equivalent to that of the high bit precision A / D converter.

【0026】A/Dコンバータ4からのディジタル信号
は、ディジタル積分回路5に入力される。ディジタル積
分回路5では、図3に示すように、遅延器12で1サン
プルクロック分だけ遅延され、アンプ13でK(本実施
例においては、K=1)倍されたディジタル信号と、A
/Dコンバータ4からのディジタル信号との加算値が演
算器11によって演算され、即ちA/Dコンバータ4か
らのディジタル信号が、式 H2(z)=1/(1+Kz-1) =1/(1+z-1) ・・・(2) で示される伝達関数H2(z)に基づいて積分されて出
力される。
The digital signal from the A / D converter 4 is input to the digital integration circuit 5. In the digital integrator circuit 5, as shown in FIG. 3, the digital signal delayed by one sample clock by the delay unit 12 and multiplied by K (K = 1 in this embodiment) by the amplifier 13 and A
The addition value with the digital signal from the / D converter 4 is calculated by the calculator 11, that is, the digital signal from the A / D converter 4 is expressed by the formula H2 (z) = 1 / (1 + Kz −1 ) = 1 / (1 + z −1 ) ... (2) is integrated based on the transfer function H2 (z) and output.

【0027】従って、ディジタル積分回路5からは、差
分回路2で差分がとられる前のアナログ信号、即ちディ
エンファシス回路1から出力されたアナログ信号に対応
するディジタル信号が出力されることになる。
Therefore, the digital integrating circuit 5 outputs an analog signal before the difference is taken by the difference circuit 2, that is, a digital signal corresponding to the analog signal output from the de-emphasis circuit 1.

【0028】ディジタル積分回路5からのディジタル信
号は、ディジタルエンファシス回路6に入力される。デ
ィジタルエンファシス回路6では、図4に示すように、
遅延器24で1サンプリングクロック分だけ遅延され、
アンプ25でC倍されたディジタル信号と、ディジタル
積分回路5からのディジタル信号との加算値が演算器2
1によって演算される。そして、演算器21の出力は、
アンプ23および遅延器24に入力され、アンプ23で
7/8倍された後、演算器22によって、ディジタル積
分回路5からのディジタル信号から減算されて出力され
る。
The digital signal from the digital integration circuit 5 is input to the digital emphasis circuit 6. In the digital emphasis circuit 6, as shown in FIG.
Delayed by one sampling clock with the delay unit 24,
The added value of the digital signal multiplied by C in the amplifier 25 and the digital signal from the digital integration circuit 5 is calculated by the calculator 2
Calculated by 1. The output of the calculator 21 is
It is input to the amplifier 23 and the delay device 24, multiplied by 7/8 in the amplifier 23, and then subtracted from the digital signal from the digital integration circuit 5 by the arithmetic unit 22 and output.

【0029】即ち、ディジタルエンファシス回路6で
は、式 H3(z)=(1/8)(1+8Cz-1)/(1+Cz-1) ・・・(3) 但し、C=T(=CR2=C(R1+R2)/8) で示される伝達関数H3(z)に基づいて、ディジタル
積分回路5からのディジタル信号の高域の周波数特性が
エンファシスされる。
That is, in the digital emphasis circuit 6, the equation H3 (z) = (1/8) (1 + 8Cz -1 ) / (1 + Cz -1 ) (3) where C = T (= CR 2 = C Based on the transfer function H3 (z) represented by (R 1 + R 2 ) / 8), the high frequency characteristics of the digital signal from the digital integration circuit 5 are emphasized.

【0030】つまり、ディジタルエンファシス回路6に
おいては、ディエンファシス回路1の伝達関数H1
(s)の逆関数(但し、本実施例においては、ゲインは
異なるが)としての伝達関数H3(z)に基づいて、デ
ィジタル積分回路5からのディジタル信号の高域の周波
数特性がエンファシスされ、これにより、ディエンファ
シス回路1で低下された高域のf特が補償されて出力さ
れることになる。
That is, in the digital emphasis circuit 6, the transfer function H1 of the de-emphasis circuit 1
Based on the transfer function H3 (z) as an inverse function of (s) (however, in the present embodiment, the gain is different), the high frequency characteristic of the digital signal from the digital integrator circuit 5 is emphasized, As a result, the high frequency f characteristics reduced by the de-emphasis circuit 1 are compensated and output.

【0031】ここで、ディジタルエンファシス回路6
に、図6(a)に示すステップ関数を入力したときのス
テップ応答の例を図6(b)に示す。
Here, the digital emphasis circuit 6
6B shows an example of the step response when the step function shown in FIG. 6A is input.

【0032】以上のように、入力されたアナログ信号の
低域のダイナミックレンジだけでなく、高域のダイナミ
ックレンジも低下させるようにしたので、A/Dコンバ
ータ4が低精度のものであっても、高精度且つ正確なA
/D変換処理が可能となる。
As described above, since not only the low-range dynamic range of the input analog signal but also the high-range dynamic range is reduced, even if the A / D converter 4 has low accuracy. , High precision and accurate A
/ D conversion processing becomes possible.

【0033】但し、ディジタルエンファシス回路6での
エンファシスにより、ディジタル信号の高域の分解能は
幾分低下する。しかしながら、このA/D変換器を、例
えばビデオ信号やオーディオ信号をA/D変換するのに
適用する場合、人間の視覚または聴覚は、ビデオ信号ま
たはオーディオ信号の高域成分に対する分解能が、それ
ぞれさほど高くはないので、エンファシスによる信号の
高域の分解能の低下は、実用的に問題がない。従って、
このA/D変換器は、コストパフォーマンスの優れた、
いわば周波数適応分解型A/D変換器ということができ
る。
However, due to the emphasis in the digital emphasis circuit 6, the high frequency resolution of the digital signal is somewhat lowered. However, when this A / D converter is applied to A / D conversion of, for example, a video signal or an audio signal, human vision or hearing has a high resolution for a high frequency component of the video signal or the audio signal, respectively. Since it is not high, the deterioration of the high frequency resolution of the signal due to emphasis is practically no problem. Therefore,
This A / D converter has excellent cost performance,
It can be said that it is a frequency adaptive decomposition type A / D converter.

【0034】また、A/Dコンバータ4が高精度のもの
であれば、さらに高精度なA/D変換処理が可能とな
る。
Further, if the A / D converter 4 has a high precision, the A / D conversion process with higher precision can be performed.

【0035】さらに、A/Dコンバータ4として低精度
のものを用いるようにすることにより、装置の低コスト
化を図ることができる。また、回路の構成が簡単である
から、回路を小型に構成でき、さらに処理の高速化を容
易に図ることができる。
Further, by using a low precision A / D converter 4, the cost of the device can be reduced. Further, since the circuit configuration is simple, the circuit can be downsized and the processing speed can be increased easily.

【0036】なお、本実施例で示したように、ディエン
ファシス回路1をアナログ(ローパス)フィルタで構成
するとともに、ディジタルエンファシス回路6をディジ
タルフィルタで構成する場合、ディエンファシス回路1
のエンファシス特性(本実施例においては、式(1)で
示される伝達関数H1(s))の逆特性を有するディジ
タルフィルタを実現することができなければならない。
即ち、ディエンファシス回路1の伝達関数は、式(1)
で示されるものに制限されるものではないが、ディジタ
ルエンファシス回路6としてのディジタルフィルタの実
現性による制約を受ける。
As shown in this embodiment, when the de-emphasis circuit 1 is composed of an analog (low pass) filter and the digital emphasis circuit 6 is composed of a digital filter, the de-emphasis circuit 1
It has to be possible to realize a digital filter having the inverse characteristic of the emphasis characteristic (in the present embodiment, the transfer function H1 (s) shown in the equation (1)).
That is, the transfer function of the de-emphasis circuit 1 is given by the equation (1)
However, it is not limited to what is shown by (4), but is restricted by the feasibility of the digital filter as the digital emphasis circuit 6.

【0037】また、本実施例においては、図3に示すデ
ィジタル積分回路5のアンプ13における増幅率KをK
=1としたが、信号の直流分が必要でない、例えばオー
ディオ信号をA/D変換する場合には、Kを1より小さ
い値に設定し、回路のアナログ系(ディエンファシス回
路1、ディレイ回路2、差分回路3)の精度を緩くする
ことができる。
Further, in the present embodiment, the amplification factor K in the amplifier 13 of the digital integrating circuit 5 shown in FIG.
= 1, but when the DC component of the signal is not required, for example, when A / D converting an audio signal, K is set to a value smaller than 1 and the analog system (de-emphasis circuit 1, delay circuit 2) of the circuit is set. , The accuracy of the difference circuit 3) can be relaxed.

【0038】さらに、ビデオ信号をA/D変換する場合
には、ディジタル積分回路5を、H周期(水平周期)で
リセットするようにすることにより、上述のオーディオ
信号における場合と同様にして、回路のアナログ系の精
度を緩くすることができる。
Further, in the case of A / D converting the video signal, the digital integrator circuit 5 is reset in the H cycle (horizontal cycle), so that the circuit can be processed in the same manner as in the above audio signal. The analog precision of can be loosened.

【0039】また、このA/D変換器を、クローズされ
たシステムでD/A変換器とペアで用いる場合には、デ
ィジタルエンファシス回路6を設けずに、D/A変換し
て得られるアナログ信号に、アナログエンファシス処理
を施すようにすることができる。
When this A / D converter is used as a pair with the D / A converter in a closed system, an analog signal obtained by D / A conversion without the digital emphasis circuit 6 is provided. In addition, analog emphasis processing can be performed.

【0040】さらに、本実施例においては、差分回路3
の出力を、そのままA/Dコンバータ4に入力するよう
にしたが、差分回路3の出力に対して、例えば"Quantiz
ingfor minimum distortion",J.Max, IRE Trans. Infor
mation Theory, Vol. IT-6,pp7-12, March 1960などに
記載されているような非線形処理を施してから、A/D
コンバータ4に入力するようにしても良い。
Further, in this embodiment, the difference circuit 3
The output of is input to the A / D converter 4 as it is.
ingfor minimum distortion ", J.Max, IRE Trans. Infor
Non-linear processing as described in mation Theory, Vol. IT-6, pp7-12, March 1960, etc., and then A / D
You may make it input into the converter 4.

【0041】[0041]

【発明の効果】以上の如く、本発明のA/D変換器によ
れば、アナログ信号の高域の周波数特性をディエンファ
シスし、そのうちの、時間的に近接しているものどうし
の差分をA/D変換する。そして、A/D変換した信号
を積分してから、その高域の周波数特性をエンファシス
する。従って、アナログ信号のダイナミックレンジが、
小さくなるので、実質的に高精度なA/D変換を行うこ
とができる。
As described above, according to the A / D converter of the present invention, the high frequency characteristics of the analog signal are de-emphasized, and the difference between the temporally adjacent ones is A. / D conversion. Then, after the A / D converted signal is integrated, the frequency characteristic of the high frequency band is emphasized. Therefore, the dynamic range of the analog signal is
Since the size is small, it is possible to perform A / D conversion with substantially high accuracy.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のA/D変換器の一実施例の構成を示す
ブロック図である。
FIG. 1 is a block diagram showing the configuration of an embodiment of an A / D converter of the present invention.

【図2】図1の実施例のディエンファシス回路1のより
詳細な回路図である。
FIG. 2 is a more detailed circuit diagram of the de-emphasis circuit 1 of the embodiment of FIG.

【図3】図1の実施例のディジタル積分回路5のより詳
細な回路図である。
FIG. 3 is a more detailed circuit diagram of the digital integrator circuit 5 of the embodiment of FIG.

【図4】図1の実施例のディジタルエンファシス回路6
のより詳細な回路図である。
FIG. 4 is a digital emphasis circuit 6 of the embodiment of FIG.
3 is a more detailed circuit diagram of FIG.

【図5】図1の実施例のディエンファシス回路1のステ
ップ応答を示す波形図である。
5 is a waveform diagram showing a step response of the de-emphasis circuit 1 of the embodiment of FIG.

【図6】図1の実施例のディジタルエンファシス回路6
のステップ応答を示す波形図である。
FIG. 6 is a digital emphasis circuit 6 of the embodiment of FIG.
5 is a waveform diagram showing the step response of FIG.

【符号の説明】[Explanation of symbols]

1 ディエンファシス回路 2 ディレイ回路 3 差分回路 4 A/Dコンバータ 5 ディジタル積分回路 6 ディジタルエンファシス回路 1 De-emphasis circuit 2 Delay circuit 3 Difference circuit 4 A / D converter 5 Digital integration circuit 6 Digital emphasis circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 入力されたアナログ信号をディジタル信
号に変換するA/D変換器において、 前記アナログ信号の高域の周波数特性をディエンファシ
スし、そのうちの、時間的に近接しているものどうしの
差分をA/D変換してディジタル信号に変換し、前記デ
ィジタル信号を積分して、その高域の周波数特性をエン
ファシスすることを特徴とするA/D変換器。
1. An A / D converter for converting an input analog signal into a digital signal, wherein the high-frequency characteristics of the analog signal are de-emphasized, and among them, those which are temporally close to each other. An A / D converter characterized in that the difference is A / D-converted to be converted into a digital signal, the digital signal is integrated, and the high-frequency characteristics thereof are emphasized.
【請求項2】 入力されたアナログ信号の高域の周波数
特性をディエンファシスするディエンファシス手段と、 前記ディエンファシス手段の出力を1クロック分だけ遅
延する遅延手段と、 前記ディエンファシス手段の出力と、前記遅延手段の出
力との差分を算出する差分算出手段と、 前記差分算出手段の出力をA/D変換するA/D変換手
段と、 前記A/D変換手段の出力を1クロック分だけ遅延し、
その遅延出力と、前記A/D変換手段の出力を加算する
ことにより、前記A/D変換手段の出力を積分する積分
手段と、 前記積分手段の出力の高域の周波数特性をエンファシス
する、前記ディエンファシス手段のディエンファシス特
性と逆の特性を有するエンファシス手段とを備えること
を特徴とするA/D変換器。
2. De-emphasis means for de-emphasizing the high frequency characteristics of the input analog signal, delay means for delaying the output of the de-emphasis means by one clock, and output of the de-emphasis means. Difference calculating means for calculating the difference from the output of the delay means, A / D converting means for A / D converting the output of the difference calculating means, and delaying the output of the A / D converting means by one clock. ,
An integrating means for integrating the output of the A / D converting means by adding the delayed output and the output of the A / D converting means, and enhancing the high frequency characteristic of the output of the integrating means. An A / D converter comprising: an emphasis means having a characteristic opposite to the de-emphasis characteristic of the de-emphasis means.
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* Cited by examiner, † Cited by third party
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015125582A1 (en) * 2014-02-20 2015-08-27 オリンパス株式会社 Solid state imaging device and imaging system
JP2015156557A (en) * 2014-02-20 2015-08-27 オリンパス株式会社 Solid state imaging apparatus and imaging system
US9819885B2 (en) 2014-02-20 2017-11-14 Olympus Corporation Solid-state imaging device and imaging system

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