JPH06291615A - Interface circuit - Google Patents
Interface circuitInfo
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- JPH06291615A JPH06291615A JP5076610A JP7661093A JPH06291615A JP H06291615 A JPH06291615 A JP H06291615A JP 5076610 A JP5076610 A JP 5076610A JP 7661093 A JP7661093 A JP 7661093A JP H06291615 A JPH06291615 A JP H06291615A
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- buffer
- flip
- flop
- clock
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ICとメモリなどの外
部素子との間でデータをやりとりするためのインタフェ
ース回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit for exchanging data between an IC and an external element such as a memory.
【0002】[0002]
【従来の技術】近年、集積回路のクロックの高速化が顕
著であり、バッファの遅延時間や外部素子のアクセス時
間に依存せずに正しいデータ伝送を行うことが可能なイ
ンターフェース回路が重要視されている。2. Description of the Related Art In recent years, the speed of clocks in integrated circuits has been remarkably increased, and an interface circuit capable of performing correct data transmission without depending on a delay time of a buffer or an access time of an external element has been emphasized. There is.
【0003】以下、図3、図4を用いて従来のインター
フェース回路を説明する。図3において、1、6、8は
内部遅延時間tdを有するフリップフロップである。2、
4、5はバッファであり遅延時間をtdbuf とする。3、
7は遅延時間tdinv を持ったインバータである。9はI
Cを表し、10はホールド時間tdis、アクセス時間tac
、出力不定期間tnd を持った外部素子である。A conventional interface circuit will be described below with reference to FIGS. 3 and 4. In FIG. 3, reference numerals 1, 6 and 8 are flip-flops having an internal delay time td. 2,
Buffers 4 and 5 have a delay time of tdbuf. 3,
Reference numeral 7 is an inverter having a delay time tdinv. 9 is I
Represents C, 10 is hold time tdis, access time tac
, An external device with an output indefinite period tnd.
【0004】以上のように構成されたインターフェース
回路について、以下図4を用いてその動作を説明する。The operation of the interface circuit configured as described above will be described below with reference to FIG.
【0005】図4は、図3に示す従来例のタイミングチ
ャートを示したものである。最初にデータaがクロック
CKAでフリップフロップ1にラッチされる。外部素子
10の入力信号bには、フリップフロップ1とバッファ
2の遅延時間が伴い、クロックMCKで外部素子10に
取り込まれる。外部素子10の出力信号cはアクセス時
間tac 後に出力が開始され、クロックMCKの次の立ち
上がり時からホールド時間tdisの間出力の正確性が保証
される。FIG. 4 is a timing chart of the conventional example shown in FIG. First, the data a is latched in the flip-flop 1 with the clock CKA. The input signal b of the external element 10 is taken into the external element 10 at the clock MCK with the delay time of the flip-flop 1 and the buffer 2. The output signal c of the external element 10 starts to be output after the access time tac, and the accuracy of the output is guaranteed for the hold time tdis from the next rising edge of the clock MCK.
【0006】フリップフロップ6の入力信号dは、バッ
ファ5によりcに対してtdbuf 時間遅れる。この入力信
号dは、クロックCKAの反転クロックCKBでフリッ
プフロップ6にラッチされる。最後にフリップフロップ
8によって、クロックCKAに同期してデータfが出力
される。The input signal d of the flip-flop 6 is delayed by tdbuf time with respect to c by the buffer 5. The input signal d is latched by the flip-flop 6 with the inverted clock CKB of the clock CKA. Finally, the flip-flop 8 outputs the data f in synchronization with the clock CKA.
【0007】[0007]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、クロック周期と外部素子のアクセス時間
の差が小さく、かつバッファの遅延時間が半導体の拡散
プロセスによってばらついた場合、ミスラッチを生ずる
という問題点を有していた。例えば図3の構成で外部素
子としてアクセス時間が25ns、ホールド時間が6ns、
出力不定期間が19nsのFIFOメモリを想定し、クロ
ック周期が35ns、バッファの遅延時間が2ns、インバ
ータの遅延時間が5ns、フリップフロップの遅延時間が
8nsの場合は、図4に示すようなタイミングチャートと
なり、クロックCKBでフリップフロップ6に正しいデ
ータがラッチされる。However, in the above configuration, when the difference between the clock period and the access time of the external element is small, and the delay time of the buffer varies depending on the diffusion process of the semiconductor, there is a problem that a mislatch occurs. Had a point. For example, in the configuration of FIG. 3, the access time as an external element is 25 ns, the hold time is 6 ns,
Assuming a FIFO memory with an output indefinite period of 19 ns, the clock cycle is 35 ns, the buffer delay time is 2 ns, the inverter delay time is 5 ns, and the flip-flop delay time is 8 ns. Then, the correct data is latched in the flip-flop 6 by the clock CKB.
【0008】しかし、同様の構成においてバッファの遅
延時間が5nsの場合には図5に示すタイミングチャート
となり、クロックCKBの立ち上がり時に入力データd
は不定であるのでフリップフロップ6には正しいデータ
がラッチされず、ミスラッチとなる。However, in the same configuration, when the delay time of the buffer is 5 ns, the timing chart shown in FIG. 5 is obtained and the input data d is generated at the rising edge of the clock CKB.
Is not fixed, correct data is not latched in the flip-flop 6, resulting in a miss latch.
【0009】本発明は上述の問題点に鑑み、外部素子の
アクセス時間とバッファの遅延時間のばらつきによって
ミスラッチを起こすような場合にも、バッファの遅延時
間を吸収することによって正しいデータをラッチするイ
ンターフェース回路を提供するものである。In view of the above-mentioned problems, the present invention is an interface for latching correct data by absorbing the delay time of the buffer even when mis-latching occurs due to variations in the access time of the external element and the delay time of the buffer. A circuit is provided.
【0010】[0010]
【課題を解決するための手段】上記問題を解決するため
に、本発明のインターフェース回路は、入力信号をデー
タ、クロック入力を内部クロック信号とする外部素子へ
データを出力するための第一のフリップフロップと、前
記第一のフリップフロップの出力信号を入力とする第一
のバッファと、内部クロック信号を入力とする第一のイ
ンバータと、第一のインバータの出力信号を入力とする
第二のバッファと、第一のバッファの出力信号を入力、
第二のバッファの出力信号をクロック入力とする外部素
子と、第二のバッファの出力信号を入力とする第三のバ
ッファと、外部素子の出力信号を入力とする第四のバッ
ファと、第四のバッファの出力信号を入力、第三のバッ
ファの出力信号をクロック入力とする、ICへデータを
入力するための第二のフリップフロップと、内部クロッ
ク信号を入力とする第二のインバータと、第二のフリッ
プフロップの出力信号を入力、第二のインバータの出力
信号をクロック入力とする第三のフリップフロップと、
第三のフリップフロップの出力信号を入力、内部クロッ
ク信号をクロック入力とする第四のフリップフロップか
ら構成されている。In order to solve the above problems, the interface circuit of the present invention comprises a first flip-flop for outputting data to an external device having an input signal as data and a clock input as an internal clock signal. A first buffer that receives the output signal of the first flip-flop, a first inverter that receives the internal clock signal, and a second buffer that receives the output signal of the first inverter. And input the output signal of the first buffer,
An external element that receives the output signal of the second buffer as a clock input, a third buffer that receives the output signal of the second buffer, a fourth buffer that receives the output signal of the external element, and a fourth buffer. A second flip-flop for inputting data to the IC, a second flip-flop for inputting data to the IC, a second inverter for inputting the output signal of the buffer of FIG. A third flip-flop which receives the output signal of the second flip-flop and receives the output signal of the second inverter as a clock input;
It is composed of a fourth flip-flop which receives the output signal of the third flip-flop and receives the internal clock signal as a clock input.
【0011】[0011]
【作用】本発明は上記した構成によって、外部素子へ出
力するデータをラッチし、得られたデータと反転のクロ
ックを外部素子に出力し、外部素子で使用するクロック
を再び内部へ取り込み、そのクロックで外部素子から出
力されるデータをラッチし、ラッチしたデータを内部ク
ロックと同期してICへ入力することによって、バッフ
ァの遅延時間を吸収し正しいデータをラッチすることが
できる。According to the present invention, with the above configuration, the data to be output to the external element is latched, the obtained data and the inverted clock are output to the external element, and the clock used by the external element is re-introduced into the internal clock. By latching the data output from the external element and inputting the latched data to the IC in synchronization with the internal clock, the delay time of the buffer can be absorbed and the correct data can be latched.
【0012】[0012]
【実施例】以下、本発明の一実施例のインターフェース
回路を図面を参照しながら説明する。図1は本発明のイ
ンターフェース回路の回路図を示すものである。図1に
おいて、1、6、8、12は遅延時間tdを有したフリッ
プフロップである。2、4、5、11は遅延時間tdbuf
を持ったバッファ、3、7は遅延時間tdinv を持ったイ
ンバータである。9はICを表し、10はホールド時間
tdis、アクセス時間tac 、出力不定期間tnd を持った外
部素子である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An interface circuit according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a circuit diagram of an interface circuit of the present invention. In FIG. 1, reference numerals 1, 6, 8, 12 are flip-flops having a delay time td. 2, 4, 5 and 11 are delay time tdbuf
Buffers 3 and 7 are inverters with delay time tdinv. 9 indicates IC, 10 indicates hold time
It is an external device with tdis, access time tac, and output indefinite period tnd.
【0013】以上のように構成されたインターフェース
回路について、以下図2を用いてその動作を説明する。The operation of the interface circuit configured as described above will be described below with reference to FIG.
【0014】図2は、図1に示すインターフェース回路
の実施例のタイミングチャート示したものである。最初
にデータaがクロックCKAでフリップフロップ1にラ
ッチされる。外部素子10の入力信号bには、フリップ
フロップ1とバッファ2の遅延時間が伴い、クロックM
CKで外部素子10に取り込まれる。外部素子10の出
力信号cはアクセス時間tac 後に出力が開始され、クロ
ックMCKの次の立ち上がり時からホールド時間tdisの
間出力の正確性が保証される。フリップフロップ12の
入力信号dは、外部素子10の出力信号cに対してバッ
ファ11の遅延時間tdbuf だけ遅れるが、クロックCK
Bもバッファ5の遅延時間tdbuf 分遅れる。その結果、
バッファの遅延時間を吸収することができ、フリップフ
ロップ12には正しいデータがラッチされる。フリップ
フロップ6は、バッファによる遅延を伴わない反転クロ
ックCKCで入力信号eをラッチする。最後に、フリッ
プフロップ8はクロックCKAで入力信号fをラッチ
し、データgを出力する。FIG. 2 is a timing chart of an embodiment of the interface circuit shown in FIG. First, the data a is latched in the flip-flop 1 with the clock CKA. The input signal b of the external element 10 is accompanied by the delay time of the flip-flop 1 and the buffer 2, and the clock M
It is taken into the external element 10 by CK. The output signal c of the external element 10 starts to be output after the access time tac, and the accuracy of the output is guaranteed for the hold time tdis from the next rising edge of the clock MCK. The input signal d of the flip-flop 12 is delayed by the delay time tdbuf of the buffer 11 with respect to the output signal c of the external element 10, but the clock CK
B is also delayed by the delay time tdbuf of the buffer 5. as a result,
The delay time of the buffer can be absorbed, and the correct data is latched in the flip-flop 12. The flip-flop 6 latches the input signal e with the inverted clock CKC that is not delayed by the buffer. Finally, the flip-flop 8 latches the input signal f with the clock CKA and outputs the data g.
【0015】以上のように本実施例によれば、外部素子
で使用するクロックMCKを再び内部へ取り込むための
バッファ5と、バッファ5の出力信号CKBでラッチす
るフリップフロップ12を挿入することによって、バッ
ファの遅延時間が半導体の拡散プロセスによって各IC
毎にばらついた場合でも、同一IC内のバッファの遅延
時間のばらつきは非常に小さいという性質を利用してバ
ッファによる遅延時間を吸収し、正しいデータをラッチ
することができる。As described above, according to this embodiment, by inserting the buffer 5 for taking in the clock MCK used in the external element again and the flip-flop 12 latched by the output signal CKB of the buffer 5, The delay time of the buffer depends on the semiconductor diffusion process.
Even if it varies from time to time, the delay time of the buffer can be absorbed and correct data can be latched by utilizing the property that the delay time of the buffer in the same IC has a very small variation.
【0016】[0016]
【発明の効果】以上のように本発明は、上記の構成によ
りデータのバッファによる遅延を吸収することができ、
特にクロック周期と外部素子のアクセス時間の差が小さ
く、かつバッファの遅延時間が半導体の拡散プロセスに
よって大きくばらつく場合、その実用的効果は大なるも
のがある。As described above, according to the present invention, the delay due to the buffer of data can be absorbed by the above configuration,
In particular, when the difference between the clock period and the access time of the external element is small and the delay time of the buffer greatly varies depending on the diffusion process of the semiconductor, its practical effect is great.
【図1】本発明の一実施例におけるインターフェース回
路の回路図FIG. 1 is a circuit diagram of an interface circuit according to an embodiment of the present invention.
【図2】同インターフェース回路の動作を説明するため
のタイミングチャート図FIG. 2 is a timing chart for explaining the operation of the interface circuit.
【図3】従来のインターフェース回路の一例を示す回路
図FIG. 3 is a circuit diagram showing an example of a conventional interface circuit.
【図4】同回路の動作を説明するためのタイミングチャ
ート図FIG. 4 is a timing chart for explaining the operation of the circuit.
【図5】同回路においてミスラッチを起こす場合のタイ
ミングチャート図FIG. 5 is a timing chart when mislatch occurs in the same circuit.
1、6、8、12 フリップフロップ 2、4、5、11 バッファ 3、7 インバータ 9 IC 10 外部素子 1, 6, 8, 12 Flip-flops 2, 4, 5, 11 Buffers 3, 7 Inverter 9 IC 10 External element
Claims (1)
一のフリップフロップと、前記第一のフリップフロップ
の出力信号を入力する第一のバッファと、内部クロック
信号を、第一のインバータを通して入力する第二のバッ
ファと、前記第一のバッファの出力信号を入力、前記第
二のバッファの出力信号をクロック入力とする外部素子
と、前記第二のバッファの出力信号を入力する第三のバ
ッファと、前記外部素子の出力信号を入力する第四のバ
ッファと、前記第四のバッファの出力信号を入力、前記
第三のバッファの出力信号をクロック入力とする第二の
フリップフロップと、前記内部クロック信号を、第二の
フリップフロップを通して入力、前記第二のインバータ
の出力信号をクロック入力とする第三のフリップフロッ
プと、前記第三のフリップフロップの出力信号を入力、
前記内部クロック信号をクロック入力とする第四のフリ
ップフロップを備えたことを特徴とするインターフェー
ス回路。1. A first flip-flop for inputting a data signal and a clock signal, a first buffer for inputting an output signal of the first flip-flop, and an internal clock signal are input through a first inverter. A second buffer, an external element that receives the output signal of the first buffer as an input, and an output signal of the second buffer as a clock input, and a third buffer that receives the output signal of the second buffer A fourth buffer for inputting the output signal of the external element, a second flip-flop for inputting the output signal of the fourth buffer and a clock input for the output signal of the third buffer, and the internal clock A signal is input through a second flip-flop, a third flip-flop that receives the output signal of the second inverter as a clock input, and the third flip-flop. Input the output signal of the lip flop,
An interface circuit comprising a fourth flip-flop that receives the internal clock signal as a clock input.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07661093A JP3458406B2 (en) | 1993-04-02 | 1993-04-02 | Interface circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07661093A JP3458406B2 (en) | 1993-04-02 | 1993-04-02 | Interface circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06291615A true JPH06291615A (en) | 1994-10-18 |
JP3458406B2 JP3458406B2 (en) | 2003-10-20 |
Family
ID=13610115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07661093A Expired - Fee Related JP3458406B2 (en) | 1993-04-02 | 1993-04-02 | Interface circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3458406B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4136021A1 (en) * | 1990-10-31 | 1992-05-07 | Suzuki Motor Co | COOLING WATER SYSTEM FOR AN INTERNAL COMBUSTION ENGINE |
WO2000036512A1 (en) * | 1998-12-15 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Clock phase adjustment method, and integrated circuit and design method therefor |
US6598139B2 (en) | 1995-02-15 | 2003-07-22 | Hitachi, Ltd. | Information processing apparatus |
-
1993
- 1993-04-02 JP JP07661093A patent/JP3458406B2/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4136021A1 (en) * | 1990-10-31 | 1992-05-07 | Suzuki Motor Co | COOLING WATER SYSTEM FOR AN INTERNAL COMBUSTION ENGINE |
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WO2000036512A1 (en) * | 1998-12-15 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Clock phase adjustment method, and integrated circuit and design method therefor |
US6556505B1 (en) | 1998-12-15 | 2003-04-29 | Matsushita Electric Industrial Co., Ltd. | Clock phase adjustment method, and integrated circuit and design method therefor |
US6853589B2 (en) | 1998-12-15 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Clock phase adjustment method, integrated circuit, and method for designing the integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JP3458406B2 (en) | 2003-10-20 |
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