JPH06291247A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH06291247A JPH06291247A JP5079820A JP7982093A JPH06291247A JP H06291247 A JPH06291247 A JP H06291247A JP 5079820 A JP5079820 A JP 5079820A JP 7982093 A JP7982093 A JP 7982093A JP H06291247 A JPH06291247 A JP H06291247A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- high resistance
- layer
- conductor
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、たとえば複数の半導
体チップが配設され、それらのチップが電源導体／グラ
ンド導体を共有化してなるマルチチップモジュールなど
の半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a multi-chip module in which a plurality of semiconductor chips are arranged, and the chips share a power supply conductor / ground conductor.
【０００２】[0002]
【従来の技術】近年、複数の半導体チップを多層基板上
に実装してなるマルチチップモジュール（ＭＣＭ）が開
発されている。2. Description of the Related Art In recent years, a multi-chip module (MCM) in which a plurality of semiconductor chips are mounted on a multi-layer substrate has been developed.
【０００３】このＭＣＭは、たとえば図６に示すよう
に、シリコン（Ｓｉ）基板１、グランド層２、シリコン
酸化膜（ＳｉＯ2 膜）３、電源層４、および配線層５と
絶縁膜６とを堆積してなる配線部７が順に積層されてな
る多層基板上に、複数の半導体チップ８が配設された構
成とされている。In this MCM, for example, as shown in FIG. 6, a silicon (Si) substrate 1, a ground layer 2, a silicon oxide film (SiO 2 film) 3, a power supply layer 4, a wiring layer 5 and an insulating film 6 are deposited. A plurality of semiconductor chips 8 are arranged on a multi-layer substrate in which the wiring portions 7 are sequentially laminated.
【０００４】そして、それぞれの半導体チップ８が、必
要に応じて、配線部７内の配線層５およびグランド層２
または電源層４と選択的に接続されている。Then, each semiconductor chip 8 has a wiring layer 5 and a ground layer 2 in the wiring portion 7 as required.
Alternatively, it is selectively connected to the power supply layer 4.
【０００５】この場合、電源系導体を構成するグランド
層２および電源層４は、すべての半導体チップ８によっ
て共有されるものであり、おのおのの導電率がほぼ均一
とされた平面状の導体よりなっている。In this case, the ground layer 2 and the power layer 4 constituting the power system conductor are shared by all the semiconductor chips 8, and each of them is made of a planar conductor having a substantially uniform conductivity. ing.
【０００６】しかしながら、従来のＭＣＭにおいては、
複数のチップ８内の出力バッファ（図示していない）が
同時にスイッチングした場合、グランド層２および電源
層４に同時スイッチング・ノイズ（ΔＩノイズ）と呼ば
れる電位変動が発生する。However, in the conventional MCM,
When the output buffers (not shown) in the plurality of chips 8 simultaneously switch, potential fluctuations called simultaneous switching noise (ΔI noise) occur in the ground layer 2 and the power supply layer 4.
【０００７】このΔＩノイズは、グランド層２および電
源層４内を伝搬し、それに接続されている他のチップ８
内のバッファの基準電位を変動させる。このため、その
基準電位の変動値の大きさによっては、誤動作を生じる
ことがあった。This ΔI noise propagates through the ground layer 2 and the power supply layer 4 and the other chip 8 connected to it.
The reference potential of the internal buffer is changed. Therefore, a malfunction may occur depending on the magnitude of the fluctuation value of the reference potential.
【０００８】このノイズの伝搬を防止する目的で、導体
を分割してグランド層２および電源層４を形成するもの
がみられるが、こうした場合、グランド層２および電源
層４に還流する誘導電流が遮断されることになるため、
必ずしも所定の性能が得られるとは限らない。In order to prevent the propagation of this noise, some conductors are divided to form the ground layer 2 and the power supply layer 4. In such a case, an induced current flowing back to the ground layer 2 and the power supply layer 4 is generated. Will be blocked,
The desired performance is not always obtained.
【０００９】[0009]
【発明が解決しようとする課題】上記したように、従来
においては、あるチップで発生したΔＩノイズが他のチ
ップに直接的に伝搬し、定常状態にある出力バッファあ
るいは入力バッファのノイズ・マージンが低下するなど
の問題があった。As described above, in the prior art, ΔI noise generated in one chip propagates directly to another chip, and the noise margin of the output buffer or the input buffer in the steady state is reduced. There was a problem such as a drop.
【００１０】そこで、この発明は、電源系導体に還流す
る誘導電流を遮断することなく、半導体素子間を伝搬す
るノイズを低減でき、ノイズ・マージンの劣化を防止す
ることが可能な半導体装置を提供することを目的として
いる。Therefore, the present invention provides a semiconductor device capable of reducing noise propagating between semiconductor elements without interrupting an induced current flowing back to a power supply system conductor and preventing deterioration of a noise margin. The purpose is to do.
【００１１】[0011]
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、複数の半導体
素子と、これら複数の半導体素子が共通に接続されると
ともに、各素子間において高抵抗部を有してなる電源系
導体とから構成されている。To achieve the above object, in a semiconductor device of the present invention, a plurality of semiconductor elements and a plurality of these semiconductor elements are commonly connected, And a power supply system conductor having a high resistance portion.
【００１２】また、この発明の半導体装置にあっては、
複数の半導体素子と、これら複数の半導体素子が接続さ
れる配線層と絶縁膜とを堆積してなる配線部と、この配
線部を介して前記複数の半導体素子が共通に接続される
とともに、各素子間において高抵抗部を有してなる電源
系導体と、この電源系導体、前記配線部および半導体素
子が順に積層される半導体基板とから構成されている。Further, in the semiconductor device of the present invention,
A plurality of semiconductor elements, a wiring portion formed by depositing a wiring layer and an insulating film to which the plurality of semiconductor elements are connected, the plurality of semiconductor elements are commonly connected through the wiring portion, and It is composed of a power supply system conductor having a high resistance portion between the elements, and a semiconductor substrate on which the power supply system conductor, the wiring portion and the semiconductor element are sequentially laminated.
【００１３】[0013]
【作用】この発明は、上記した手段により、素子間に電
気的な壁を形成できるようになるため、電源系導体の面
方向の電気的な接続を維持しつつ、ノイズの他の素子へ
の直接的な伝搬を抑制することが可能となるものであ
る。According to the present invention, since the electric wall can be formed between the elements by the above-mentioned means, the electric connection of the power supply system conductor in the surface direction is maintained, and the noise to other elements is maintained. It is possible to suppress direct propagation.
【００１４】[0014]
【実施例】以下、この発明の実施例について図面を参照
して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１５】図１は、本発明の第１の実施例にかかるマ
ルチチップモジュール（ＭＣＭ）の概略構成を示すもの
である。FIG. 1 shows a schematic structure of a multi-chip module (MCM) according to a first embodiment of the present invention.
【００１６】すなわち、このＭＣＭは、たとえばシリコ
ン（Ｓｉ）からなる半導体基板１１、グランド層１２、
絶縁層としてのシリコン酸化膜（ＳｉＯ2 膜）１３、電
源層１４、および配線層１５と絶縁膜１６とを堆積して
なる配線部１７が順に積層されてなる多層基板上に、複
数の半導体チップ１８が配設された構成とされている。That is, the MCM includes a semiconductor substrate 11 made of, for example, silicon (Si), a ground layer 12,
A plurality of semiconductor chips 18 are provided on a multilayer substrate in which a silicon oxide film (SiO2 film) 13 as an insulating layer, a power supply layer 14, and a wiring portion 17 formed by depositing a wiring layer 15 and an insulating film 16 are sequentially stacked. Are arranged.
【００１７】この場合、半導体チップ１８は、上記多層
基板上の電極１９にボンディングワイヤを介して接続さ
れるとともに、必要に応じて、配線部１７内の配線層１
５およびグランド層１２または電源層１４と選択的に接
続されている。In this case, the semiconductor chip 18 is connected to the electrode 19 on the multilayer substrate via a bonding wire and, if necessary, the wiring layer 1 in the wiring portion 17.
5 and the ground layer 12 or the power supply layer 14 are selectively connected.
【００１８】上記グランド層１２および電源層１４は、
それぞれ導電率の異なる２種類の導体、たとえば各チッ
プ１８間に配置された高抵抗導体１２ａ（１４ａ）と、
それ以外の低抵抗導体１２ｂ（１４ｂ）とからなってい
る。The ground layer 12 and the power supply layer 14 are
Two kinds of conductors having different conductivity, for example, a high resistance conductor 12a (14a) arranged between the chips 18,
Other low resistance conductors 12b (14b) are included.
【００１９】たとえば、低抵抗導体１２ｂ（１４ｂ）と
してはアルミニウム（Ａｌ）が、高抵抗導体１２ａ（１
４ａ）としてはそれよりも抵抗値の高いタングステンや
モリブデンなどが用いられる。For example, aluminum (Al) is used as the low resistance conductor 12b (14b), and high resistance conductor 12a (1).
As 4a), tungsten, molybdenum or the like having a higher resistance value than that is used.
【００２０】すなわち、各チップ１８間を遮るように、
グランド層１２および電源層１４内に高抵抗部としての
高抵抗導体１２ａ，１４ａを配置し、チップ１８間の導
電率を部分的に抑えることにより、誘導電流を遮断する
ことなく、チップ１８間を直接的に伝搬するノイズだけ
を低減しようとするものである。That is, so as to block between the chips 18,
By disposing the high-resistance conductors 12a and 14a as high-resistance portions in the ground layer 12 and the power supply layer 14 and partially suppressing the conductivity between the chips 18, the high-resistance conductors 12a and 14a are connected between the chips 18 without interrupting the induced current. It is intended to reduce only directly propagating noise.
【００２１】なお、この実施例では、半導体基板１１に
Ｓｉを、低抵抗導体１２ｂ，１４ｂにＡｌを、絶縁層に
ＳｉＯ2 膜１３を用い、高抵抗導体１２ａ，１４ａをタ
ングステンまたはモリブデンにより形成する場合につい
て説明したが、これに限らず、たとえば半導体基板１１
と絶縁層とにアルミナを、低抵抗導体１２ｂ，１４ｂに
タングステンまたはモリブデンを用いた場合には、高抵
抗導体１２ａ，１４ａにそれよりも抵抗値の高い金属
（たとえば、アルミナ添加物や遷移金属を混入したタン
グステンやモリブデンなど）を用いるようにすれば良
い。In this embodiment, when the semiconductor substrate 11 is made of Si, the low resistance conductors 12b and 14b are made of Al, the insulating layer is made of the SiO2 film 13, and the high resistance conductors 12a and 14a are made of tungsten or molybdenum. However, the semiconductor substrate 11 is not limited to this.
When alumina is used for the insulating layer and the insulating layer and tungsten or molybdenum is used for the low resistance conductors 12b and 14b, a metal having a higher resistance value than that of the high resistance conductors 12a and 14a (for example, an alumina additive or a transition metal is used). Mixed tungsten or molybdenum) may be used.
【００２２】また、たとえば半導体基板１１にアルミナ
を、低抵抗導体１２ｂ，１４ｂにカッパ（Ｃｕ）を、絶
縁層にポリイミドを用いた場合には、高抵抗導体１２
ａ，１４ａにＣｕよりも抵抗値の高い金属（たとえば、
スパッタリングなどにより成膜されるタングステンやモ
リブデンなど）を用いるようにすれば良い。When alumina is used for the semiconductor substrate 11, kappa (Cu) is used for the low resistance conductors 12b and 14b, and polyimide is used for the insulating layer, the high resistance conductor 12 is used.
a and 14a have a higher resistance value than Cu (for example,
For example, tungsten or molybdenum formed by sputtering or the like may be used.
【００２３】次に、この発明の第２の実施例について説
明する。Next, a second embodiment of the present invention will be described.
【００２４】図２は、上記したグランド層と電源層の厚
さを部分的に変化させることにより、高抵抗部を形成し
た場合を示すものである。FIG. 2 shows a case where the high resistance portion is formed by partially changing the thicknesses of the ground layer and the power source layer.
【００２５】すなわち、この場合のグランド層２２およ
び電源層２４は、それぞれ導体の厚さの薄い高抵抗部２
２ａ，２４ａと、導体の厚さの厚い低抵抗部２２ｂ，２
４ｂとからなり、その高抵抗部２２ａ，２４ａを各チッ
プ１８間に配置した構成となっている。That is, in this case, the ground layer 22 and the power supply layer 24 respectively have a high resistance portion 2 with a thin conductor.
2a, 24a and low resistance portions 22b, 2 with a thick conductor
4b, and high resistance portions 22a and 24a thereof are arranged between the chips 18.
【００２６】たとえば、高抵抗部２２ａ，２４ａとして
は、その厚さが低抵抗部２２ｂ，２４ｂの厚さの１／２
以下とされるようになっている。For example, as the high resistance portions 22a and 24a, the thickness thereof is 1/2 of the thickness of the low resistance portions 22b and 24b.
It is supposed to be as follows.
【００２７】このように、各チップ１８間を遮るよう
に、グランド層２２および電源層２４内に導体厚の異な
る高抵抗部２２ａ，２４ａを配置し、チップ１８間のシ
ート抵抗値を部分的に高めることで、誘導電流を遮断す
ることなく、チップ１８間を直接的に伝搬するノイズだ
けを低減できるようにしたものである。In this way, the high resistance portions 22a and 24a having different conductor thicknesses are arranged in the ground layer 22 and the power supply layer 24 so as to block between the chips 18, and the sheet resistance value between the chips 18 is partially reduced. By increasing it, only the noise directly propagating between the chips 18 can be reduced without interrupting the induced current.
【００２８】次に、この発明の第３の実施例について説
明する。Next, a third embodiment of the present invention will be described.
【００２９】図３は、上記したグランド層と電源層の構
造を部分的に変化させることにより、高抵抗部を形成し
た場合を示すものである。FIG. 3 shows a case where the high resistance portion is formed by partially changing the structures of the ground layer and the power supply layer.
【００３０】すなわち、この場合のグランド層３２およ
び電源層３４は、それぞれ導体の一部の構造を網目状に
形成し、そこを高抵抗部３２ａ（３４ａ）、それ以外の
平面状の部分を低抵抗部３２ｂ（３４ｂ）とし、その高
抵抗部３２ａ（３４ａ）を各チップ１８間に配置した構
成とされている。That is, in this case, the ground layer 32 and the power supply layer 34 respectively form a structure of a part of the conductor in a mesh shape, and the high resistance part 32a (34a) is formed in the structure, and the other planar part is formed in the low structure. The resistance portion 32b (34b) is formed, and the high resistance portion 32a (34a) is arranged between the chips 18.
【００３１】たとえば、高抵抗部３２ａ，３４ａとして
は、その等価的なシート抵抗値が低抵抗部３２ｂ，３４
ｂの２倍以上になるようになっている。For example, the high resistance portions 32a and 34a have equivalent sheet resistance values to the low resistance portions 32b and 34a.
It is more than double the value of b.
【００３２】このように、各チップ１８間を遮るよう
に、グランド層３２および電源層３４内に導体構造の異
なる高抵抗部３２ａ，３４ａを配置し、チップ１８間の
シート抵抗値を部分的に高めることで、誘導電流を遮断
することなく、チップ１８間を直接的に伝搬するノイズ
だけを低減できるようにしたものである。As described above, the high resistance portions 32a and 34a having different conductor structures are arranged in the ground layer 32 and the power supply layer 34 so as to block between the chips 18, and the sheet resistance value between the chips 18 is partially reduced. By increasing it, only the noise directly propagating between the chips 18 can be reduced without interrupting the induced current.
【００３３】また、同様にして、導体の各チップ１８間
に対応する部分、つまり高抵抗部を網目状以外の構造、
たとえば直線的な構造を平行に配列してなる線状として
も良い。Similarly, a portion of the conductor corresponding to each of the chips 18, that is, a high resistance portion having a structure other than a mesh shape,
For example, a linear structure may be formed by arranging linear structures in parallel.
【００３４】図４は、この発明の第４の実施例にかか
る、上記した線状により高抵抗部を形成した場合を示す
ものである。FIG. 4 shows a case where a high resistance portion is formed by the above-mentioned linear shape according to the fourth embodiment of the present invention.
【００３５】すなわち、この場合のグランド層４２およ
び電源層４４は、それぞれ導体の一部の構造を線状に形
成し、そこを高抵抗部４２ａ（４４ａ）、それ以外の平
面状の部分を低抵抗部４２ｂ（４４ｂ）とし、その高抵
抗部４２ａ（４４ａ）を各チップ１８間に配置した構成
とされている。That is, in this case, the ground layer 42 and the power supply layer 44 respectively have a structure in which a part of the conductor is formed in a linear shape, and the high resistance portion 42a (44a) is formed in the structure, and the other planar portion is formed in a low shape. The resistance portion 42b (44b) is formed, and the high resistance portion 42a (44a) is arranged between the chips 18.
【００３６】この場合にも、高抵抗部４２ａ，４４ａと
しては、その等価的なシート抵抗値が低抵抗部４２ｂ，
４４ｂの２倍以上になるようになっている。Also in this case, the high resistance portions 42a and 44a have the equivalent sheet resistance values of the low resistance portions 42b and 42a.
It is more than double that of 44b.
【００３７】次に、この発明の第５の実施例について説
明する。Next explained is the fifth embodiment of the invention.
【００３８】図５は、上記したグランド層の構成を部分
的に変化させることにより、高抵抗部を形成した場合を
示すものである。FIG. 5 shows a case where a high resistance portion is formed by partially changing the structure of the ground layer.
【００３９】すなわち、この場合のグランド層５２は、
導体の各チップ１８間に配置される高抵抗部５２ａとし
て前記の半導体基板（たとえば、Ｓｉ）１１が兼用さ
れ、それ以外の部分が低抵抗部５２ｂとして金属（たと
えば、Ａｌ）により形成されるようになっている。That is, the ground layer 52 in this case is
The semiconductor substrate (for example, Si) 11 is also used as the high resistance portion 52a arranged between the respective chips 18 of the conductor, and the other portion is formed as the low resistance portion 52b by metal (for example, Al). It has become.
【００４０】この場合、上記グランド層５２の高抵抗部
５２ａに対応する、電源層５４の高抵抗部５４ａの、た
とえば導体の導電率やシート抵抗値などを前記の方法に
より変えるようにしても良い。In this case, the conductivity or sheet resistance value of the conductor of the high resistance portion 54a of the power supply layer 54 corresponding to the high resistance portion 52a of the ground layer 52 may be changed by the above method. .
【００４１】このように、各チップ１８間を遮るよう
に、グランド層５２内に構成の異なる高抵抗部５２ａを
配置し、この高抵抗部５２ａによりチップ１８間のシー
ト抵抗値を部分的に高めることで、誘導電流を遮断する
ことなく、チップ１８間を直接的に伝搬するノイズだけ
を低減できるようにしたものである。In this way, the high resistance portions 52a having different structures are arranged in the ground layer 52 so as to block the spaces between the chips 18, and the high resistance portions 52a partially increase the sheet resistance value between the chips 18. Thus, it is possible to reduce only the noise that directly propagates between the chips 18 without interrupting the induced current.
【００４２】上記したように、チップ間に電気的な壁を
形成するようにしている。As described above, the electrical wall is formed between the chips.
【００４３】すなわち、複数のチップが共通に接続され
る電源層およびグランド層を高抵抗部と低抵抗部とで構
成するとともに、この高抵抗部を各チップ間に配置する
ようにしている。これにより、電源層およびグランド層
の面方向の電気的な接続を維持しつつ、ノイズの他のチ
ップへの直接的な伝搬を抑制することが可能となる。し
たがって、あるチップで発生したΔＩノイズが他のチッ
プに伝搬されることにより生じる、定常状態にある出力
バッファあるいは入力バッファのノイズ・マージンの劣
化を防止し得るものである。That is, the power supply layer and the ground layer to which a plurality of chips are commonly connected are composed of a high resistance portion and a low resistance portion, and the high resistance portion is arranged between the chips. This makes it possible to suppress the direct propagation of noise to other chips while maintaining the electrical connection of the power supply layer and the ground layer in the surface direction. Therefore, it is possible to prevent the deterioration of the noise margin of the output buffer or the input buffer in the steady state caused by the ΔI noise generated in a certain chip being propagated to another chip.
【００４４】しかも、高抵抗部は、導体を分割するもの
ではないため、電源層およびグランド層に還流する誘導
電流が遮断されることもない。Moreover, since the high resistance portion does not divide the conductor, the induced current flowing back to the power supply layer and the ground layer is not interrupted.
【００４５】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。Of course, various modifications can be made without departing from the scope of the invention.
【００４６】[0046]
【発明の効果】以上、詳述したようにこの発明によれ
ば、電源系導体に還流する誘導電流を遮断することな
く、半導体素子間を伝搬するノイズを低減でき、ノイズ
・マージンの劣化を防止することが可能な半導体装置を
提供できる。As described above in detail, according to the present invention, the noise propagating between semiconductor elements can be reduced without interrupting the induced current flowing back to the power supply system conductor, and the deterioration of the noise margin can be prevented. It is possible to provide a semiconductor device that can be manufactured.
【図１】この発明の第１の実施例にかかるマルチチップ
モジュールの概略を示す構成図。FIG. 1 is a configuration diagram showing an outline of a multi-chip module according to a first embodiment of the present invention.
【図２】この発明の第２の実施例にかかるマルチチップ
モジュールの概略構成を示す断面図。FIG. 2 is a sectional view showing a schematic configuration of a multichip module according to a second embodiment of the present invention.
【図３】この発明の第３の実施例にかかるマルチチップ
モジュールの、電源系導体の形態の例を示す構成図。FIG. 3 is a configuration diagram showing an example of a form of a power supply system conductor of a multichip module according to a third embodiment of the present invention.
【図４】この発明の第４の実施例にかかるマルチチップ
モジュールの、電源系導体の形態の例を示す構成図。FIG. 4 is a configuration diagram showing an example of the form of a power supply system conductor of a multichip module according to a fourth embodiment of the present invention.
【図５】この発明の第５の実施例にかかるマルチチップ
モジュールの概略構成を示す断面図。FIG. 5 is a sectional view showing a schematic configuration of a multichip module according to a fifth embodiment of the present invention.
【図６】従来技術とその問題点を説明するために示すマ
ルチチップモジュールの断面図。FIG. 6 is a cross-sectional view of a multi-chip module shown for explaining the related art and its problems.
１１…半導体基板、１２，２２，３２，４２，５２…グ
ランド層、１２ａ，１４ａ…高抵抗導体（高抵抗部）、
１２ｂ，１４ｂ…低抵抗導体、１３…シリコン酸化膜、
１４，２４，３４，４４，５４…電源層、１５…配線
層、１６…絶縁膜、１７…配線部、１８…半導体チッ
プ、２２ａ，２４ａ，３２ａ，３４ａ，４２ａ，４４
ａ，５２ａ，５４ａ…高抵抗部、２２ｂ，２４ｂ，３２
ｂ，３４ｂ，４２ｂ，４４ｂ，５２ｂ…低抵抗部。11 ... Semiconductor substrate, 12, 22, 32, 42, 52 ... Ground layer, 12a, 14a ... High resistance conductor (high resistance part),
12b, 14b ... Low resistance conductor, 13 ... Silicon oxide film,
14, 24, 34, 44, 54 ... Power supply layer, 15 ... Wiring layer, 16 ... Insulating film, 17 ... Wiring portion, 18 ... Semiconductor chip, 22a, 24a, 32a, 34a, 42a, 44
a, 52a, 54a ... High resistance portion, 22b, 24b, 32
b, 34b, 42b, 44b, 52b ... Low resistance part.
Claims (6)
各素子間において高抵抗部を有してなる電源系導体とを
具備したことを特徴とする半導体装置。1. A plurality of semiconductor elements and a plurality of these semiconductor elements are commonly connected, and
A semiconductor device comprising: a power supply system conductor having a high resistance portion between each element.
を堆積してなる配線部と、 この配線部を介して前記複数の半導体素子が共通に接続
されるとともに、各素子間において高抵抗部を有してな
る電源系導体と、 この電源系導体、前記配線部および半導体素子が順に積
層される半導体基板とを具備したことを特徴とする半導
体装置。2. A plurality of semiconductor elements, a wiring portion formed by depositing a wiring layer to which the plurality of semiconductor elements are connected, and an insulating film, and the plurality of semiconductor elements are commonly connected via the wiring portion. A semiconductor device comprising: a power supply conductor having a high resistance portion between each element; and a semiconductor substrate on which the power supply conductor, the wiring portion, and the semiconductor element are sequentially stacked. .
より構成されることを特徴とする請求項２に記載の半導
体装置。3. The semiconductor device according to claim 2, wherein the high resistance portion is composed of conductors having different conductivity.
り構成されることを特徴とする請求項２に記載の半導体
装置。4. The semiconductor device according to claim 2, wherein the high resistance portion is composed of conductors having different thicknesses.
り構成されることを特徴とする請求項２に記載の半導体
装置。5. The semiconductor device according to claim 2, wherein the high resistance portion is composed of conductors having different structures.
その高抵抗部が前記半導体基板を兼用してなることを特
徴とする請求項２に記載の半導体装置。6. The power supply system conductor is a ground conductor,
3. The semiconductor device according to claim 2, wherein the high resistance portion also serves as the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079820A JPH06291247A (en) | 1993-04-06 | 1993-04-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079820A JPH06291247A (en) | 1993-04-06 | 1993-04-06 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291247A true JPH06291247A (en) | 1994-10-18 |
Family
ID=13700845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5079820A Pending JPH06291247A (en) | 1993-04-06 | 1993-04-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291247A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001074124A1 (en) * | 2000-03-29 | 2001-10-04 | Gyu Moon | Simultaneous switching noise minimization technique for power lines using dual layer power line mutual inductors |
| JP2006302986A (en) * | 2005-04-18 | 2006-11-02 | Hitachi Ltd | Main board for back plane bus |
-
1993
- 1993-04-06 JP JP5079820A patent/JPH06291247A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001074124A1 (en) * | 2000-03-29 | 2001-10-04 | Gyu Moon | Simultaneous switching noise minimization technique for power lines using dual layer power line mutual inductors |
| JP2006302986A (en) * | 2005-04-18 | 2006-11-02 | Hitachi Ltd | Main board for back plane bus |
| JP4676238B2 (en) * | 2005-04-18 | 2011-04-27 | 株式会社日立製作所 | Backplane bus main board, and router system and storage system using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6798326B2 (en) | Inductor element and integrated circuit employing inductor element | |
| US7800227B2 (en) | Semiconductor device with crack-resistant multilayer copper wiring | |
| JPH065847A (en) | Semiconductor power module | |
| JPH0462955A (en) | Integrated circuit device | |
| JPH10199983A (en) | Semiconductor integrated circuit and manufacture therefor | |
| US5119170A (en) | Thin film metal interconnects in integrated circuit structures to reduce circuit operation speed delay | |
| JPH06291247A (en) | Semiconductor device | |
| JP4818894B2 (en) | High frequency transmission line | |
| JP2001094011A (en) | Semiconductor integrated circuit | |
| JP2002299440A (en) | High-frequency semiconductor device | |
| JP2749241B2 (en) | Semiconductor integrated circuit | |
| JP3700007B2 (en) | Single flux quantum logic circuit | |
| JP2004006691A (en) | Semiconductor integrated circuit device | |
| JP2000164696A (en) | Multilayer interconnection structure | |
| JPH0590427A (en) | Semiconductor ic device | |
| JPH06268370A (en) | Thin-film multi-layer wiring board | |
| JP2005327903A (en) | Semiconductor device | |
| JPH06244305A (en) | Multi-chip module | |
| JP3839677B2 (en) | Interlayer connection via structure | |
| JPH0576783B2 (en) | ||
| JP3290754B2 (en) | Multilayer substrate for semiconductor mounting | |
| JP2001189427A (en) | Standard cell ad semiconductor integrated circuit equipped with the same | |
| KR20240085176A (en) | A Wiring Structure of Thin Film Transistor for Driving Display Panel and A Manufacturing Method thereof | |
| JPH06338571A (en) | Semiconductor device | |
| JPH04286150A (en) | Semiconductor integrated circuit device |