JP2004006691A

JP2004006691A - Semiconductor integrated circuit device

Info

Publication number: JP2004006691A
Application number: JP2003060750A
Authority: JP
Inventors: Masahiro Shiina; 椎名　正弘
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-03-29
Filing date: 2003-03-07
Publication date: 2004-01-08

Abstract

<P>PROBLEM TO BE SOLVED: To prevent unnecessary wire crossing in a semiconductor integrated circuit device and realize low impedance wiring of an LSI. <P>SOLUTION: The semiconductor integrated circuit device of a laminate structure is provided with basic circuit blocks 52, pads 53 electrically connected with the basic circuit blocks 52 and protective circuits 55 electrically connected with the pads 53. In the device, one cell 56 is so formed that the pad 53 is adjacent to the protective circuit 55, and the plurality of one cells 56 are arranged around the basic circuit blocks 52. Further, the uppermost layer metal 57 for supplying the power source voltage Vcc is drawn around outside the one cells 56, film thickness of the uppermost layer metal 57 is increased, and width d2 of the lowermost layer metal 58 for supplying a ground voltage GND is enlarged as wide as possible, so that low impedance of the whole LSI is realized. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置における保護回路に関するものであり、特に半導体集積回路装置内部の不要な配線を省略し、且つ配線の低インピーダンス化を実現するものである。
【０００２】
【従来の技術】
一般に半導体集積回路装置は、外部から過大の入力電圧が入力端子に印加されると内部回路が破壊されてしまう可能性があり、その破壊を未然に防ぐために各種の入力保護回路が内蔵されている。
【０００３】
例えば、ポリシリコンゲートのＭＯＳ型集積回路においては、図１１に示すような保護回路８０が設けられている。この保護回路８０は、２つの保護ダイオードＤ３、Ｄ４を直列に接続して構成されている。当該保護ダイオードＤ３のカソード側はＶｃｃ（電源電圧）に、保護ダイオードＤ４のアノード側はＧＮＤ（接地電圧）にそれぞれ接続されている。そして、２つの保護ダイオードＤ３、Ｄ４の接続点８３に入力端子８１が接続され、また接続点８３から出力端子８２が取り出され内部回路へと接続されている。
【０００４】
一般に、保護回路８０の入力端子８１に外部から静電気等により過大な電圧が入力される。ここで、Ｖｃｃよりも高い電圧が印加された場合、保護ダイオードＤ３が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に高電圧が印加されることを抑制する。また、ＧＮＤレベルを下回る負の高電圧が印加された場合、保護ダイオードＤ４が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に負の高電圧が印加されることを抑制する。
【０００５】
図１２は、保護回路８０をＬＳＩ１００内に備えた従来の半導体集積回路装置を示す平面図である。同図では、一例として、ＬＳＩ１００に３つの基本回路ブロック１０１Ａ〜１０１Ｃと、１６個のパッド１０２Ａ〜１０２Ｐ、そして１６個の保護回路１０４Ａ〜１０４Ｐを配置したものを開示した。ここで、基本回路ブロックとは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【０００６】
各パッド１０２Ａ〜１０２Ｐは、基本回路ブロック１０１Ａ〜１０１Ｃと配線１０３を介して接続されている。また、各保護回路１０４Ａ〜１０４Ｐは、各パッド１０２Ａ〜１０２Ｐの１つ１つとそれぞれ電気的に導通するように配線１０５を介して接続されている。
【０００７】
このとき、保護回路１０４Ａ〜１０４Ｐの各保護回路は、図１１に示す保護回路８０を内部に備えたものであり、当該保護回路１０４Ａ〜１０４ＰはＬＳＩ１００に形成されたＶｃｃ配線及びＧＮＤ配線と電気的に導通するために上下に２本の配線（不図示）を必要とする。また、当該保護回路１０４Ａ〜１０４Ｐの１回路が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積のおよそ１／３〜１／２程度である。
【０００８】
通常、図１２に示す半導体集積回路装置のレイアウトパターンを決定するときは、以下の手順でそれぞれの素子配置を決定する。
【０００９】
第１に、３つの基本回路ブロック１０１Ａ〜１０１ＣをＬＳＩ１００上の略中央位置となるように配置する。この３つの基本回路ブロックの位置関係は、チップサイズやその機能面を考慮して決定される。図１２では、一番面積の広い基本回路ブロック１０１Ｃに対して、同面積を有する２つの基本回路ブロック１０１Ａ，１０１Ｂをそれぞれ平行となるように配置した。
【００１０】
第２に、パッド１０２Ａ〜１０２Ｐを３つの基本回路ブロック１０１Ａ〜１０１Ｃの周囲に略等間隔となるように配置していく。
【００１１】
第３に、保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内に配置する。このとき、保護回路１０４Ａ〜１０４Ｐの１個が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積と比較して小さいため、各保護回路１０４Ａ〜１０４Ｐは上述した基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとが形成する隙間、いわゆるデッドスペースを利用して配置していくことになる。
【００１２】
その後、基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとを電気的に導通させるために配線１０３と、各パッド１０２Ａ〜１０２Ｐと各保護回路１０４Ａ〜１０４Ｐとをそれぞれ電気的に導通させるために配線１０５とを、それぞれ配置する。加えて、保護回路１０４Ａ〜１０４Ｐは、Ｖｃｃ配線、ＧＮＤ配線と導通する配線を別途配置する。
【００１３】
上述した技術は、例えば以下の特許文献に記載されている。
【００１４】
【特許文献】
特開２００１−１２７２４９号公報
【００１５】
【発明が解決しようとする課題】
ところが、上述した図１２に示す従来の半導体集積回路装置の各素子を配置すると、以下の課題が挙げられる。
【００１６】
第１に、ＬＳＩ１００上のいわゆるデッドスペースを利用して、保護回路１０４Ａ〜１０４Ｐを配置しているため、配線１０３と配線１０５とが交差する箇所が生じる。例えば、図１２のＬＳＩ１００右端下のパッド１０２Ａ、保護回路１０４Ａに着目すると、配線１０３と配線１０５とが交差する。
【００１７】
斯様に、配線１０３と配線１０５とが交差すると予期せぬトラブル（例えば、信号線のショートや相互干渉）が生じる可能性がある。更には、これらの配線１０３、１０５と保護回路１０４Ａ〜１０４ＰがＶｃｃ配線とＧＮＤ配線とにそれぞれ導通するための配線とが複雑に絡み合うことになる。そのため、配線間の層間絶縁膜の膜厚を更に厚くしたり、又はビアホールの数を予定以上に必要としたり、レイアウトパターン設計の段階では予想できなかった様々な弊害が生じてくる。
【００１８】
第２に、近年の半導体集積回路装置は構造が積層化しており、その結果製造プロセスも複雑になっている。このため、半導体集積回路装置では配線数が増大し、配線インピーダンスが高くなり、ＬＳＩ１００の特性を十分に発揮できなくなるという欠点があった。
【００１９】
【課題を解決するための手段】
そこで、本発明は上記欠点に鑑みて発明されたものであり、各パッド１０２と隣接するように各保護回路１０４を配置して、同一セル内にパッド１０２と保護回路１０４とをワンセット（一体化物）とし、不要な配線長を減少した半導体集積回路装置を提供するものである。また、積層構造のうち最上層メタルではその層厚（膜厚）を厚くすることで、最下層メタルではその幅を広く形成することで、配線の低インピーダンス化を実現したものである。
【００２０】
【発明の実施の形態】
図１〜図５を参照しながら本発明の第１の実施形態について、図６〜図１０を参照しながら本発明の第２の実施形態について、それぞれ説明する。
【００２１】
以下、本発明の第１の実施形態について説明する。図１は本発明の第１の実施形態に係る集積回路チップ（以下、ＬＳＩ１と称す）の平面図である。
【００２２】
基本回路ブロック２の周囲にパッド３を形成し、基本回路ブロック２とパッド３とを配線４を介して、電気的に導通するように形成する。このとき、基本回路ブロック２とは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【００２３】
配線４は基本回路ブロック２とパッド３の両者を接続するメタル配線である。パッド３と隣接するように配置された保護回路５は、直列に接続された２つのダイオードから構成され、外部から過大な入力電圧が印加されたときに、それぞれＶｃｃ配線又はＧＮＤ配線へと電流を流すことにより入力電圧レベルをクランプするという保護機能を果たす。
【００２４】
最上層メタル７は保護回路５の２つのダイオードの１つの最表面に形成した金属配線である。
【００２５】
本実施形態では、一例として図１に示すような略中央に３つの基本回路ブロック２と、１６個のパッド３を配置したものを示した。しかし、基本回路ブロック２、パッド３の数に特に限定はない。
【００２６】
本実施形態では、各パッド３と隣接するように静電破壊防止用の各保護回路５を形成し、これらを１つのまとまりとした一体化物（以下、ワンセル６と称す）として捉えて扱う（図１の円内部がワンセル６を示す）。尚、ワンセル６については、後述する図３において詳細に説明する。
【００２７】
図２は、図１のＬＳＩ１を斜め上方から見た斜視図である。説明の都合上、図１の配線４は省略した。
【００２８】
層間絶縁膜８はＬＳＩ１の表面に形成された他の層間絶縁膜である。また、各ワンセル６は当該層間絶縁膜８上に同一方向となるように、一定の規則性を維持して形成されるパッド３と保護回路５の一体化物である。
【００２９】
図３は、ワンセル６を拡大した平面図である。ワンセル６はパッド形成部１０と保護回路５とから成る。パッド３は面積の大きい矩形状のパッド設置部３ａと面積の小さい矩形状のパッド引き出し部３ｂとを連続的に形成したものである。パッド形成部１０上の大部分には、パッド設置部３ａが形成される。
【００３０】
当該パッド設置部３ａは、図１に示した基本回路ブロック２と配線４により電気的に導通するようにボンディングワイヤ（不図示）を形成する。パッド引き出し部３ｂは、パッド設置部３ａと連続して形成され、その下に形成された保護回路５と直接接続される。保護回路５は直列に接続された２つのダイオードＤ１、Ｄ２から構成されている。
【００３１】
以下、図４、図５を参照しながら、上記ワンセル６の断面図について説明する。図４は図３のＸ１−Ｘ２線の断面図であり、図５は図３のＹ１−Ｙ２線の断面図である。しかし、図４、図５は説明の便宜上、図３の同一構成要素よりも拡大した図を示した。
【００３２】
以下、図４について説明する。
【００３３】
Ｐ型の半導体基板２０上にＮ型の半導体層２１が形成される。半導体層２１は素子分離層２３、２３ａによって電気的に分離される。素子分離層２３ａは、保護回路５の２つのダイオードＤ１、Ｄ２を隔てる素子分離層である。つまり、素子分離層２３ａの手前側にダイオードＤ１が、奥手側にダイオードＤ２がそれぞれ配置される。酸化膜２４は半導体層２１の主表面に、熱酸化によって形成されたシリコン酸化膜である。
【００３４】
層間絶縁膜８は当該酸化膜２４上に形成された層間絶縁膜であり、その内部には、金属で形成した複数のメタル層（例えば図中の最下層メタル２６、中間層メタル２７）と当該メタル層を電気的に導通させる複数のコンタクトホール２８Ａ、２８Ｂにて形成されている。
【００３５】
次に、層間絶縁膜８内部の各メタル層等について説明する。酸化膜２４の表面所望位置に、最下層メタル２６が形成され、保護回路５のダイオードＤ１、Ｄ２の接続点とコンタクトをとる。当該最下層メタル２６は、その上方にコンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介してパッド３と導通している。尚、ここでは、層間絶縁膜８内のメタル層が２層（最下層メタル２６と中間層メタル２７）の例を開示したが、本実施形態ではそのメタル層の数に制限はない。つまり、最下層メタル２６と中間層メタル２７との間に他の中間層メタルが何層あってもよい。
【００３６】
パッド３は、最上層のコンタクトホール２８Ｂと接続されると共に、層間絶縁膜８の表面上の所望位置に形成され、パッド設置部３ａ上には、ボンディングワイヤ２９が形成される。当該ボンディングワイヤ２９は、パッド設置部３ａ上に基本回路ブロック２と電気的に導通するように形成される。ここで、当該パッド設置部３ａ下には、特に制限はなく、ディープトレンチなどの構造を設けてもなんら問題はない。
【００３７】
以下、図５について説明する。
【００３８】
Ｐ型の半導体基板２０上に形成した半導体層２１は、複数の素子分離層２３で電気的に分離される。当該素子分離層２３によってダイオードＤ１とダイオードＤ２が分離され、当該半導体層２１の主表面には酸化膜２４が被覆される。
【００３９】
両ダイオードＤ１、Ｄ２は共に、半導体層２１の主表面から拡散によって形成されたＰ層３０Ａ、３０Ｂを有する。当該Ｐ層３０ＡはダイオードＤ１のＰ型の拡散層であり、Ｐ層３０ＢはダイオードＤ２のＰ型の拡散層である。
【００４０】
最下層メタル２６Ａ、２６Ｂ、２６Ｃは、同一平面（同じメタル層）上のメタル配線であり、酸化膜２４上に形成され、ダイオードＤ１、Ｄ２のＮ型の半導体層２１及びＰ型の拡散層であるＰ層３０Ａ、３０Ｂとコンタクトをとるために、当該酸化膜２４上にそれぞれパターニングされる。
【００４１】
このとき、ダイオードＤ１のＰ層３０ＡとダイオードＤ２のＮ型の半導体層２１とが電気的に導通するような、連続した最下層メタル２６Ａをパッド引き出し部３ｂ下に形成する。当該最下層メタル２６Ａはコンタクトホール２８Ａを介して中間層メタル２７と接続され、当該中間層メタル２７は、コンタクトホール２８Ｂを介して層間絶縁膜８上に形成されたパッド引き出し部３ｂと接続される。
【００４２】
ダイオードＤ１では、半導体層２１のＮ層と最下層メタル２６Ｂが接続され、当該最下層メタル２６Ｂは、コンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介して層間絶縁膜８上に形成した最上層メタル７と接続される。また、ダイオードＤ２では、半導体層２１のＮ層に形成されたＰ層３０Ｂと最下層メタル２６Ｃが接続される。そして、最下層メタル２６Ｂには、最上層メタル７を介して電源電圧Ｖｃｃが供給され、最下層メタル２６Ｃには、接地電圧ＧＮＤが供給される。ここで、前述した各保護回路を構成する各ダイオードＤ１と各ダイオードＤ２にそれぞれ接地電源ＧＮＤ及び電源電圧Ｖｃｃを供給するＧＮＤ配線及びＶｃｃ配線（不図示）はそれぞれ各保護回路５に対応する各基本ブロック２に接続されている。
【００４３】
尚、本実施形態ではパッド引き出し部３ｂと最上層メタル７とを同一の膜厚となるものを開示したが、これらの膜厚は相違してもよい。
【００４４】
上述したように、本実施形態では図４、図５の断面を有する図３のワンセル６を多数、整然と配置することで図１、図２に示す半導体集積回路装置が形成される。
【００４５】
以上より、本発明の第１の実施形態では、以下の効果を有する。
【００４６】
パッド形成部１０と保護回路５が一体となったワンセル６であるため、パッド形成部１０と保護回路５とを接続する配線が不要となる。これにより、ワンセル６と各基本回路ブロックとが１本の配線４で接続され、無用な配線同士の交差が生じなくなり、ショート等のトラブルの発生が低減できる。また、従来技術に見られるような保護回路を電源電圧Ｖｃｃ、接地電圧ＧＮＤに接続するメタル配線を別途形成する工程が省略できる。
【００４７】
また、パッド形成部１０と保護回路５が一体となったワンセル６であるため、パターン設計段階において、一度同じものを作製すれば、あとは同じものを多数コピーすれば良いというメリットを有する。しかし、従来技術では各保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内のデッドスペースに配置する手間を要していた。したがって、本実施形態ではすでに一体となったワンセル６で取り扱うため、それらの無用な手間を省き、作業効率が向上する。強いては設計から完成までの時間を大いに短縮できる。
【００４８】
更には、静電破壊用の配線と信号配線用の配線とメタル層での交差がなくなるので、非常に高精度な信号配線を行うことが可能である。
【００４９】
次に、本発明の第２の実施形態について説明する。図６は本発明の第２の実施形態に係る集積回路（以下、ＬＳＩ５０と称す）の平面図である。
【００５０】
基本回路ブロック５２の周囲にパッド５３を形成し、基本回路ブロック５２とパッド５３とを配線５４を介して、電気的に導通するように形成する。このとき、基本回路ブロック５２とは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【００５１】
配線５４は基本回路ブロック５２とパッド５３の両者を接続するメタル配線である。パッド５３と隣接するように配置された保護回路５５は、直列に接続された２つのダイオードから構成される。
【００５２】
本実施形態では、上述した第１の実施例と同様に略中央に３つの基本回路ブロック５２と、１６個のパッド５３を配置したものを示した。また、同様に基本回路ブロック５２、パッド５３の数に特に限定はない。
【００５３】
本実施形態でも、各パッド５３と隣接するように静電破壊防止用の各保護回路５５を形成し、これらを同様にワンセル５６として扱う。
【００５４】
図６に示す半導体集積回路装置は積層構造を成し、その内部に複数のメタル（金属）配線が形成される。本実施形態では、当該メタルの最上層メタル５７と最下層メタル５８とを、規則的に配列したワンセル５６の外側及び内側に形成する。
【００５５】
図７は、図６の平面図を斜め上方から見た斜視図である。層間絶縁膜５９は、ＬＳＩ５０の表面に形成された層間絶縁膜である。また、各ワンセル５６は当該層間絶縁膜５９上に同一方向となるように、一定の規則性を維持して形成されるパッド５３と保護回路５５の一体化物である。
【００５６】
ここで、最上層メタル５７はアルミのスパッタリングによって形成され、幅ｄ１を保持したまま複数のワンセル５６の外側に沿って引き回し、各保護回路５５の外側のダイオードＤ１と接続される。
【００５７】
このように、最上層メタル５７は複数のワンセル５６の外側に沿って引き回して形成されることで、当該最上層メタル５７の幅の拡大を図り、当該最上層メタル５７で形成されたＶｃｃ配線の低インピーダンス化を実現しようとするためのものである。
【００５８】
また、ここで最下層メタル５８は最上層メタル５７と同様にアルミのスパッタリングによって形成され、幅ｄ２を保持してワンセル５６の内側の、当該ワンセル５６と基本回路ブロック５２との間に広い面積を有するように形成されたものであり、各保護回路５５の内側のダイオードＤ２と接続される。
【００５９】
このように、最下層メタル５８は複数のワンセル５６の内側に広く形成されることで、当該最下層メタル５８の幅の拡大を図り、当該最下層メタル５８で形成されたＧＮＤ配線の低インピーダンス化を実現しようとするためのものである。
【００６０】
尚、上述した例では、最上層メタル５７及び最下層メタル５８は一定の幅ｄ１、ｄ２を保持したものを開示したが、当該幅ｄ１、ｄ２は設計上できる限り広く形成されることが望ましい。これは、上述したＶｃｃ配線及びＧＮＤ配線を更に低インピーダンスにしようとするものだからである。
【００６１】
図８は、ワンセル５６を拡大した平面図である。
【００６２】
最上層メタル５７は幅ｄ１を維持したまま、ワンセル５６の外側に沿ってＬＳＩ５０の周辺に形成され、保護回路５５のダイオードＤ１の表面と連続したメタル配線である。
【００６３】
また、最下層メタル５８は、幅ｄ２を維持したまま、ワンセル５６の内側に形成された幅広のメタル配線である。ここで、当該最下層メタル５８は層間絶縁膜５９の下に、後述する酸化膜７３の表面に形成されるものである。
【００６４】
ここで、同図において最上層メタル５７の幅ｄ１は、最下層メタル５８の幅ｄ２よりも狭くなるように形成したものを開示した。しかし、本実施形態ではそれらの幅に関しての制限は特にないが、当該最下層メタル５８の幅ｄ２の幅を可能な限り広く形成することで、当該最下層メタル５８で形成されたＧＮＤ配線のインピーダンスを最大限低減することができる。
【００６５】
ワンセル５６はパッド形成部６０と保護回路５５とから成る。パッド５３は面積の大きい矩形状のパッド設置部５３ａと面積の小さい矩形状のパッド引き出し部５３ｂとを連続的に形成したものである。パッド形成部６０上の大部分には、パッド設置部５３ａが形成される。
【００６６】
当該パッド設置部５３ａは、図６に示した基本回路ブロック５２と配線５４により電気的に接続され、その上にボンディングワイヤ（不図示）を形成する。パッド引き出し部５３ｂは、パッド設置部５３ａと連続して形成され、その下に形成された保護回路５５と直接接続される。保護回路５５は直列に接続された２つのダイオードＤ１、Ｄ２から構成されている。
【００６７】
以下、図９、図１０を参照しながら、上記ワンセル５６の断面図について説明する。図９は図８のＸ１１−Ｘ１２線の断面図であり、図１０は図８のＹ１１−Ｙ１２線の断面図である。しかし、図９、図１０は説明の便宜上、図８の同一構成要素よりも拡大した図を示した。
【００６８】
以下、図９について説明する。
【００６９】
Ｐ型の半導体基板７０上にＮ型の半導体層７１が形成される。半導体層７１は素子分離層７２、７２ａによって電気的に分離される。素子分離層７２ａは、保護回路５５の２つのダイオードＤ１、Ｄ２を隔てる素子分離層である。つまり、素子分離層７２ａの手前側にダイオードＤ１が、奥手側にダイオードＤ２がそれぞれ配置される。酸化膜７３は半導体層７１の主表面に、熱酸化によって形成されたシリコン酸化膜である。
【００７０】
層間絶縁膜５９は当該酸化膜７３上に形成された層間絶縁膜であり、その内部には、金属で形成した複数のメタル層（例えば図中の最下層メタル５８、中間層メタル７４）と当該メタル層を電気的に導通させる複数のコンタクトホール７５Ａ、７５Ｂにて形成されている。
【００７１】
次に、層間絶縁膜５９内部の各メタル層等について説明する。酸化膜７３の表面所望位置に、最下層メタル５８が形成され、保護回路５５のダイオードＤ１、Ｄ２の接続点とコンタクトをとる。当該最下層メタル５８の上方には、コンタクトホール７５Ａ、中間層メタル７４、コンタクトホール７５Ｂを介してパッド５３と導通している。尚、ここでは、層間絶縁膜５９内のメタル層が２層（最下層メタル５８と中間層メタル７４）の例を開示したが、本実施形態ではそのメタル層の数に制限はない。つまり、最下層メタル５８と中間層メタル７４との間に他の中間層メタルが何層あってもよい。
【００７２】
パッド５３のパッド設置部５３ａは、最上層のコンタクトホール７５Ｂと接続されると共に、層間絶縁膜５９の表面上の所望位置に形成され、パッド設置部５３ａ上には、ボンディングワイヤ７６が形成される。当該ボンディングワイヤ７６は、パッド設置部５３ａ上に基本回路ブロック５２と電気的に導通するように形成される。ここで、当該パッド設置部５３ａ下には、特に制限はなく、ディープトレンチなどの構造を設けてもなんら問題はない。
【００７３】
最上層メタル５７は、保護回路５５よりも外側の層間絶縁膜５９上に、幅ｄ１を有するように形成される。
【００７４】
本実施形態では、図６、図７の最上層メタル５７とパッド５３とが同一のスパッタリングで形成された場合も含み、この場合、当該パッド５３がワンセル５６の最上層に位置するメタル配線となり、最上層メタル５７と同じ膜厚を有する。また、当該最上層メタル５７と当該パッド５３とを別途形成し、膜厚の異なるものとしてもよい。
【００７５】
以下、図１０について説明する。
【００７６】
Ｐ型の半導体基板７０上に形成した半導体層７１は、複数の素子分離層７２で電気的に分離される。当該素子分離層７２によってダイオードＤ１とダイオードＤ２が分離され、当該半導体層２１の主表面には酸化膜７３が被覆される。
【００７７】
両ダイオードＤ１、Ｄ２は共に、半導体層７１の主表面から拡散によって形成されたＰ層７７Ａ、７７Ｂを有する。当該Ｐ層７７ＡはダイオードＤ１のＰ型の拡散層であり、Ｐ層７７ＢはダイオードＤ２のＰ型の拡散層である。
【００７８】
最下層メタル５８Ａ、５８Ｂ、５８Ｃは、同一平面（同じメタル層）上のメタル配線であり、酸化膜７３上に形成され、ダイオードＤ１、Ｄ２のＮ型の半導体層７１及びＰ型の拡散層であるＰ層７７Ａ、７７Ｂとコンタクトをとるために、当該酸化膜７３上にそれぞれパターニングされる。
【００７９】
ここで、最下層メタル５８Ａは、ダイオードＤ１のＰ層７７ＡとダイオードＤ２のＮ層とを電気的に接続させる金属配線である。当該最下層メタル５８Ａは、コンタクトホール７５Ａを介して中間層メタル７４に接続され、当該中間層メタル７４は別のコンタクトホール７５Ｂを介してパッド５３のパッド引き出し部５３ｂに接続される。
【００８０】
また、最下層メタル５８Ｂは、ダイオードＤ１のＮ層と接続された金属配線であり、同様にコンタクトホール７５Ａ、中間層メタル７４、コンタクトホール７５Ｂを介して、最上層メタル５７と電気的に接続させる。ここで、最上層メタル５７のうちダイオードＤ１の外側（図中左側）が図８に示す幅ｄ１に該当する。
【００８１】
また、最下層メタル５８Ｃは、ダイオードＤ２のＰ層７７Ｂと電気的に接続する金属配線であり、当該最下層メタル５８ＣのうちダイオードＤ２よりも外側（図中右側）が、図８に示す幅ｄ２に該当する。そして、最下層メタル５８Ｂに最上層メタル５７を介して電源電圧Ｖｃｃが供給され、最下層メタル５８Ｃに接地電圧ＧＮＤが供給される。ここで、前述した各保護回路を構成する各ダイオードＤ１と各ダイオードＤ２にそれぞれ接地電源ＧＮＤ及び電源電圧Ｖｃｃを供給するＧＮＤ配線及びＶｃｃ配線（不図示）はそれぞれ各保護回路５５に対応する各基本ブロック５２に接続されている。
【００８２】
上述したように、本実施形態では図９、図１０の断面を有する図８のワンセル５６を多数、整然と配置することで図６、図７に示す半導体集積回路装置が形成される。
【００８３】
ここで、図９、図１０において、最上層メタル５７とパッド５３とを別途の工程で形成した場合、最上層メタル５７とパッド５３の膜厚を相違するように形成してもよい。例えば、Ｖｃｃ配線のインピーダンスを特別に低くしたい場合、最上層メタル５７の膜厚をパッド５３の膜厚よりも（例えば２倍程度となるように）極端に厚く形成してもよい。
【００８４】
また、逆にＧＮＤ配線のインピーダンスを特別に低くしたい場合、最下層メタル５８Ｃの幅ｄ２を可能な限り大きく形成し、当該最下層メタル５８Ｃの幅を拡大すればよい。
【００８５】
以上より、本発明の第２の実施形態では、上述した第１の実施形態の効果に加え、以下の効果を有する
最上層メタル５７を複数の各ワンセル５６の外側に沿って形成し、当該最上層メタル５７の幅を大きく形成することでＶｃｃ配線のインピーダンスを低く設定することができる。加えて、最上層メタル５７の膜厚を設計上可能な限り厚く形成することで、Ｖｃｃ配線のインピーダンスを更に低く設定することができる。
【００８６】
また、最下層メタル５８を複数の各ワンセル５６の内側に幅広に形成し、当該最下層メタル５８の幅を大きく形成することで、ＧＮＤ配線のインピーダンスを低く設定することができる。加えて、当該最下層メタル５８の幅ｄ２を、設計上可能な限り広く形成することで、ＧＮＤ配線のインピーダンスを更に低く設定することができる。
【００８７】
更には、上述した最上層メタル５７をワンセル５６の外側に引き回すこと、当該最上層メタル５７の膜厚を厚く形成すること、最下層メタル５８をワンセル５６の内側に引き回すこと、及び最下層メタル５８の幅を可能な限り大きく形成すること、を必要に応じて選択し、あるいはそれらを同時に実施することで、本発明の半導体集積回路装置の配線インピーダンスを更に低減する相乗効果を有することが可能となる。
【００８８】
尚、本発明では図１のワンセル６、図６のワンセル５６が整然と配置されている旨について開示した。このとき、「整然と」とは保護回路５、５５のＧＮＤ配線に接続された最下層メタル２６、最下層メタル５８が接続するダイオードＤ２をＬＳＩの内側に配置し、Ｖｃｃ配線に接続された中間層メタル２７、７４と接続するダイオードＤ１をＬＳＩの外側に配置することを意味する。加えて、各ワンセル６、５６同士を等間隔で配置する場合も本発明は含む。
【００８９】
加えて、本実施形態ではワンセル５６の外側の最上層メタル５７に電源電圧Ｖｃｃを供給し、内側の最下層メタル５８に接地電圧ＧＮＤを供給したものを開示したが、逆に最上層メタル５７に接地電圧ＧＮＤを供給し、最下層メタル５８に電源電圧Ｖｃｃを供給してもよい。この場合、保護回路のダイオードの向きは、上述した実施例とは反対となる。
【００９０】
また、本発明の第１、第２の実施形態では保護回路５、５５がダイオードである場合の例を開示したが、ＭＯＳトランジスタ、バイポーラトランジスタ、ＰＩＮダイオード、クランプ回路等であってもよい。
【００９１】
【発明の効果】
本発明の半導体集積回路装置によれば、パッドと保護回路とをワンセルとして、基本回路ブロックの周辺に配置しているので、配線間の交差を防止し、回路特性への悪影響を防止できる。また、本発明の半導体集積回路装置によれば、電源配線及び接地配線の低インピーダンス化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置に係る第１の実施形態を示す平面図である。
【図２】本発明の半導体集積回路装置に係る第１の実施形態を示す斜視図である。
【図３】本発明の半導体集積回路装置に係る第１の実施形態を示す平面図である。
【図４】本発明の半導体集積回路装置に係る第１の実施形態を示す断面図である。
【図５】本発明の半導体集積回路装置に係る第１の実施形態を示す断面図である。
【図６】本発明の半導体集積回路装置に係る第２の実施形態を示す平面図である。
【図７】本発明の半導体集積回路装置に係る第２の実施形態を示す斜視図である。
【図８】本発明の半導体集積回路装置に係る第２の実施形態を示す平面図である。
【図９】本発明の半導体集積回路装置に係る第２の実施形態を示す断面図である。
【図１０】本発明の半導体集積回路装置に係る第２の実施形態を示す断面図である。
【図１１】保護回路を示す回路図である。
【図１２】従来の半導体集積回路装置を示す平面図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a protection circuit in a semiconductor integrated circuit device, and more particularly to omitting unnecessary wiring inside a semiconductor integrated circuit device and realizing low impedance wiring.
[0002]
[Prior art]
Generally, a semiconductor integrated circuit device has a possibility that an internal circuit is destroyed when an excessive input voltage is applied to an input terminal from the outside, and various input protection circuits are built in to prevent the destruction of the internal circuit. .
[0003]
For example, in a MOS integrated circuit having a polysilicon gate, a protection circuit 80 as shown in FIG. 11 is provided. This protection circuit 80 is configured by connecting two protection diodes D3 and D4 in series. The cathode side of the protection diode D3 is connected to Vcc (power supply voltage), and the anode side of the protection diode D4 is connected to GND (ground voltage). An input terminal 81 is connected to a connection point 83 between the two protection diodes D3 and D4, and an output terminal 82 is taken out from the connection point 83 and connected to an internal circuit.
[0004]
Generally, an excessive voltage is input to the input terminal 81 of the protection circuit 80 from the outside due to static electricity or the like. Here, when a voltage higher than Vcc is applied, the protection diode D3 conducts to clamp the voltage level of the connection point 83, thereby suppressing the application of a high voltage to the internal circuit beyond the output terminal 82. . When a negative high voltage lower than the GND level is applied, the protection diode D4 conducts to clamp the voltage level at the connection point 83, and a negative high voltage is applied to the internal circuit beyond the output terminal 82. Restrain that.
[0005]
FIG. 12 is a plan view showing a conventional semiconductor integrated circuit device including a protection circuit 80 in an LSI 100. In FIG. 1, as an example, an LSI in which three basic circuit blocks 101A to 101C, 16 pads 102A to 102P, and 16 protection circuits 104A to 104P are arranged is disclosed. Here, the basic circuit block refers to a circuit including a large number of resistance elements, transistors, capacitance elements, and the like therein.
[0006]
The pads 102A to 102P are connected to the basic circuit blocks 101A to 101C via the wiring 103. Each of the protection circuits 104A to 104P is connected to each of the pads 102A to 102P via a wiring 105 so as to be electrically connected to each of the pads.
[0007]
At this time, each of the protection circuits 104A to 104P includes a protection circuit 80 shown in FIG. 11 therein, and the protection circuits 104A to 104P are electrically connected to the Vcc wiring and the GND wiring formed in the LSI 100. In this case, two wirings (not shown) are required in order to conduct electricity. The area occupied by one of the protection circuits 104A to 104P is about １／ to の of the area occupied by one of the pads 102A to 102P.
[0008]
Normally, when determining the layout pattern of the semiconductor integrated circuit device shown in FIG. 12, each element arrangement is determined according to the following procedure.
[0009]
First, the three basic circuit blocks 101A to 101C are arranged so as to be located substantially at the center of the LSI 100. The positional relationship between the three basic circuit blocks is determined in consideration of the chip size and its functional aspects. In FIG. 12, two basic circuit blocks 101A and 101B having the same area are arranged in parallel with the basic circuit block 101C having the largest area.
[0010]
Second, the pads 102A to 102P are arranged around the three basic circuit blocks 101A to 101C at substantially equal intervals.
[0011]
Third, the protection circuits 104A to 104P are arranged in the LSI 100. At this time, since the area occupied by one of the protection circuits 104A to 104P is smaller than the area occupied by one of the pads 102A to 102P, each of the protection circuits 104A to 104P is connected to the basic circuit blocks 101A to 101C and the pad. The gaps formed by the holes 102A to 102P, that is, the so-called dead spaces, are used for the arrangement.
[0012]
Thereafter, a wiring 103 for electrically connecting the basic circuit blocks 101A to 101C and the pads 102A to 102P, and a wiring 105 for electrically connecting the pads 102A to 102P and the protection circuits 104A to 104P, respectively. And are arranged respectively. In addition, in the protection circuits 104A to 104P, wirings electrically connected to the Vcc wiring and the GND wiring are separately arranged.
[0013]
The above-described technique is described in, for example, the following patent documents.
[0014]
[Patent Document]
JP 2001-127249 A
[0015]
[Problems to be solved by the invention]
However, when each element of the conventional semiconductor integrated circuit device shown in FIG. 12 described above is arranged, the following problems are raised.
[0016]
First, since the protection circuits 104A to 104P are arranged using a so-called dead space on the LSI 100, a portion where the wiring 103 and the wiring 105 intersect occurs. For example, paying attention to the pad 102A and the protection circuit 104A at the lower right end of the LSI 100 in FIG. 12, the wiring 103 and the wiring 105 intersect.
[0017]
Thus, when the wiring 103 and the wiring 105 intersect, an unexpected trouble (for example, a short circuit of the signal line or mutual interference) may occur. Furthermore, these wirings 103 and 105 and wirings for conducting the protection circuits 104A to 104P to the Vcc wiring and the GND wiring, respectively, are complicatedly entangled. For this reason, the thickness of the interlayer insulating film between the wirings is further increased, or the number of via holes is required more than expected, and various adverse effects that cannot be expected at the stage of layout pattern design occur.
[0018]
Second, the structure of recent semiconductor integrated circuit devices is stacked, and as a result, the manufacturing process is also complicated. For this reason, the semiconductor integrated circuit device has a disadvantage that the number of wirings increases, the wiring impedance increases, and the characteristics of the LSI 100 cannot be sufficiently exhibited.
[0019]
[Means for Solving the Problems]
Therefore, the present invention has been made in view of the above-described drawbacks. Each protection circuit 104 is arranged adjacent to each pad 102, and the pad 102 and the protection circuit 104 are one set (integrated) in the same cell. And a semiconductor integrated circuit device in which an unnecessary wiring length is reduced. In the laminated structure, the uppermost layer metal is made thicker (thickness), and the lowermost layer metal is made wider so that the impedance of the wiring is reduced.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS. 1 to 5, and a second embodiment of the present invention will be described with reference to FIGS.
[0021]
Hereinafter, a first embodiment of the present invention will be described. FIG. 1 is a plan view of an integrated circuit chip (hereinafter, referred to as LSI 1) according to a first embodiment of the present invention.
[0022]
A pad 3 is formed around the basic circuit block 2, and the basic circuit block 2 and the pad 3 are formed so as to be electrically connected via the wiring 4. At this time, the basic circuit block 2 refers to a circuit including a large number of resistance elements, transistors, capacitance elements, and the like therein.
[0023]
The wiring 4 is a metal wiring connecting both the basic circuit block 2 and the pad 3. The protection circuit 5 arranged so as to be adjacent to the pad 3 is composed of two diodes connected in series. When an excessive input voltage is applied from the outside, a current flows to the Vcc wiring or the GND wiring, respectively. The protection function of clamping the input voltage level by flowing the current is achieved.
[0024]
The uppermost metal layer 7 is a metal wiring formed on the outermost surface of one of the two diodes of the protection circuit 5.
[0025]
In the present embodiment, as an example, one in which three basic circuit blocks 2 and 16 pads 3 are arranged substantially at the center as shown in FIG. 1 is shown. However, the numbers of the basic circuit blocks 2 and the pads 3 are not particularly limited.
[0026]
In the present embodiment, each protection circuit 5 for preventing electrostatic destruction is formed adjacent to each pad 3, and these are treated as one integrated unit (hereinafter, referred to as one cell 6) (FIG. The inside of one circle indicates the one cell 6). The one cell 6 will be described in detail later with reference to FIG.
[0027]
FIG. 2 is a perspective view of the LSI 1 of FIG. 1 as viewed obliquely from above. The wiring 4 in FIG. 1 is omitted for convenience of explanation.
[0028]
The interlayer insulating film 8 is another interlayer insulating film formed on the surface of the LSI 1. Each one-cell 6 is an integrated product of the pad 3 and the protection circuit 5 which are formed on the interlayer insulating film 8 so as to be in the same direction while maintaining a certain regularity.
[0029]
FIG. 3 is an enlarged plan view of the one cell 6. One cell 6 includes pad formation section 10 and protection circuit 5. The pad 3 is formed by continuously forming a rectangular pad installation portion 3a having a large area and a rectangular pad leading portion 3b having a small area. A pad installation part 3a is formed on most of the pad formation part 10.
[0030]
The pad mounting portion 3a forms a bonding wire (not shown) so as to be electrically connected to the basic circuit block 2 shown in FIG. The pad lead-out section 3b is formed continuously with the pad installation section 3a, and is directly connected to the protection circuit 5 formed thereunder. The protection circuit 5 includes two diodes D1 and D2 connected in series.
[0031]
Hereinafter, a sectional view of the one-cell 6 will be described with reference to FIGS. FIG. 4 is a sectional view taken along line X1-X2 in FIG. 3, and FIG. 5 is a sectional view taken along line Y1-Y2 in FIG. However, FIGS. 4 and 5 show enlarged views of the same components in FIG. 3 for convenience of explanation.
[0032]
Hereinafter, FIG. 4 will be described.
[0033]
An N-type semiconductor layer 21 is formed on a P-type semiconductor substrate 20. The semiconductor layer 21 is electrically separated by the element isolation layers 23 and 23a. The element isolation layer 23a is an element isolation layer that separates the two diodes D1 and D2 of the protection circuit 5. That is, the diode D1 is arranged on the near side of the element isolation layer 23a, and the diode D2 is arranged on the far side. The oxide film 24 is a silicon oxide film formed on the main surface of the semiconductor layer 21 by thermal oxidation.
[0034]
The interlayer insulating film 8 is an interlayer insulating film formed on the oxide film 24, and includes therein a plurality of metal layers (for example, a lowermost metal 26 and an intermediate metal 27 in the drawing) formed of metal. A plurality of contact holes 28A and 28B for electrically connecting the metal layer are formed.
[0035]
Next, each metal layer and the like inside the interlayer insulating film 8 will be described. The lowermost metal layer 26 is formed at a desired position on the surface of the oxide film 24 and makes contact with the connection point between the diodes D1 and D2 of the protection circuit 5. The lowermost metal layer 26 is electrically connected to the pad 3 via a contact hole 28A, an intermediate metal layer 27, and a contact hole 28B above. Although the example in which the metal layers in the interlayer insulating film 8 are two layers (the lowermost metal layer 26 and the intermediate metal layer 27) is disclosed herein, the number of the metal layers is not limited in the present embodiment. That is, any number of other intermediate metal layers may exist between the lowermost metal layer 26 and the intermediate metal layer 27.
[0036]
The pad 3 is connected to the uppermost contact hole 28B, is formed at a desired position on the surface of the interlayer insulating film 8, and a bonding wire 29 is formed on the pad installation portion 3a. The bonding wire 29 is formed on the pad installation portion 3a so as to be electrically connected to the basic circuit block 2. Here, there is no particular limitation under the pad mounting portion 3a, and there is no problem even if a structure such as a deep trench is provided.
[0037]
Hereinafter, FIG. 5 will be described.
[0038]
A semiconductor layer 21 formed on a P-type semiconductor substrate 20 is electrically separated by a plurality of element isolation layers 23. The diode D1 and the diode D2 are separated by the element isolation layer 23, and the main surface of the semiconductor layer 21 is covered with an oxide film 24.
[0039]
Both diodes D1 and D2 have P layers 30A and 30B formed by diffusion from the main surface of semiconductor layer 21. The P layer 30A is a P-type diffusion layer of the diode D1, and the P layer 30B is a P-type diffusion layer of the diode D2.
[0040]
The lowermost metal layers 26A, 26B and 26C are metal wirings on the same plane (the same metal layer), are formed on the oxide film 24, and are formed by the N-type semiconductor layer 21 of the diodes D1 and D2 and the P-type diffusion layer. In order to make contact with certain P layers 30A and 30B, they are patterned on the oxide film 24, respectively.
[0041]
At this time, a continuous lowermost metal 26A is formed under the pad lead-out portion 3b so that the P layer 30A of the diode D1 and the N-type semiconductor layer 21 of the diode D2 are electrically connected. The lowermost metal 26A is connected to an intermediate metal 27 via a contact hole 28A, and the intermediate metal 27 is connected to a pad lead-out portion 3b formed on the interlayer insulating film 8 via a contact hole 28B. .
[0042]
In the diode D1, the N layer of the semiconductor layer 21 and the lowermost metal 26B are connected, and the lowermost metal 26B is formed on the interlayer insulating film 8 via the contact hole 28A, the intermediate metal 27, and the contact hole 28B. Connected to upper metal layer 7. In the diode D2, the P layer 30B formed in the N layer of the semiconductor layer 21 is connected to the lowermost metal 26C. The power supply voltage Vcc is supplied to the lowermost metal 26B via the uppermost metal 7, and the ground voltage GND is supplied to the lowermost metal 26C. Here, a GND wiring and a Vcc wiring (not shown) for supplying the ground power supply GND and the power supply voltage Vcc to the respective diodes D1 and D2 constituting the respective protection circuits described above are respectively provided to the respective basic circuits corresponding to the respective protection circuits 5. Connected to block 2.
[0043]
In the present embodiment, the pad lead portion 3b and the uppermost metal layer 7 have the same thickness, but these thicknesses may be different.
[0044]
As described above, in the present embodiment, the semiconductor integrated circuit device shown in FIGS. 1 and 2 is formed by arranging a number of the one-cells 6 of FIG. 3 having the cross sections of FIGS.
[0045]
As described above, the first embodiment of the present invention has the following effects.
[0046]
Since the pad forming section 10 and the protection circuit 5 are integrated into a single cell 6, a wiring for connecting the pad forming section 10 and the protection circuit 5 is not required. As a result, the one cell 6 and each basic circuit block are connected by the single wiring 4, so that the useless wiring does not intersect with each other, and the occurrence of troubles such as short circuit can be reduced. Further, a step of separately forming a metal wiring for connecting the protection circuit to the power supply voltage Vcc and the ground voltage GND as in the related art can be omitted.
[0047]
Further, since the pad forming section 10 and the protection circuit 5 are integrated into one cell 6, there is an advantage that once the same thing is produced in the pattern design stage, the same thing may be copied many times. However, in the related art, it is necessary to arrange the protection circuits 104A to 104P in the dead space in the LSI 100. Therefore, in the present embodiment, since it is handled by the one-cell 6 already integrated, unnecessary use thereof is omitted, and the working efficiency is improved. This can greatly reduce the time from design to completion.
[0048]
Further, since there is no intersection between the wiring for electrostatic breakdown, the wiring for signal wiring, and the metal layer, it is possible to perform signal wiring with extremely high precision.
[0049]
Next, a second embodiment of the present invention will be described. FIG. 6 is a plan view of an integrated circuit (hereinafter, referred to as an LSI 50) according to a second embodiment of the present invention.
[0050]
A pad 53 is formed around the basic circuit block 52, and the basic circuit block 52 and the pad 53 are formed so as to be electrically connected via the wiring 54. At this time, the basic circuit block 52 is a circuit including a large number of resistance elements, transistors, capacitance elements, and the like therein.
[0051]
The wiring 54 is a metal wiring that connects both the basic circuit block 52 and the pad 53. The protection circuit 55 arranged adjacent to the pad 53 is composed of two diodes connected in series.
[0052]
In this embodiment, three basic circuit blocks 52 and sixteen pads 53 are arranged at substantially the center, as in the first embodiment described above. Similarly, the numbers of the basic circuit blocks 52 and the pads 53 are not particularly limited.
[0053]
Also in the present embodiment, each protection circuit 55 for preventing electrostatic destruction is formed adjacent to each pad 53, and these are similarly treated as one cell 56.
[0054]
The semiconductor integrated circuit device shown in FIG. 6 has a laminated structure in which a plurality of metal wirings are formed. In the present embodiment, the uppermost metal layer 57 and the lowermost metal layer 58 of the metal are formed outside and inside the one-cell 56 arranged regularly.
[0055]
FIG. 7 is a perspective view of the plan view of FIG. 6 as viewed obliquely from above. The interlayer insulating film 59 is an interlayer insulating film formed on the surface of the LSI 50. Further, each one cell 56 is an integrated product of the pad 53 and the protection circuit 55 formed on the interlayer insulating film 59 so as to be in the same direction while maintaining a certain regularity.
[0056]
Here, the uppermost layer metal 57 is formed by sputtering aluminum, is routed along the outside of the plurality of one-cells 56 while maintaining the width d1, and is connected to the diodes D1 outside the protection circuits 55.
[0057]
As described above, since the uppermost layer metal 57 is formed by extending along the outside of the plurality of one-cells 56, the width of the uppermost layer metal 57 is increased, and the width of the Vcc wiring formed by the uppermost layer metal 57 is reduced. This is for realizing low impedance.
[0058]
Here, the lowermost metal 58 is formed by sputtering aluminum in the same manner as the uppermost metal 57, and maintains a width d2 to increase a wide area inside the one cell 56 between the one cell 56 and the basic circuit block 52. And is connected to a diode D2 inside each protection circuit 55.
[0059]
As described above, since the lowermost layer metal 58 is formed widely inside the plurality of one-cells 56, the width of the lowermost layer metal 58 is increased, and the impedance of the GND wiring formed by the lowermost layer metal 58 is reduced. Is intended to be realized.
[0060]
In the example described above, the uppermost metal layer 57 and the lowermost metal layer 58 have been described as holding a certain width d1, d2. However, the widths d1, d2 are desirably formed as wide as possible in design. This is because the Vcc wiring and the GND wiring described above are intended to have lower impedance.
[0061]
FIG. 8 is an enlarged plan view of one cell 56.
[0062]
The uppermost layer metal 57 is formed around the LSI 50 along the outside of the one cell 56 while maintaining the width d1, and is a metal wiring continuous with the surface of the diode D1 of the protection circuit 55.
[0063]
The lowermost metal 58 is a wide metal wiring formed inside the one cell 56 while maintaining the width d2. Here, the lowermost metal layer 58 is formed below the interlayer insulating film 59 on the surface of an oxide film 73 described later.
[0064]
Here, in FIG. 3, the width d1 of the uppermost metal layer 57 is disclosed to be smaller than the width d2 of the lowermost metal layer 58. However, in the present embodiment, there is no particular limitation on the width, but by forming the width d2 of the lowermost metal 58 as wide as possible, the impedance of the GND wiring formed by the lowermost metal 58 can be improved. Can be reduced to the maximum.
[0065]
One cell 56 includes pad formation section 60 and protection circuit 55. The pad 53 is formed by continuously forming a rectangular pad mounting portion 53a having a large area and a rectangular pad leading portion 53b having a small area. A pad installation part 53a is formed on most of the pad formation part 60.
[0066]
The pad mounting portion 53a is electrically connected to the basic circuit block 52 shown in FIG. 6 by a wiring 54, and forms a bonding wire (not shown) thereon. The pad lead-out part 53b is formed continuously with the pad installation part 53a, and is directly connected to the protection circuit 55 formed thereunder. The protection circuit 55 includes two diodes D1 and D2 connected in series.
[0067]
Hereinafter, a sectional view of the one-cell 56 will be described with reference to FIGS. 9 is a sectional view taken along line X11-X12 in FIG. 8, and FIG. 10 is a sectional view taken along line Y11-Y12 in FIG. However, FIGS. 9 and 10 show diagrams that are larger than the same components in FIG. 8 for convenience of explanation.
[0068]
Hereinafter, FIG. 9 will be described.
[0069]
An N-type semiconductor layer 71 is formed on a P-type semiconductor substrate 70. The semiconductor layer 71 is electrically separated by the element isolation layers 72 and 72a. The element isolation layer 72a is an element isolation layer that separates the two diodes D1 and D2 of the protection circuit 55. That is, the diode D1 is arranged on the near side of the element isolation layer 72a, and the diode D2 is arranged on the far side. Oxide film 73 is a silicon oxide film formed on the main surface of semiconductor layer 71 by thermal oxidation.
[0070]
The interlayer insulating film 59 is an interlayer insulating film formed on the oxide film 73, and includes therein a plurality of metal layers (for example, a lowermost metal 58 and an intermediate metal 74 in the drawing) formed of metal. A plurality of contact holes 75A and 75B for electrically connecting the metal layer are formed.
[0071]
Next, each metal layer and the like inside the interlayer insulating film 59 will be described. The lowermost metal layer 58 is formed at a desired position on the surface of the oxide film 73 and makes contact with the connection point of the diodes D1 and D2 of the protection circuit 55. Above the lowermost metal layer 58, there is conduction with the pad 53 via a contact hole 75A, an intermediate layer metal 74, and a contact hole 75B. Although the example in which the metal layers in the interlayer insulating film 59 are two layers (the lowermost metal layer 58 and the intermediate metal layer 74) is disclosed herein, the number of the metal layers is not limited in the present embodiment. That is, any number of other intermediate metal layers may exist between the lowermost metal layer 58 and the intermediate metal layer 74.
[0072]
The pad mounting portion 53a of the pad 53 is connected to the uppermost contact hole 75B, is formed at a desired position on the surface of the interlayer insulating film 59, and a bonding wire 76 is formed on the pad mounting portion 53a. . The bonding wire 76 is formed on the pad installation portion 53a so as to be electrically connected to the basic circuit block 52. Here, there is no particular limitation under the pad installation portion 53a, and there is no problem even if a structure such as a deep trench is provided.
[0073]
The uppermost metal layer 57 is formed on the interlayer insulating film 59 outside the protection circuit 55 so as to have a width d1.
[0074]
In the present embodiment, the case where the uppermost layer metal 57 and the pad 53 in FIGS. 6 and 7 are formed by the same sputtering is also included. In this case, the pad 53 becomes a metal wiring located on the uppermost layer of the one cell 56. It has the same thickness as the uppermost metal layer 57. Further, the uppermost layer metal 57 and the pad 53 may be separately formed so as to have different thicknesses.
[0075]
Hereinafter, FIG. 10 will be described.
[0076]
A semiconductor layer 71 formed on a P-type semiconductor substrate 70 is electrically separated by a plurality of element isolation layers 72. The diode D1 and the diode D2 are separated by the element isolation layer 72, and the main surface of the semiconductor layer 21 is covered with an oxide film 73.
[0077]
Both diodes D1 and D2 have P layers 77A and 77B formed by diffusion from the main surface of semiconductor layer 71. The P layer 77A is a P-type diffusion layer of the diode D1, and the P layer 77B is a P-type diffusion layer of the diode D2.
[0078]
The lowermost metal layers 58A, 58B, 58C are metal wirings on the same plane (same metal layer), are formed on the oxide film 73, and are formed by the N-type semiconductor layer 71 of the diodes D1, D2 and the P-type diffusion layer. In order to make contact with certain P layers 77A and 77B, they are patterned on oxide film 73, respectively.
[0079]
Here, the lowermost metal layer 58A is a metal wiring for electrically connecting the P layer 77A of the diode D1 and the N layer of the diode D2. The lowermost metal layer 58A is connected to an intermediate metal layer 74 via a contact hole 75A, and the intermediate metal layer 74 is connected to a pad lead portion 53b of the pad 53 via another contact hole 75B.
[0080]
The lowermost metal layer 58B is a metal wiring connected to the N layer of the diode D1. Similarly, the lowermost metal layer 58B is electrically connected to the uppermost metal layer 57 via the contact hole 75A, the intermediate metal layer 74, and the contact hole 75B. . Here, the outer side (left side in the figure) of the diode D1 in the uppermost layer metal 57 corresponds to the width d1 shown in FIG.
[0081]
The lowermost metal 58C is a metal wiring electrically connected to the P layer 77B of the diode D2, and the outermost side (right side in the figure) of the lowermost metal 58C than the diode D2 has a width d2 shown in FIG. Corresponds to. The power supply voltage Vcc is supplied to the lowermost metal 58B via the uppermost metal 57, and the ground voltage GND is supplied to the lowermost metal 58C. Here, the GND wiring and the Vcc wiring (not shown) for supplying the ground power supply GND and the power supply voltage Vcc to the respective diodes D1 and D2 constituting the respective protection circuits described above are respectively provided to the respective basic circuits corresponding to the respective protection circuits 55. Connected to block 52.
[0082]
As described above, in the present embodiment, the semiconductor integrated circuit device shown in FIGS. 6 and 7 is formed by arranging a large number of the one-cells 56 of FIG. 8 having the cross sections of FIGS.
[0083]
Here, in FIGS. 9 and 10, when the uppermost layer metal 57 and the pad 53 are formed in separate steps, the uppermost layer metal 57 and the pad 53 may be formed to have different thicknesses. For example, when it is desired to lower the impedance of the Vcc wiring particularly, the thickness of the uppermost metal layer 57 may be formed to be extremely thicker (for example, about twice) than the thickness of the pad 53.
[0084]
Conversely, when it is desired to particularly lower the impedance of the GND wiring, the width d2 of the lowermost metal 58C may be formed as large as possible, and the width of the lowermost metal 58C may be increased.
[0085]
As described above, the second embodiment of the present invention has the following effects in addition to the effects of the above-described first embodiment.
By forming the uppermost layer metal 57 along the outside of each of the plurality of one cells 56 and forming the uppermost layer metal 57 to have a large width, the impedance of the Vcc wiring can be set low. In addition, by forming the uppermost layer metal 57 as thick as possible in design, the impedance of the Vcc wiring can be set even lower.
[0086]
Further, by forming the lowermost metal 58 wide inside each of the plurality of one-cells 56 and making the width of the lowermost metal 58 large, the impedance of the GND wiring can be set low. In addition, by forming the width d2 of the lowermost metal layer 58 as wide as possible in design, the impedance of the GND wiring can be further reduced.
[0087]
Further, the above-described uppermost metal 57 is routed outside the one-cell 56, the thickness of the uppermost metal 57 is increased, the lowermost metal 58 is routed inside the one-cell 56, and the lowermost metal 58 is formed. The width of the semiconductor integrated circuit device of the present invention can be further reduced by selecting the width as large as possible as necessary, or by simultaneously implementing them. Become.
[0088]
The present invention discloses that the one-cell 6 in FIG. 1 and the one-cell 56 in FIG. 6 are arranged in an orderly manner. At this time, “orderly” means that the lowermost metal 26 connected to the GND wiring of the protection circuits 5 and 55 and the diode D2 connected to the lowermost metal 58 are disposed inside the LSI, and the intermediate layer connected to the Vcc wiring This means that the diode D1 connected to the metals 27 and 74 is arranged outside the LSI. In addition, the present invention includes a case where the one cells 6 and 56 are arranged at equal intervals.
[0089]
In addition, in the present embodiment, the power supply voltage Vcc is supplied to the outermost metal layer 57 outside the one-cell 56, and the ground voltage GND is supplied to the innermost lower metal layer 58. The power supply voltage Vcc may be supplied to the lowermost metal layer 58 by supplying the ground voltage GND. In this case, the direction of the diode of the protection circuit is opposite to that of the above-described embodiment.
[0090]
Further, in the first and second embodiments of the present invention, an example in which the protection circuits 5 and 55 are diodes is disclosed, but may be MOS transistors, bipolar transistors, PIN diodes, clamp circuits, and the like.
[0091]
【The invention's effect】
According to the semiconductor integrated circuit device of the present invention, since the pad and the protection circuit are arranged as one cell around the basic circuit block, it is possible to prevent intersections between wirings and prevent adverse effects on circuit characteristics. Further, according to the semiconductor integrated circuit device of the present invention, the impedance of the power supply wiring and the ground wiring can be reduced.
[Brief description of the drawings]
FIG. 1 is a plan view showing a first embodiment of a semiconductor integrated circuit device of the present invention.
FIG. 2 is a perspective view showing a first embodiment of the semiconductor integrated circuit device of the present invention.
FIG. 3 is a plan view showing a first embodiment of the semiconductor integrated circuit device of the present invention.
FIG. 4 is a sectional view showing a first embodiment of the semiconductor integrated circuit device of the present invention.
FIG. 5 is a sectional view showing a first embodiment of the semiconductor integrated circuit device of the present invention.
FIG. 6 is a plan view showing a second embodiment according to the semiconductor integrated circuit device of the present invention.
FIG. 7 is a perspective view showing a second embodiment according to the semiconductor integrated circuit device of the present invention.
FIG. 8 is a plan view showing a second embodiment according to the semiconductor integrated circuit device of the present invention.
FIG. 9 is a sectional view showing a second embodiment according to the semiconductor integrated circuit device of the present invention.
FIG. 10 is a sectional view showing a second embodiment of the semiconductor integrated circuit device of the present invention.
FIG. 11 is a circuit diagram showing a protection circuit.
FIG. 12 is a plan view showing a conventional semiconductor integrated circuit device.

Claims

A circuit block;
A pad electrically connected to the circuit block;
Having a protection circuit electrically connected to the pad,
A semiconductor integrated circuit device, wherein the pad and the protection circuit are constituted by one cell arranged adjacent to each other, and a plurality of the cells are arranged around the circuit block.

A first metal wiring for supplying a first potential to the protection circuit, and a second metal wiring for supplying a second potential different from the first potential to the protection circuit; 2. The semiconductor integrated circuit device according to claim 1, wherein a metal wiring is arranged outside the plurality of cells, and the second metal wiring is arranged in a region between the plurality of cells and the circuit block. .

3. The semiconductor integrated circuit device according to claim 2, wherein said first metal wiring and said second metal wiring are formed in different wiring layers.

2. The semiconductor integrated circuit device according to claim 1, wherein the protection circuit has a first diode and a second diode connected in series.

A power supply line for supplying a power supply voltage level to a cathode of the first diode; and a ground line for supplying a ground level to an anode of the second diode, wherein the power supply line is arranged outside the plurality of cells. 5. The semiconductor integrated circuit device according to claim 4, wherein said ground wiring is arranged in a region between said plurality of cells and said circuit block.

6. The semiconductor integrated circuit device according to claim 5, wherein said power supply wiring is formed of an uppermost metal, and said ground wiring is formed of a lowermost metal.