JPH06290045A - 並列演算処理装置の演算エラー検出方式 - Google Patents
並列演算処理装置の演算エラー検出方式Info
- Publication number
- JPH06290045A JPH06290045A JP5076512A JP7651293A JPH06290045A JP H06290045 A JPH06290045 A JP H06290045A JP 5076512 A JP5076512 A JP 5076512A JP 7651293 A JP7651293 A JP 7651293A JP H06290045 A JPH06290045 A JP H06290045A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- error
- parallel
- processing
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 演算エラーを発生する可能性を持つような演
算処理に対しても、命令の再配置、先行処理及び並列演
算処理を可能にして、並列処理の機会を増加させ、処理
時間の短縮を図って性能を向上させることを目的とす
る。 【構成】 実行優先度に応じて命令を再配置し、並列演
算を行う並列演算処理装置において、演算エラーが発生
した時、このエラー情報を演算結果データが格納される
データレジスタ１に対応して格納する演算エラーフラグ
２と、この演算エラーフラグ２に格納されるエラー情報
を、演算実行時に演算対象のデータレジスタ１に対応し
て取出し、新たな演算の結果発生するエラー情報との論
理和をとって再格納する論理和回路３と、演算結果のデ
ータレジスタからの取出しに対応し、演算エラーフラグ
からエラー情報を取出すと共に、このエラー情報から演
算エラーの有無を判別し、エラーが有れば演算エラー割
込み信号８を発生させる選択・判定機構５、６、７とを
備えたことを特徴とする。
算処理に対しても、命令の再配置、先行処理及び並列演
算処理を可能にして、並列処理の機会を増加させ、処理
時間の短縮を図って性能を向上させることを目的とす
る。 【構成】 実行優先度に応じて命令を再配置し、並列演
算を行う並列演算処理装置において、演算エラーが発生
した時、このエラー情報を演算結果データが格納される
データレジスタ１に対応して格納する演算エラーフラグ
２と、この演算エラーフラグ２に格納されるエラー情報
を、演算実行時に演算対象のデータレジスタ１に対応し
て取出し、新たな演算の結果発生するエラー情報との論
理和をとって再格納する論理和回路３と、演算結果のデ
ータレジスタからの取出しに対応し、演算エラーフラグ
からエラー情報を取出すと共に、このエラー情報から演
算エラーの有無を判別し、エラーが有れば演算エラー割
込み信号８を発生させる選択・判定機構５、６、７とを
備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、電子計算機等におい
て実行優先度に応じて命令を再配置し、並列演算を行う
並列演算処理装置における、先行処理中に発生した演算
エラーの保持、及びこの保持する演算エラーを必要に応
じて検索し、演算エラー割込みを発生可能にする演算エ
ラーの検出方式に関する。
て実行優先度に応じて命令を再配置し、並列演算を行う
並列演算処理装置における、先行処理中に発生した演算
エラーの保持、及びこの保持する演算エラーを必要に応
じて検索し、演算エラー割込みを発生可能にする演算エ
ラーの検出方式に関する。
【０００２】
【従来の技術】電子計算機等において実行優先度に応じ
て命令を再配置し、並列演算を行う並列演算処理装置に
おいては、実行時間の長い命令はなるべく早く命令をス
タートさせた方が全体としての実行時間が短くなる。
て命令を再配置し、並列演算を行う並列演算処理装置に
おいては、実行時間の長い命令はなるべく早く命令をス
タートさせた方が全体としての実行時間が短くなる。
【０００３】例えば、ある演算処理Ａを実行し、その結
果を判定して「真」であれば演算処理Ｂを、「偽」であ
れば演算処理Ｃを実行するような場合を想定する。この
時、演算処理Ａの実行が終了してから、その結果に応じ
て演算処理ＢあるいはＣを実行するのではこれら一連の
処理全体の実行時間は最も長くなってしまう。処理時間
を短くするためには、処理Ａと並行して同時、あるいは
出来るだけ早い時点で処理Ｂと処理Ｃの実行を開始する
ようにしなければならない。
果を判定して「真」であれば演算処理Ｂを、「偽」であ
れば演算処理Ｃを実行するような場合を想定する。この
時、演算処理Ａの実行が終了してから、その結果に応じ
て演算処理ＢあるいはＣを実行するのではこれら一連の
処理全体の実行時間は最も長くなってしまう。処理時間
を短くするためには、処理Ａと並行して同時、あるいは
出来るだけ早い時点で処理Ｂと処理Ｃの実行を開始する
ようにしなければならない。
【０００４】処理Ａと同時に処理Ｂ、Ｃも全て並列に実
行するのが最も望ましいが、もし同時に２つの演算処理
しか実行できなければＡ、Ｂ、Ｃそれぞれの演算に要す
るであろう時間を比較し、よりよい組合せを選んで命令
の再配置を行い、並列演算処理を実行する。例えば処理
Ｃに要する時間が長く、処理Ｂと処理Ａとを合わせた時
間にほぼ一致するような場合であれば、処理Ａと処理Ｃ
とを先ず実行し、処理Ａが終われば処理Ｂにかかる。そ
して最後に処理Ａの結果を判定し、処理Ｂあるいは処理
Ｃの演算結果の内、一方を最終結果として出力するとい
うような制御を行うことになる。
行するのが最も望ましいが、もし同時に２つの演算処理
しか実行できなければＡ、Ｂ、Ｃそれぞれの演算に要す
るであろう時間を比較し、よりよい組合せを選んで命令
の再配置を行い、並列演算処理を実行する。例えば処理
Ｃに要する時間が長く、処理Ｂと処理Ａとを合わせた時
間にほぼ一致するような場合であれば、処理Ａと処理Ｃ
とを先ず実行し、処理Ａが終われば処理Ｂにかかる。そ
して最後に処理Ａの結果を判定し、処理Ｂあるいは処理
Ｃの演算結果の内、一方を最終結果として出力するとい
うような制御を行うことになる。
【０００５】このようにして、並列演算により処理時間
の短縮を図ることができる。
の短縮を図ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、ある一
定の条件でのみ実行される命令で、かつ、例えば入力デ
ータによって演算エラー割込みが発生する可能性のある
ような命令では、同じ実行条件の範囲内でしか命令再配
置できない。
定の条件でのみ実行される命令で、かつ、例えば入力デ
ータによって演算エラー割込みが発生する可能性のある
ような命令では、同じ実行条件の範囲内でしか命令再配
置できない。
【０００７】即ち、上述の処理例をもって説明すれば、
例えば処理Ｃにおいて演算エラーが発生する可能性があ
るとすると、処理Ａの結果が「偽」であれば演算エラー
を生じてエラー割込みを発生することが正常であり、か
つ必要でもあるが、もし処理Ａの結果が「真」であれば
処理Ｃは実行されないはずであり、ここで演算エラー割
込みが発生しては正しく処理が行われないことになって
しまう。
例えば処理Ｃにおいて演算エラーが発生する可能性があ
るとすると、処理Ａの結果が「偽」であれば演算エラー
を生じてエラー割込みを発生することが正常であり、か
つ必要でもあるが、もし処理Ａの結果が「真」であれば
処理Ｃは実行されないはずであり、ここで演算エラー割
込みが発生しては正しく処理が行われないことになって
しまう。
【０００８】従って、このようなある一定の条件でのみ
実行される命令で、かつ演算エラー発生の可能性がある
処理は、確かにその処理が実行されるという条件の範囲
内でしか実行を開始させることができず、命令再配置し
て並列処理を行い、処理時間を短縮することができなく
なってしまう。
実行される命令で、かつ演算エラー発生の可能性がある
処理は、確かにその処理が実行されるという条件の範囲
内でしか実行を開始させることができず、命令再配置し
て並列処理を行い、処理時間を短縮することができなく
なってしまう。
【０００９】ここで、演算エラーによる割込みを禁止す
れば、再配置して並列処理を実行することが可能になる
が、この場合は演算エラーが生じても割込みが発生しな
くなり、やはり正常な処理が行われないことになる。そ
して、例えばプログラムミスを検出する等の手段を失う
といった実害をもたらすことになる。
れば、再配置して並列処理を実行することが可能になる
が、この場合は演算エラーが生じても割込みが発生しな
くなり、やはり正常な処理が行われないことになる。そ
して、例えばプログラムミスを検出する等の手段を失う
といった実害をもたらすことになる。
【００１０】この発明は、このような従来の問題点に鑑
みてなされたものであり、命令再配置し、並行処理を実
行するような場合に、その中で演算エラーが生じても直
ちに演算エラー割込みを発生させること無く、そのまま
処理の継続を可能にすると共に、必要に応じて前記演算
エラーの発生の有無を検索し、割込みの発生を可能にす
るような並列演算処理装置に置ける演算エラー検出方式
を提供することを目的とするものである。
みてなされたものであり、命令再配置し、並行処理を実
行するような場合に、その中で演算エラーが生じても直
ちに演算エラー割込みを発生させること無く、そのまま
処理の継続を可能にすると共に、必要に応じて前記演算
エラーの発生の有無を検索し、割込みの発生を可能にす
るような並列演算処理装置に置ける演算エラー検出方式
を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る並列演算処理装置の演算エラー
検出方式では、演算結果と共に、演算エラー発生情報も
並行して保持できるようにし、かつ任意にこの保持され
た演算エラー発生情報を検索してエラー割込みを発生さ
せ得るようにすることで、優先度の高い処理の先行実行
を可能とし、かつプログラムエラーの検出等の機能も損
なうことなく実行可能としている。
るために、本発明に係る並列演算処理装置の演算エラー
検出方式では、演算結果と共に、演算エラー発生情報も
並行して保持できるようにし、かつ任意にこの保持され
た演算エラー発生情報を検索してエラー割込みを発生さ
せ得るようにすることで、優先度の高い処理の先行実行
を可能とし、かつプログラムエラーの検出等の機能も損
なうことなく実行可能としている。
【００１２】即ち、演算エラーが発生した時、このエラ
ー情報を演算結果データが格納されるデータレジスタに
対応して格納する演算エラーフラグと、この演算エラー
フラグに格納されるエラー情報を、演算実行時に演算対
象のデータレジスタに対応して取出し、新たな演算の結
果発生するエラー情報との論理和をとって再格納する論
理和回路と、演算結果のデータレジスタからの取出しに
対応し、演算エラーフラグからエラー情報を取出すと共
に、このエラー情報から演算エラーの有無を判別し、エ
ラーが有れば演算エラー割込み信号を発生させる選択・
判定機構とを備えて成ることを最も主要な特徴とするも
のである。
ー情報を演算結果データが格納されるデータレジスタに
対応して格納する演算エラーフラグと、この演算エラー
フラグに格納されるエラー情報を、演算実行時に演算対
象のデータレジスタに対応して取出し、新たな演算の結
果発生するエラー情報との論理和をとって再格納する論
理和回路と、演算結果のデータレジスタからの取出しに
対応し、演算エラーフラグからエラー情報を取出すと共
に、このエラー情報から演算エラーの有無を判別し、エ
ラーが有れば演算エラー割込み信号を発生させる選択・
判定機構とを備えて成ることを最も主要な特徴とするも
のである。
【００１３】
【作用】このような構成を備えた並列演算処理装置の演
算エラー検出方式であれば、命令再配置され並列実行さ
れている処理の中で、もし演算エラーが生じても、直ち
に演算エラー割込みが発生することはなく処理は継続実
行される。かつ、演算エラーが生じた時のエラー情報
は、当該演算結果が格納されるデータレジスタに対応し
て演算エラーフラグ内に格納・保持される。
算エラー検出方式であれば、命令再配置され並列実行さ
れている処理の中で、もし演算エラーが生じても、直ち
に演算エラー割込みが発生することはなく処理は継続実
行される。かつ、演算エラーが生じた時のエラー情報
は、当該演算結果が格納されるデータレジスタに対応し
て演算エラーフラグ内に格納・保持される。
【００１４】また、この演算エラーが生じた演算結果の
データを用いて他の演算が実施される場合には、前記演
算エラーフラグ内に保持されるエラー情報が同時に取出
され、新たな演算による結果のデータと共に、そのエラ
ー情報との論理和が求められて対応して格納される。
（即ち、一度演算エラーが発生したデータについては、
そのデータを用いた以降の全ての演算結果にエラー情報
が付随していくことになる。） そして、最後に演算結果のデータが取出される時に、対
応して前記演算エラーフラグに保持されている演算エラ
ー情報も取出されて検索され、エラーがあれば初めて演
算エラー割込みが発生可能になる。
データを用いて他の演算が実施される場合には、前記演
算エラーフラグ内に保持されるエラー情報が同時に取出
され、新たな演算による結果のデータと共に、そのエラ
ー情報との論理和が求められて対応して格納される。
（即ち、一度演算エラーが発生したデータについては、
そのデータを用いた以降の全ての演算結果にエラー情報
が付随していくことになる。） そして、最後に演算結果のデータが取出される時に、対
応して前記演算エラーフラグに保持されている演算エラ
ー情報も取出されて検索され、エラーがあれば初めて演
算エラー割込みが発生可能になる。
【００１５】このようにして、演算エラー発生の可能性
の有無に拘らず、実行優先度に応じて命令再配置して並
列演算処理を実行することが可能になると共に、途中で
演算エラーがあったか否かを最終結果のデータを取出す
際にそのデータに対応して確認し、演算エラー割込みを
発生させることが可能になる。
の有無に拘らず、実行優先度に応じて命令再配置して並
列演算処理を実行することが可能になると共に、途中で
演算エラーがあったか否かを最終結果のデータを取出す
際にそのデータに対応して確認し、演算エラー割込みを
発生させることが可能になる。
【００１６】
【実施例】図１は、この発明に係る並列演算処理装置の
演算エラー検出方式を適用した一実施例の電子計算機シ
ステムの要部構成を示す図である。
演算エラー検出方式を適用した一実施例の電子計算機シ
ステムの要部構成を示す図である。
【００１７】複数の演算対象ないし演算結果等のデータ
を格納するレジスタファイルであるデータレジスタ１
と、このデータレジスタ１から任意のデータを選択して
入力とし、演算を実行し、その結果をまた任意のデータ
レジスタに格納する演算器３がある。演算器３からは、
実行した演算処理において演算エラーが生じた時、その
エラー情報が演算結果データと共に出力されるよう構成
されている。
を格納するレジスタファイルであるデータレジスタ１
と、このデータレジスタ１から任意のデータを選択して
入力とし、演算を実行し、その結果をまた任意のデータ
レジスタに格納する演算器３がある。演算器３からは、
実行した演算処理において演算エラーが生じた時、その
エラー情報が演算結果データと共に出力されるよう構成
されている。
【００１８】そして、実行優先度に応じ、命令を再配置
して並列演算を行う中で、演算器３における演算におい
て演算エラーが発生した時、このエラー情報を演算結果
データが格納されるデータレジスタ１に対応して格納す
る演算エラーフラグ２と、この演算エラーフラグ２に格
納されるエラー情報を、演算実行時に演算対象のデータ
レジスタ１に対応して取出し、新たな演算の結果演算器
３から発生するエラー情報との論理和をとって再格納す
るＯＲ回路４が設けられている。
して並列演算を行う中で、演算器３における演算におい
て演算エラーが発生した時、このエラー情報を演算結果
データが格納されるデータレジスタ１に対応して格納す
る演算エラーフラグ２と、この演算エラーフラグ２に格
納されるエラー情報を、演算実行時に演算対象のデータ
レジスタ１に対応して取出し、新たな演算の結果演算器
３から発生するエラー情報との論理和をとって再格納す
るＯＲ回路４が設けられている。
【００１９】さらに、演算結果のデータレジスタ１から
の取出しに対応し、演算エラーフラグ２からエラー情報
を取出すと共に、このエラー情報から演算エラーの有無
を判別し、エラーが有れば演算エラー割込み信号８を発
生させる選択・判定機構として条件判定回路５、及びセ
レクタ６、７が設けられている。
の取出しに対応し、演算エラーフラグ２からエラー情報
を取出すと共に、このエラー情報から演算エラーの有無
を判別し、エラーが有れば演算エラー割込み信号８を発
生させる選択・判定機構として条件判定回路５、及びセ
レクタ６、７が設けられている。
【００２０】条件判定回路５は、例えば演算器３の演算
結果に応じ、データを取出すべきデータレジスタ１を判
別してその選択信号をセレクタ６及び７に送付する。セ
レクタ６はこの選択信号に従ってデータレジスタ１から
データを選択出力する。この時、条件判定回路５から送
付される選択信号に従い、セレクタ７は、演算エラーフ
ラグ２から当該データに対応する演算エラー情報を選択
して取出す。そして、もし、選択した演算エラー情報内
に演算エラー割込みを発生させるべき情報があれば演算
エラー割込み信号８をオンにして出力する。
結果に応じ、データを取出すべきデータレジスタ１を判
別してその選択信号をセレクタ６及び７に送付する。セ
レクタ６はこの選択信号に従ってデータレジスタ１から
データを選択出力する。この時、条件判定回路５から送
付される選択信号に従い、セレクタ７は、演算エラーフ
ラグ２から当該データに対応する演算エラー情報を選択
して取出す。そして、もし、選択した演算エラー情報内
に演算エラー割込みを発生させるべき情報があれば演算
エラー割込み信号８をオンにして出力する。
【００２１】図２に、並列演算処理の対象としての一連
の演算処理例を示す。
の演算処理例を示す。
【００２２】例えば、ある演算処理Ａを実行し、その結
果を判定して「真」であれば演算処理Ｂを、「偽」であ
れば演算処理Ｃを実行するような場合を想定する。この
時、演算処理Ａの実行が終了してから、その結果に応じ
て演算処理ＢあるいはＣを実行するのではこれら一連の
処理全体の実行時間は最も長くなってしまう。処理時間
を短くするためには、処理Ａと並行して同時、あるいは
出来るだけ早い時点で処理Ｂと処理Ｃの実行を開始する
ようにしなければならない。
果を判定して「真」であれば演算処理Ｂを、「偽」であ
れば演算処理Ｃを実行するような場合を想定する。この
時、演算処理Ａの実行が終了してから、その結果に応じ
て演算処理ＢあるいはＣを実行するのではこれら一連の
処理全体の実行時間は最も長くなってしまう。処理時間
を短くするためには、処理Ａと並行して同時、あるいは
出来るだけ早い時点で処理Ｂと処理Ｃの実行を開始する
ようにしなければならない。
【００２３】図３に並列演算の処理例を示したように、
処理Ａと同時に処理Ｂ、Ｃも全て並列に実行するのが最
も望ましい。しかし、もし同時に２つの演算処理しか実
行できなければＡ、Ｂ、Ｃそれぞれの演算に要するであ
ろう時間を比較し、よりよい組合せを選んで命令の再配
置を行い、並列演算処理を実行する。例えば処理Ｂに要
する時間が長く、処理Ａと処理Ｃとを合わせた時間にほ
ぼ一致するような場合であれば、処理Ａと処理Ｂとを先
ず実行し、処理Ａが終われば処理Ｃにかかる。そして最
後に処理Ａの結果を判定し、処理Ｂあるいは処理Ｃの演
算結果の内、一方を最終結果として出力するというよう
な制御を行うことになる。
処理Ａと同時に処理Ｂ、Ｃも全て並列に実行するのが最
も望ましい。しかし、もし同時に２つの演算処理しか実
行できなければＡ、Ｂ、Ｃそれぞれの演算に要するであ
ろう時間を比較し、よりよい組合せを選んで命令の再配
置を行い、並列演算処理を実行する。例えば処理Ｂに要
する時間が長く、処理Ａと処理Ｃとを合わせた時間にほ
ぼ一致するような場合であれば、処理Ａと処理Ｂとを先
ず実行し、処理Ａが終われば処理Ｃにかかる。そして最
後に処理Ａの結果を判定し、処理Ｂあるいは処理Ｃの演
算結果の内、一方を最終結果として出力するというよう
な制御を行うことになる。
【００２４】ここで、もし処理Ｂ内に、演算エラーを発
生させる可能性のあるような演算が含まれているとす
る。例えば数値０による割算、オーバーフローやアンダ
ーフローを起こすような加減乗除算等々である。実際の
例としては次のようなものがある。
生させる可能性のあるような演算が含まれているとす
る。例えば数値０による割算、オーバーフローやアンダ
ーフローを起こすような加減乗除算等々である。実際の
例としては次のようなものがある。
【００２５】Ｚ＝（Ｘ！＝０）？Ｙ／Ｘ：１；
（Ｃ言語による例） 上述の演算処理では、先ずデータ「Ｘ」の値を「０」と
比較し、「０」でなければデータ「Ｙ」の値をデータ
「Ｘ」の値で割算した結果を、また「０」であれば値
「１」をデータ「Ｚ」の値とするという作業が実行され
る。
（Ｃ言語による例） 上述の演算処理では、先ずデータ「Ｘ」の値を「０」と
比較し、「０」でなければデータ「Ｙ」の値をデータ
「Ｘ」の値で割算した結果を、また「０」であれば値
「１」をデータ「Ｚ」の値とするという作業が実行され
る。
【００２６】この場合、処理に要する時間を比較する
と、処理Ｂに相当するＹのＸによる割算が最も多くの時
間を必要とし、次いで処理Ａに相当するＸと０との比較
演算、そして処理Ｃに相当する数値データ「１」の取出
しが最も短時間で実行可能と判断される。従って、例え
ば図３に示したように、処理Ｂが最も早く開始されるよ
う命令再配置することが必要になる。
と、処理Ｂに相当するＹのＸによる割算が最も多くの時
間を必要とし、次いで処理Ａに相当するＸと０との比較
演算、そして処理Ｃに相当する数値データ「１」の取出
しが最も短時間で実行可能と判断される。従って、例え
ば図３に示したように、処理Ｂが最も早く開始されるよ
う命令再配置することが必要になる。
【００２７】ところが処理Ｂには、データ「Ｘ」の値が
「０」である場合には、０で割算を行うという演算エラ
ーを発生する可能性が含まれている。（このため従来
は、このような場合には処理Ａの結果が判明するまで処
理Ｂの実行は不可であった。即ち命令再配置による並列
処理ができなかった。） このような場合の処理を、図３に示すような命令再配置
による並列処理により実行する時の動作を説明する。図
１において、先ず処理Ａ、Ｂ、Ｃそれぞれに対応するデ
ータＸ、Ｙ及び数値１の（例えば図示しない記憶装置か
らの）読出しが行われ、別個のデータレジスタ１に格納
される。
「０」である場合には、０で割算を行うという演算エラ
ーを発生する可能性が含まれている。（このため従来
は、このような場合には処理Ａの結果が判明するまで処
理Ｂの実行は不可であった。即ち命令再配置による並列
処理ができなかった。） このような場合の処理を、図３に示すような命令再配置
による並列処理により実行する時の動作を説明する。図
１において、先ず処理Ａ、Ｂ、Ｃそれぞれに対応するデ
ータＸ、Ｙ及び数値１の（例えば図示しない記憶装置か
らの）読出しが行われ、別個のデータレジスタ１に格納
される。
【００２８】次に、処理ＡとしてデータＸがデータレジ
スタ１から取出され、数値０と比較演算される。
スタ１から取出され、数値０と比較演算される。
【００２９】かつ、この比較演算と並行してデータＹの
データＸによる割算が実行開始される。ここで、もしデ
ータＸの値が「０」であれば、演算器３における割算の
実行時に演算エラーが発生する。この発生した演算エラ
ーの情報は、演算器３からＯＲ回路４を介して演算エラ
ーフラグ２に、割算の結果のデータ（エラーがあったた
め数値は保証されない）のデータレジスタ１への格納と
対応して格納される。そして、この割算の結果のデータ
がデータレジスタ１から取出される時、対応して演算エ
ラーフラグ２から取出され、次の演算が行われる場合で
あればその演算による演算エラー情報と論理和がとられ
て再び対応して格納され、取出されたデータが最終結果
として扱われる場合であればセレクタ６から演算エラー
割込み信号を発生させるのに用いられる。
データＸによる割算が実行開始される。ここで、もしデ
ータＸの値が「０」であれば、演算器３における割算の
実行時に演算エラーが発生する。この発生した演算エラ
ーの情報は、演算器３からＯＲ回路４を介して演算エラ
ーフラグ２に、割算の結果のデータ（エラーがあったた
め数値は保証されない）のデータレジスタ１への格納と
対応して格納される。そして、この割算の結果のデータ
がデータレジスタ１から取出される時、対応して演算エ
ラーフラグ２から取出され、次の演算が行われる場合で
あればその演算による演算エラー情報と論理和がとられ
て再び対応して格納され、取出されたデータが最終結果
として扱われる場合であればセレクタ６から演算エラー
割込み信号を発生させるのに用いられる。
【００３０】しかし、上述の処理例では、演算エラーが
発生する場合、即ちデータＸの値が０と一致する場合に
は、処理Ｂの結果は採用されずに処理Ｃの側が取出され
るので、この処理Ｃに対応する演算エラーフラグ内には
演算エラー情報は含まれておらず、従って、並列演算処
理中に演算エラーが発生していても割込みが生じること
はない。
発生する場合、即ちデータＸの値が０と一致する場合に
は、処理Ｂの結果は採用されずに処理Ｃの側が取出され
るので、この処理Ｃに対応する演算エラーフラグ内には
演算エラー情報は含まれておらず、従って、並列演算処
理中に演算エラーが発生していても割込みが生じること
はない。
【００３１】このようにして、実行優先度の高い命令を
演算エラー発生の可能性に拘らず、先行実行し、後で必
要に応じて演算エラーのチェックを行い演算エラー割込
みを発生させることが可能になる。従って、演算エラー
発生の可能性を含むような場合でも、命令再配置を行っ
て並列演算処理を実行し、処理時間の短縮を図ることが
できるようになり、命令実行の並列度を上げ、性能を向
上させることが可能になる。
演算エラー発生の可能性に拘らず、先行実行し、後で必
要に応じて演算エラーのチェックを行い演算エラー割込
みを発生させることが可能になる。従って、演算エラー
発生の可能性を含むような場合でも、命令再配置を行っ
て並列演算処理を実行し、処理時間の短縮を図ることが
できるようになり、命令実行の並列度を上げ、性能を向
上させることが可能になる。
【００３２】
【発明の効果】実行優先度に応じて命令を再配置し、並
列演算を行う並列演算処理装置において、先行処理中に
発生した演算エラー情報を保持し、かつこの保持する演
算エラー情報を必要に応じて検索し、演算エラー割込み
を発生可能としたので、演算エラー発生の可能性がある
ような演算処理であっても命令再配置及び並列演算の実
行が可能になり、命令実行の並列度を向上させ、処理時
間の短縮を可能にして、この種の処理装置の性能を向上
させることができる。
列演算を行う並列演算処理装置において、先行処理中に
発生した演算エラー情報を保持し、かつこの保持する演
算エラー情報を必要に応じて検索し、演算エラー割込み
を発生可能としたので、演算エラー発生の可能性がある
ような演算処理であっても命令再配置及び並列演算の実
行が可能になり、命令実行の並列度を向上させ、処理時
間の短縮を可能にして、この種の処理装置の性能を向上
させることができる。
【図１】本発明に係る並列演算処理装置の演算エラー検
出方式を適用した一実施例の電子計算機システムの要部
構成を示す図である。
出方式を適用した一実施例の電子計算機システムの要部
構成を示す図である。
【図２】並列演算処理の対象としての一連の演算処理例
を示す図である。
を示す図である。
【図３】並列演算処理例を示す図である。
１ データレジスタ ２ 演算エラーフラグ ３ 演算器 ４ ＯＲ回路 ５ 条件判定回路 ６、７ セレクタ ８ 演算エラー割込み信号
Claims (1)
- 【請求項１】 実行優先度に応じて命令を再配置し、並
列演算を行う並列演算処理装置において、 演算エラーが発生した時、このエラー情報を演算結果デ
ータが格納されるデータレジスタに対応して格納する演
算エラーフラグと、 この演算エラーフラグに格納されるエラー情報を、演算
実行時に演算対象のデータレジスタに対応して取出し、
新たな演算の結果発生するエラー情報との論理和をとっ
て再格納する論理和回路と、 演算結果のデータレジスタからの取出しに対応し、演算
エラーフラグからエラー情報を取出すと共に、このエラ
ー情報から演算エラーの有無を判別し、エラーが有れば
演算エラー割込み信号を発生させる選択・判定機構とを
備えたことを特徴とする並列演算処理装置の演算エラー
検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076512A JP3035108B2 (ja) | 1993-04-02 | 1993-04-02 | 並列演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076512A JP3035108B2 (ja) | 1993-04-02 | 1993-04-02 | 並列演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290045A true JPH06290045A (ja) | 1994-10-18 |
| JP3035108B2 JP3035108B2 (ja) | 2000-04-17 |
Family
ID=13607324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5076512A Expired - Fee Related JP3035108B2 (ja) | 1993-04-02 | 1993-04-02 | 並列演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035108B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343601B1 (ko) * | 1998-02-17 | 2002-07-11 | 포만 제프리 엘 | 무순서 레지스터 동작용 장치를 구비하는 데이터 처리 시스템 및그 방법 |
| US7543221B2 (en) | 2004-06-17 | 2009-06-02 | Intel Corporation | Method and apparatus for reducing false error detection in a redundant multi-threaded system |
| US8755357B2 (en) | 2005-04-04 | 2014-06-17 | Qualcomm Incorporated | Method and apparatus for management of multi-carrier communications in a wireless communication system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008114443A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Limited | マルチプロセッサシステム及びその制御方法 |
-
1993
- 1993-04-02 JP JP5076512A patent/JP3035108B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343601B1 (ko) * | 1998-02-17 | 2002-07-11 | 포만 제프리 엘 | 무순서 레지스터 동작용 장치를 구비하는 데이터 처리 시스템 및그 방법 |
| US7543221B2 (en) | 2004-06-17 | 2009-06-02 | Intel Corporation | Method and apparatus for reducing false error detection in a redundant multi-threaded system |
| US7555703B2 (en) | 2004-06-17 | 2009-06-30 | Intel Corporation | Method and apparatus for reducing false error detection in a microprocessor |
| US8755357B2 (en) | 2005-04-04 | 2014-06-17 | Qualcomm Incorporated | Method and apparatus for management of multi-carrier communications in a wireless communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3035108B2 (ja) | 2000-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4476525A (en) | Pipeline-controlled data processing system capable of performing a plurality of instructions simultaneously | |
| US5212662A (en) | Floating point arithmetic two cycle data flow | |
| US5687360A (en) | Branch predictor using multiple prediction heuristics and a heuristic identifier in the branch instruction | |
| US5003462A (en) | Apparatus and method for implementing precise interrupts on a pipelined processor with multiple functional units with separate address translation interrupt means | |
| US6081887A (en) | System for passing an index value with each prediction in forward direction to enable truth predictor to associate truth value with particular branch instruction | |
| KR930004328B1 (ko) | 벡터 처리시스템의 명령 실행방법 및 그 장치 | |
| US4999802A (en) | Floating point arithmetic two cycle data flow | |
| US7401210B2 (en) | Selecting subroutine return mechanisms | |
| US7925870B2 (en) | Return target address prediction by moving entry pointer to return stack popped at completion to deeper one at return instruction fetch | |
| US4739470A (en) | Data processing system | |
| EP0094535B1 (en) | Pipe-line data processing system | |
| US4839895A (en) | Early failure detection system for multiprocessor system | |
| US8347066B2 (en) | Replay instruction morphing | |
| US4878189A (en) | Microcomputer having Z-flag capable of detecting coincidence at high speed | |
| JP3035108B2 (ja) | 並列演算処理装置 | |
| JPS5991551A (ja) | 分岐先アドレス予測を行なう命令先取り装置 | |
| US5838944A (en) | System for storing processor register data after a mispredicted branch | |
| WO1988007239A1 (en) | Apparatus and method for synchronization of arithmetic exceptions in parallel pipelined execution units | |
| JP2004038805A (ja) | 命令実行装置 | |
| JPS60164842A (ja) | 命令先取り装置 | |
| JPH01213719A (ja) | パイプライン処理用データ組替装置 | |
| JPH0248733A (ja) | 情報処理装置 | |
| JPH05113931A (ja) | アドレス変換処理方式 | |
| JPH0553798A (ja) | 情報処理装置 | |
| JPH06332698A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |