JPH06284122A

JPH06284122A - 同期ワード検出方式

Info

Publication number: JPH06284122A
Application number: JP5066917A
Authority: JP
Inventors: Nobuo Sugi; 伸夫杉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-25
Filing date: 1993-03-25
Publication date: 1994-10-07

Abstract

(57)【要約】【目的】２ビット誤りを許容しながら、高速のビット反
転クロックを必要とせず、回路構成が簡単かつ安価にな
る同期ワード検出方式を提供する。【構成】受信データラッチ回路（１）にラッチされた受
信データを１ビット反転回路（４）で１ビットずつ順次
反転し、これを予め同期ワードレジスタ（２）に設定さ
れた複数ビットの同期ワードとをビット単位で比較し、
ビット誤りが隣接２ビットまでならばこれを同期ワード
として検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は送信側から送信される
同期ワードを検出して同期受信を行う通信装置に関し、
特に同期ワードの検出において２ビット誤りを許容する
場合において、誤った２ビットが隣接する場合に限りの
この２ビット誤りを許容するようにした同期ワード検出
方式に関する。

【０００２】

【従来の技術】一般に、例えば、時間軸上で多重化され
たデジタル無線通信においては、受信データの中から所
望の回線の情報のみを取り出すために、受信側において
フレームの位置を識別するフレーム同期処理を行う必要
がある。このフレーム同期処理は、送信側からフレーム
内の特定の位置に特定ビットの同期ワード（ユニークワ
ード）を配置して送信し、受信側では、この同期ワード
を検出して送信側と受信側の送受信タイミングを確立す
る同期受信に移行することにより行われる。

【０００３】ところで、この種の同期ワード検出方式に
おいては、無線伝送エラーを考慮して、受信した同期ワ
ードに１ビットでも誤りがあるとこれを同期ワードの検
出として認めない「０ビット誤り許容」、誤りが１ビッ
トだけならばこれを同期ワードとして検出する「１ビッ
ト誤り許容」、２ビットまでならばこれを同期ワードと
して検出する「２ビット誤り許容」が知られている。

【０００４】ここで、「０ビット誤り許容」を採用する
場合は、受信データと予め設定した同期ワードとをビッ
ト単位で比較し、全てのビットが一致するか否かを調べ
る。また、「１ビット誤り許容」を採用する場合は、受
信データの各ビットを１ビットずつ反転させながら予め
設定した同期ワードとの比較を行い、途中で全てのビッ
トが一致したら同期ワードの検出とみなす。この場合、
次の受信データを読み込むまでの間に、同期ワードのビ
ット数と同じ数のパターンについて照合を行わなければ
ならない。

【０００５】図３は、この「１ビット誤り許容」を採用
して構成された同期ワード検出回路を示したものであ
る。この同期ワード検出回路は、受信データをラッチク
ロックに同期して１ビットずつ読み込み、同期ワードと
同一のビット数からなるパラレルデータを出力する受信
データラッチ回路１、予め所定の同期ワードを記憶し、
この記憶した同期ワードをパラレルに出力する同期ワー
ドレジスタ２、受信データラッチ回路１に次のデータを
読み込むまでの間にこの受信データラッチ回路１から出
力されているパラレルデータを１ビットずつ順次反転し
て出力する１ビット反転回路４、同期ワードレジスタ２
から出力される同期ワードと、１ビット反転回路４から
出力されるデータとを比較し、全てのビットが一致した
場合は同期ワード検出信号を出力するデータ比較回路３
を具備して構成される。

【０００６】なお、ここで、図３に示す同期ワード検出
回路においては、説明を簡単にするために、同期ワード
が４ビットの場合を示しており、この場合、受信データ
ラッチ回路１は４ビットのラッチ回路から構成され、同
期ワードレジスタ２は４ビットのレジスタから構成さ
れ、データ比較回路３は４ビットのデータ比較回路から
構成され、１ビット反転回路４は受信データラッチ回路
１から出力される４ビットのパラレルデータを入力し
て、順次１ビットずつ反転した４ビットのパラレルデー
タを受信データラッチ回路１が次のデータを読み込む間
での間に出力するように構成される。

【０００７】１ビット反転回路４は、具体的には、受信
データラッチ回路１の受信データ読み込み動作を制御す
るラッチクロックをインバータ５で反転した信号がクリ
ア端子ＣＬＲに加えられ、クロック入力ＣＫに高速のビ
ット反転クロックが加えられ、ラッチクロックに同期し
てその計数値が初期値にクリアされるとともに、高速の
ビット反転クロックを計数して、次のデータが受信デー
タラッチ回路１に読み込まれ、受信データラッチ回路１
の出力が変化する間での間に、少なくとも値「４」まで
を計数する３ビットのカウンタ４１、カウンタ４１の出
力を入力して、出力端子「０」〜「４」までに順次信号
“１”を出力するデコーダ４２、受信データラッチ回路
１からパラレルに出力される４ビットのデータをデコー
ダ４２の出力端子「１」〜「４」から順次出力される論
理レベル“１”の信号に応じて順次１ビットずつ反転し
て出力する４個の排他的論理和回路からなる排他的論理
和回路群４３から構成される。

【０００８】また、データ比較回路３は、同期ワードレ
ジスタ２から出力される４ビットの同期ワードの各ビッ
トと、１ビット反転回路４から出力される４ビットのデ
ータの各ビットがそれぞれ加えられる４個の排他的論理
和回路からなる排他的論理和回路群３１、排他的論理和
回路群３１の各排他的論理和回路の反転出力が加えられ
る論理積回路３２から構成され、排他的論理和回路群３
１の各排他的論理和回路の反転出力が全てが論理レベル
“１”すなわち、同期ワードレジスタ２から出力される
４ビットの同期ワードの各ビットと１ビット反転回路４
から出力される４ビットのデータの各ビットが全て一致
した場合に同期ワード検出信号を出力する。

【０００９】このような構成において、データ比較回路
３は、受信データラッチ回路１の出力およびこの受信デ
ータラッチ回路１の出力の各ビットを１ビットずつ順次
反転して得られる５つのパターンと同期ワードレジスタ
２から出力される４ビットの同期ワードとを順次比較
し、受信データラッチ回路１の出力が同期ワードレジス
タ２の出力と全てのビットにおいて一致した場合および
受信データラッチ回路１の出力が同期ワードレジスタ２
の出力と１ビットのみ異なり他のビットは一致した場合
に同期ワード検出信号を出力することになる。

【００１０】なお、図３に構成において、１ビット反転
回路４を除き、受信データラッチ回路１出力を直接デー
タ比較回路３に加えれば、「０ビット誤り許容」の同期
ワード検出回路になる。

【００１１】「２ビット誤り許容」を採用して同期ワー
ド検出回路を構成する場合は、上記５つのパターンとの
照合に加えて、入力データの任意の２ビットを反転した
複数のパターンとの照合を行わなければならない。この
場合、「１ビット誤り許容」を採用して構成した図３の
同期ワード検出回路に比較してはるかに多くのパターン
照合が必要になり、この多くのパターン照合を次の入力
データを読み込むまでに行わなけれがならないので、よ
り高速のビット反転クロックが必要となり、回路が複雑
になるとともに、回路規模も大きくなり、コスト高にな
るという問題がある。

【００１２】

【発明が解決しようとする課題】上述の如く、従来の同
期ワード検出方式において、「２ビット誤り許容」を採
用して同期ワード検出回路を構成する場合には、非常に
多くのパターン照合が必要になり、この多くのパターン
照合を次の入力データを読み込むまでに行わなけれがな
らないので、より高速のビット反転クロックが必要とな
り、回路が複雑になるとともに、回路規模も大きくな
り、コスト高になるという問題があった。

【００１３】ところで、無線伝送の変調方式としては、
送信信号の情報内容に対応して搬送波の位相を変化させ
る位相変調方式がよく用いられている。そして、搬送デ
ータを２ビットずつにまとめてこれに対して４相の位相
を割り当てる４相ＰＳＫ（ＱＰＳＫ）が使われることが
多い。

【００１４】このＱＰＳＫにおいては、２ビットずつま
とめて変調して送信するため、無線伝送上での１シンボ
ル誤りは、復調後の受信データの隣接した２ビットの誤
りとなる。したがって、この受信データからの同期ワー
ド検出においては、「２ビット誤り許容」としなけれ
ば、無線伝送上の１シンボル誤りを許容したことにはな
らない。

【００１５】しかしながら、「２ビット誤り許容」とす
ると上述したように、より高速のビット反転クロックが
必要となり、回路が複雑になるとともに、回路規模も大
きくなり、コスト高になる。

【００１６】そこで、この発明は、２ビット誤りを許容
しながら、高速のビット反転クロックを必要とせず、回
路構成が簡単かつ安価になる同期ワード検出方式を提供
することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、受信データを予め設定された複数ビッ
トの同期ワードとビット単位で比較し、ビット誤りが２
ビットまでならばこれを同期ワードとして検出する２ビ
ット誤り許容の同期ワード検出方式において、前記ビッ
ト誤りが隣接したビットであるときに限り同期ワードと
して検出することを特徴とする。

【００１８】

【作用】この発明では、２ビット誤り許容において、隣
接した２ビット誤りに限定して同期ワード検出を行う。
これにより大幅に照合すべきパターン数を削減すること
ができる。

【００１９】例えば、同期ワードが１６ビットである場
合において、従来の２ビット誤り許容では、１ビット誤
りの１６パターンと２ビット誤りの１２０パターンの合
計１３６パターンの照合が必要となる。これに対して、
この発明においては、１ビット誤りの１６パターンと隣
接２ビット誤りの１５パターンの合計３１パターンの照
合で済んでしまう。

【００２０】また、この発明においては、１ビット誤り
パターンの照合と隣接２ビット誤りパターンの照合とを
同時に行うことができる。これにより、更に高速な動作
クロックを使用する必要がなくなる。

【００２１】また、回路構成も、従来の１ビット誤り許
容の回路に（同期ビットの数−１）個の論理和回路を追
加するだけで構成することができるため、回路規模も大
きくする必要はない。

【００２２】

【実施例】以下、この発明の同期ワード検出方式の一実
施例を添付図面を参照して詳細に説明する。

【００２３】図１は、この発明の同期ワード検出方式を
採用して構成した同期ワード検出回路の一実施例を示し
たものである。なお、図１において、図３に示した１ビ
ット同期ワード検出回路と同一の機能を果たす部分には
図３で用いた符号と同一に符号を付する。また、この図
１においても、図３と同様に、説明を簡単にするために
同期ワードが４ビットの場合について説明しているが、
実際の同期ワードは、例えば、１６ビットまたは３２ビ
ットのようにかなり多くのビットからなるものが用いら
れる。

【００２４】図１において、この実施例の同期ワード検
出回路は、図３に示した１ビット同期ワード検出回路の
データ比較回路３内に３個の論理和回路からなる隣接ビ
ットマスク回路３２を設け、更に、この隣接ビットマス
ク回路３２を動作させるか否かを選択するビット誤り許
容選択スイッチ６を設けて構成される。

【００２５】すなわち、図１において、この実施例の同
期ワード検出回路は、受信データをラッチクロックに同
期して１ビットずつ読み込み、同期ワードと同一のビッ
ト数からなる４ビットのパラレルデータを出力端子
「Ａ」〜「Ｄ」から出力する受信データラッチ回路１、
予め４ビットの同期ワードを記憶し、この記憶した４ビ
ットの同期ワードを出力端子「Ａ」〜「Ｄ」からパラレ
ルに出力する同期ワードレジスタ２、受信データラッチ
回路１に次のデータを読み込むまでの間にこの受信デー
タラッチ回路１から出力されているパラレルデータを１
ビットずつ順次反転して出力する１ビット反転回路４、
同期ワードレジスタ２から出力される４ビットの同期ワ
ードと、１ビット反転回路４から出力される４ビットの
データとを比較し、全てのビットが一致した場合は同期
ワード検出信号を出力するデータ比較回路３、１ビット
誤り許容と２ビット誤り許容とを選択切換えるビット誤
り許容選択スイッチ６を具備して構成される。

【００２６】ここで、１ビット反転回路４は、受信デー
タラッチ回路１の受信データ読み込み動作を制御するラ
ッチクロックをインバータ５で反転した信号がクリア端
子ＣＬＲに加えられ、クロック入力ＣＫに高速のビット
反転クロックが加えられ、ラッチクロックに同期してそ
の計数値が初期値にクリアされるとともに、高速のビッ
ト反転クロックを計数して、次のデータが受信データラ
ッチ回路１に読み込まれ、受信データラッチ回路１の出
力が変化する間での間に、少なくとも値「４」までを計
数する３ビットのカウンタ４１、カウンタ４１の出力を
入力して、出力端子「０」〜「４」までに順次論理レベ
ル“１”の信号を出力するデコーダ４２、受信データラ
ッチ回路１からパラレルに出力される４ビットのデータ
をデコーダ４２の出力端子「１」〜「４」から順次出力
される論理レベル“１”の信号に応じて順次１ビットず
つ反転して出力する４個の排他的論理和回路からなる排
他的論理和回路群４３から構成される。

【００２７】また、データ比較回路３は、同期ワードレ
ジスタ２の出力端子「Ａ」〜「Ｄ」から出力される４ビ
ットの同期ワードと、１ビット反転回路４から出力され
る４ビットのデータの各ビットがそれぞれ加えられる４
個の排他的論理和回路からなる排他的論理和回路群３
１、排他的論理和回路群３１の内の３つの排他的論理和
回路の反転出力が加えられる３つの論理和回路からなる
隣接ビットマスク回路３２、排他的論理和回路群３１の
内の残りの１つの排他的論理和回路の反転出力および隣
接ビットマスク回路３２の３つの論理和回路の出力が加
えられる論理積回路３２から構成される。

【００２８】また、ビット誤り許容選択スイッチ６は、
１ビット誤り許容が選択された場合は、論理レベル
“０”の信号を選択して、これらを隣接ビットマスク回
路３２の３つの論理和回路に加え、２ビット誤り許容が
選択された場合は、１ビット反転回路４のデコーダ４２
の出力端子「１」〜「３」から出力される信号を選択
し、これらを隣接ビットマスク回路３２の３つの論理和
回路に加える。

【００２９】かかる構成において、ビット誤り許容選択
スイッチ６で、１ビット誤り許容が選択された場合は、
隣接ビットマスク回路３２の３つの論理和回路には論理
レベル“０”の信号が加えられるので、この場合の動作
は、図３に示した１ビット同期ワード検出回路と同一で
ある。

【００３０】すなわち、データ比較回路３は、受信デー
タラッチ回路１の出力およびこの受信データラッチ回路
１の出力の各ビットを１ビットずつ順次反転して得られ
る５つのパターンと同期ワードレジスタ２から出力され
る４ビットの同期ワードとを順次比較し、受信データラ
ッチ回路１の出力が同期ワードレジスタ２の出力と全て
のビットにおいて一致した場合および受信データラッチ
回路１の出力が同期ワードレジスタ２の出力と１ビット
のみ異なり他のビットは一致した場合に同期ワード検出
信号を出力する。

【００３１】また、ビット誤り許容選択スイッチ６で、
２ビット誤り許容が選択された場合は、隣接ビットマス
ク回路３２の３つの論理和回路には１ビット反転回路４
のデコーダ４２の出力端子「１」〜「３」から出力され
る信号が加えられる。この場合、１ビット反転回路４で
反転したビットに隣接したビットにビット誤りがあって
も隣接ビットマスク回路３２の対応する論理和回路の出
力は１ビット反転回路４のデコーダ４２の出力により論
理レベル“１”となり、論理積回路３２の論理積条件は
成立し、論理積回路３２からは論理レベル“１”の同期
ワード検出信号が出力される。

【００３２】次に、図１に示したこの実施例の同期ワー
ド検出回路の詳細動作を、図２に示したタイミングチャ
ートを参照して更に説明する。

【００３３】図２において、（ａ）は、受信データラッ
チ回路１に加えられるラッチクロックを示し、（ｂ）
は、１ビット反転回路４のカウンタ４１に加えられるビ
ット反転クロックを示す。

【００３４】１ビット反転回路４のカウンタ４１は、
（ａ）に示したラッチクロックの立ち上がりに同期して
クリアされ、その後、（ｂ）に示すビット反転クロック
の立ち上がりに同期してその計数値をインクリメントす
る。

【００３５】したがって、１ビット反転回路４のデコー
ダ４２の出力端子「４」〜「０」からは、（ｃ）〜
（ｇ）に示すように順次論理レベル“１”となる信号が
出力される。

【００３６】このデコーダ４２の出力端子「４」〜
「１」から出力される信号は１ビット反転回路４の排他
的論理和回路群４３の各排他的論理和回路に加えられ、
排他的論理和回路群４３において、受信データラッチ回
路１の出力端子「Ａ」〜「Ｄ」から出力されるビットデ
ータを順次反転する。この様子が（ｈ）〜（ｋ）に示さ
れる。

【００３７】すなわち、（ｇ）に示すデコーダ４２の出
力端子「０」から出力される信号が論理レベル“１”と
なるタイミングにおいては排他的論理和回路群４３は受
信データラッチ回路１の出力端子「Ａ」〜「Ｄ」から出
力されるビットデータを反転せずにそのまま通過させ、
（ｆ）に示すデコーダ４２の出力端子「１」から出力さ
れる信号が論理レベル“１”となるタイミングにおいて
は排他的論理和回路群４３は受信データラッチ回路１の
出力端子「Ａ」から出力されるビットデータのみを反転
して出力し、（ｅ）に示すデコーダ４２の出力端子
「２」から出力される信号が論理レベル“１”となるタ
イミングにおいては排他的論理和回路群４３は受信デー
タラッチ回路１の出力端子「Ｂ」から出力されるビット
データのみを反転して出力し、（ｄ）に示すデコーダ４
２の出力端子「３」から出力される信号が論理レベル
“１”となるタイミングにおいては排他的論理和回路群
４３は受信データラッチ回路１の出力端子「Ｃ」から出
力されるビットデータのみを反転して出力し、（ｃ）に
示すデコーダ４２の出力端子「４」から出力される信号
が論理レベル“１”となるタイミングにおいては排他的
論理和回路群４３は受信データラッチ回路１の出力端子
「Ｄ」から出力されるビットデータのみを反転して出力
する。

【００３８】図２の（ｌ）〜（ｐ）は、ビット誤り許容
選択スイッチ６で、１ビット誤り許容が選択された場合
におけるデータ比較回路３における比較動作を示したも
のである。この場合、（ｇ）に示すデコーダ４２の出力
端子「０」から出力される信号が論理レベル“１”とな
るタイミングにおいては、受信データラッチ回路１の出
力端子「Ａ」〜「Ｄ」から出力されるそのままの４ビッ
トのデータと同期ワードレジスタ２の出力端子「Ａ」〜
「Ｄ」から出力される４ビットの同期ワードとを比較す
る。また（ｆ）に示すデコーダ４２の出力端子「１」か
ら出力される信号が論理レベル“１”となるタイミング
においては、受信データラッチ回路１の出力端子「Ａ」
〜「Ｄ」から出力される４ビットのデータの内の出力端
子「Ａ」から出力されたビットデータのみを反転したデ
ータと同期ワードレジスタ２の出力端子「Ａ」〜「Ｄ」
から出力される４ビットの同期ワードとを比較する。ま
た、（ｅ）に示すデコーダ４２の出力端子「２」から出
力される信号が論理レベル“１”となるタイミングにお
いては、受信データラッチ回路１の出力端子「Ａ」〜
「Ｄ」から出力される４ビットのデータの内の出力端子
「Ｂ」から出力されたビットデータのみを反転したデー
タと同期ワードレジスタ２の出力端子「Ａ」〜「Ｄ」か
ら出力される４ビットの同期ワードとを比較する。ま
た、（ｄ）に示すデコーダ４２の出力端子「３」から出
力される信号が論理レベル“１”となるタイミングにお
いては、受信データラッチ回路１の出力端子「Ａ」〜
「Ｄ」から出力される４ビットのデータの内の出力端子
「Ｃ」から出力されたビットデータのみを反転したデー
タと同期ワードレジスタ２の出力端子「Ａ」〜「Ｄ」か
ら出力される４ビットの同期ワードとを比較する。ま
た、（ｃ）に示すデコーダ４２の出力端子「４」から出
力される信号が論理レベル“１”となるタイミングにお
いては、受信データラッチ回路１の出力端子「Ａ」〜
「Ｄ」から出力される４ビットのデータの内の出力端子
「Ｄ」から出力されたビットデータのみを反転したデー
タと同期ワードレジスタ２の出力端子「Ａ」〜「Ｄ」か
ら出力される４ビットの同期ワードとを比較する。これ
らの比較の結果両者が一致するとデータ比較回路３から
同期ワード検出信号が出力される。すなわち、受信デー
タラッチ回路１の出力端子「Ａ」〜「Ｄ」から出力され
る４ビットのデータの内に１ビットのビット誤りがあっ
てもこれが許容されデータ比較回路３から同期ワード検
出信号が出力される。

【００３９】図２の（ｑ）〜（ｕ）は、ビット誤り許容
選択スイッチ６で、２ビット誤り許容が選択された場合
におけるデータ比較回路３における比較動作を示したも
のである。この場合、（ｇ）に示すデコーダ４２の出力
端子「０」から出力される信号が論理レベル“１”とな
るタイミングにおいては、受信データラッチ回路１の出
力端子「Ａ」〜「Ｄ」から出力されるそのままの４ビッ
トのデータと同期ワードレジスタ２の出力端子「Ａ」〜
「Ｄ」から出力される４ビットの同期ワードとが比較さ
れる。この比較において両者が一致すると同期ワード検
出信号が出力される。

【００４０】また（ｆ）に示すデコーダ４２の出力端子
「１」から出力される信号が論理レベル“１”となるタ
イミングにおいては、受信データラッチ回路１の出力端
子「Ａ」〜「Ｄ」から出力される４ビットのデータの内
の出力端子「Ａ」から出力されたビットデータのみを反
転したデータと同期ワードレジスタ２の出力端子「Ａ」
〜「Ｄ」から出力される４ビットの同期ワードとが比較
される。ここで、受信データラッチ回路１の出力端子
「Ａ」から出力されたビットデータに隣接するデータビ
ット、すなわち出力端子「Ｂ」から出力されたビットデ
ータにビット誤りが生じ、排他的論理和回路群３１の対
応する排他的論理和回路の反転出力が論理レベルで
“０”になっても、これはデコーダ４２の出力端子
「１」から出力される論理レベル“１”により、隣接ビ
ットマスク回路３２の対応する論理和回路を介して論理
レベル“１”に変換されるので、この比較は一致し、同
期ワード検出信号が出力される。

【００４１】また（ｅ）に示すデコーダ４２の出力端子
「２」から出力される信号が論理レベル“１”となるタ
イミングにおいては、受信データラッチ回路１の出力端
子「Ａ」〜「Ｄ」から出力される４ビットのデータの内
の出力端子「Ｂ」から出力されたビットデータのみを反
転したデータと同期ワードレジスタ２の出力端子「Ａ」
〜「Ｄ」から出力される４ビットの同期ワードとが比較
される。ここで、受信データラッチ回路１の出力端子
「Ｂ」から出力されたビットデータに隣接するデータビ
ット、すなわち出力端子「Ｃ」から出力されたビットデ
ータにビット誤りが生じ、排他的論理和回路群３１の対
応する排他的論理和回路の反転出力が論理レベルで
“０”になっても、これはデコーダ４２の出力端子
「２」から出力される論理レベル“１”により、隣接ビ
ットマスク回路３２の対応する論理和回路を介して論理
レベル“１”に変換されるので、この比較は一致し、同
期ワード検出信号が出力される。

【００４２】また（ｄ）に示すデコーダ４２の出力端子
「３」から出力される信号が論理レベル“１”となるタ
イミングにおいては、受信データラッチ回路１の出力端
子「Ａ」〜「Ｄ」から出力される４ビットのデータの内
の出力端子「Ｃ」から出力されたビットデータのみを反
転したデータと同期ワードレジスタ２の出力端子「Ａ」
〜「Ｄ」から出力される４ビットの同期ワードとが比較
される。ここで、受信データラッチ回路１の出力端子
「Ｃ」から出力されたビットデータに隣接するデータビ
ット、すなわち出力端子「Ｄ」から出力されたビットデ
ータにビット誤りが生じ、排他的論理和回路群３１の対
応する排他的論理和回路の反転出力が論理レベルで
“０”になっても、これはデコーダ４２の出力端子
「３」から出力される論理レベル“１”により、隣接ビ
ットマスク回路３２の対応する論理和回路を介して論理
レベル“１”に変換されるので、この比較は一致し、同
期ワード検出信号が出力される。

【００４３】また（ｃ）に示すデコーダ４２の出力端子
「４」から出力される信号が論理レベル“１”となるタ
イミングにおいては、受信データラッチ回路１の出力端
子「Ａ」〜「Ｄ」から出力される４ビットのデータの内
の出力端子「Ｄ」から出力されたビットデータのみを反
転したデータと同期ワードレジスタ２の出力端子「Ａ」
〜「Ｄ」から出力される４ビットの同期ワードとが比較
される。この比較において両者が一致すると同期ワード
検出信号が出力される。

【００４４】データ比較回路３から出力された同期ワー
ド検出信号は（ａ）に示したラッチクロックの立ち下が
り、または（ｂ）に示したビット反転クロックの立ち下
がりでラッチされる。

【００４５】

【発明の効果】以上説明したように、この発明によれ
ば、２ビット誤り許容において、隣接した２ビット誤り
に限定して同期ワード検出を行うように構成したので、
照合すべきパターン数を大幅に削減することができ、高
速のビット反転クロックを必要とせず、回路構成が簡単
かつ安価になる同期ワード検出方式を提供することがで
きるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の同期ワード検出方式を採用して構成
した同期ワード検出回路の一実施例を示す回路図。

【図２】図１に示した同期ワード検出回路の動作を説明
するタイミングを示すタイミングチャート。

【図３】１ビット誤り許容の同期ワード検出回路を示す
回路図。

【符号の説明】

１受信データラッチ回路２同期ワードレジスタ３データ比較回路４１ビット反転回路３３隣接ビットマスク回路

Claims

【特許請求の範囲】

【請求項１】受信データを予め設定された複数ビット
の同期ワードとビット単位で比較し、ビット誤りが２ビ
ットまでならばこれを同期ワードとして検出する２ビッ
ト誤り許容の同期ワード検出方式において、前記ビット誤りが隣接したビットであるときに限り同期
ワードとして検出することを特徴とする同期ワード検出
方式。