JPH06282489A - コンピュータメモリシステム、データキャッシュ動作の方法およびデータキャッシュシステム - Google Patents
コンピュータメモリシステム、データキャッシュ動作の方法およびデータキャッシュシステムInfo
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- JPH06282489A JPH06282489A JP6002332A JP233294A JPH06282489A JP H06282489 A JPH06282489 A JP H06282489A JP 6002332 A JP6002332 A JP 6002332A JP 233294 A JP233294 A JP 233294A JP H06282489 A JPH06282489 A JP H06282489A
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- data cache
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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Abstract
(57)【要約】
【目的】 実行ユニット（１２）からのロードリクエス
ト（２０）と再ロード動作（２４）との両方を効率的に
処理できるデータキャッシュシステムを提供する。 【構成】 データキャッシュシステムはロードリクエス
ト（２０）を処理するための構造を含み、この構造は、
データキャッシュ（１８）にロードされるデータが一時
的にストアされるブロックサイズバッファ（２６）を含
む。
ト（２０）と再ロード動作（２４）との両方を効率的に
処理できるデータキャッシュシステムを提供する。 【構成】 データキャッシュシステムはロードリクエス
ト（２０）を処理するための構造を含み、この構造は、
データキャッシュ（１８）にロードされるデータが一時
的にストアされるブロックサイズバッファ（２６）を含
む。
Description
【０００１】
【関連出願の相互参照】本発明は、以下の日本の特許出
願に関する。
願に関する。
【０００２】トラン（Tran）による「キャッシュメモリ
システムおよびマイクロプロセッサ内の命令を操作する
ための方法」、ジョンソン（Johnson ）らによる「メモ
リ内のデータをアクセスするための方法、メモリシステ
ムおよびメモリ制御システム」および、トラン（Tran）
による「ラッチ回路、データの受取りを制御するための
装置、ラッチングを遅延させる方法、およびプリチャー
ジ値の受取りを阻止する方法」である。
システムおよびマイクロプロセッサ内の命令を操作する
ための方法」、ジョンソン（Johnson ）らによる「メモ
リ内のデータをアクセスするための方法、メモリシステ
ムおよびメモリ制御システム」および、トラン（Tran）
による「ラッチ回路、データの受取りを制御するための
装置、ラッチングを遅延させる方法、およびプリチャー
ジ値の受取りを阻止する方法」である。
【０００３】上述の出願はすべて、本出願と同一期日に
出願され、本発明の譲受人に譲渡され、ここで引用によ
り全体的に再現されるかのように援用される。
出願され、本発明の譲受人に譲渡され、ここで引用によ
り全体的に再現されるかのように援用される。
【０００４】
【発明の分野】この発明はデータキャッシュ方式に関す
る。より特定的には、この発明は、ロードリクエストを
処理するために最適化される、そのような方式に関す
る。
る。より特定的には、この発明は、ロードリクエストを
処理するために最適化される、そのような方式に関す
る。
【０００５】
【関連技術に関する論議】上述した関連事件で述べられ
るように、頻繁にアクセスされるデータを高速で局所記
憶する場所を設けるためコンピュータシステム内にキャ
ッシュメモリ構成を含むことが、当業者に知られてい
る。キャッシュシステムはマイクロプロセッサからのメ
モリへの参照のうちの各々１つを途中で捕らえ、要求さ
れたデータのアドレスがキャッシュ内にあるかどうかを
調べる。データがキャッシュ内にあれば（ヒット）、そ
れは、主システムメモリをアクセスするのに必要な待ち
状態なしで、直ちにキャッシュからマイクロプロセッサ
へ送られる。データがキャッシュ内になければ（ミ
ス）、メモリアドレスの参照は主メモリコントローラに
送られ、かつデータは主メモリから検索される。キャッ
シュヒットはローカルに処理されるので、そのローカル
キャッシュメモリで動作しているプロセッサは、「バス
利用」の頻度がずっと低く、そのためシステムバスの帯
域幅の要求が減じられ、より多くのバス帯域幅が他のバ
スマスタによって利用可能になる。当業者に周知のよう
に、コンピュータ内のバス、すなわちＣＰＵとシステム
のメモリおよび記憶装置との間の通信チャネルが主なボ
トルネックであるので、これは重要なことである。事実
上、処理されるすべての命令およびすべてのデータが少
なくとも１度はこのルートを進まなければならない。ま
た、特に、メモリが１つだけでプロセッサが複数含まれ
る場合には、システムの性能を最大限にするため、バス
が効率的に利用されることが非常に重要である。
るように、頻繁にアクセスされるデータを高速で局所記
憶する場所を設けるためコンピュータシステム内にキャ
ッシュメモリ構成を含むことが、当業者に知られてい
る。キャッシュシステムはマイクロプロセッサからのメ
モリへの参照のうちの各々１つを途中で捕らえ、要求さ
れたデータのアドレスがキャッシュ内にあるかどうかを
調べる。データがキャッシュ内にあれば（ヒット）、そ
れは、主システムメモリをアクセスするのに必要な待ち
状態なしで、直ちにキャッシュからマイクロプロセッサ
へ送られる。データがキャッシュ内になければ（ミ
ス）、メモリアドレスの参照は主メモリコントローラに
送られ、かつデータは主メモリから検索される。キャッ
シュヒットはローカルに処理されるので、そのローカル
キャッシュメモリで動作しているプロセッサは、「バス
利用」の頻度がずっと低く、そのためシステムバスの帯
域幅の要求が減じられ、より多くのバス帯域幅が他のバ
スマスタによって利用可能になる。当業者に周知のよう
に、コンピュータ内のバス、すなわちＣＰＵとシステム
のメモリおよび記憶装置との間の通信チャネルが主なボ
トルネックであるので、これは重要なことである。事実
上、処理されるすべての命令およびすべてのデータが少
なくとも１度はこのルートを進まなければならない。ま
た、特に、メモリが１つだけでプロセッサが複数含まれ
る場合には、システムの性能を最大限にするため、バス
が効率的に利用されることが非常に重要である。
【０００６】現在、プロセッサチップ上にデータキャッ
シュを実現することは珍しくない。そのようにキャッシ
ュがオンチップに含まれることで、対応する実行ユニッ
トからのロードリクエストに対してデータをより速やか
にアクセスすることができる。当業者には既に知られて
いるように、またそうでないとしても上述の説明から推
測されるように、そのようなデータキャッシュに「ヒッ
ト」がある場合、データは次の段階で実行ユニットに送
られ得る。これに反して、キャッシュ内に「ミス」があ
れば、キャッシュブロックが外部メモリからのデータに
割当られ、かつそれにより再ロードされる。
シュを実現することは珍しくない。そのようにキャッシ
ュがオンチップに含まれることで、対応する実行ユニッ
トからのロードリクエストに対してデータをより速やか
にアクセスすることができる。当業者には既に知られて
いるように、またそうでないとしても上述の説明から推
測されるように、そのようなデータキャッシュに「ヒッ
ト」がある場合、データは次の段階で実行ユニットに送
られ得る。これに反して、キャッシュ内に「ミス」があ
れば、キャッシュブロックが外部メモリからのデータに
割当られ、かつそれにより再ロードされる。
【０００７】上述のように、キャッシュメモリシステム
はメモリへの参照を途中で捕らえ、かつキャッシュ内で
「ミス」する場合にのみ、それらをシステムメモリに送
る。多くの先行技術の米国特許が、キャッシュメモリの
種々の局面とキャッシュャッシュメモリ部分を含むメモ
リをアクセスする方法とに向けられており、それらの先
行技術米国特許には以下のようなものがある。ジーグラ
ー（Ziegler ）らへの米国特許第4,794,521 号、ウェザ
フォード（Weatherford ）らへの米国特許第4,646,233
号、モレノ（Moreno）らへの米国特許第4,780,808 号、
ジーグラー（Ziegler ）らへの米国特許第4,783,736
号、ジョイス（Joyce ）らへの米国特許第4,195,342
号、クロフト（Kroft ）への米国特許第4,370,710 号、
ドッド（Dodd）への米国特許第4,476,526 号、シューネ
マン（Scheuneman）への米国特許第4,070,706 号、カプ
リンスキー（Kaplinsky ）への米国特許第4,669,043
号、ハムストラ（Hamstra ）への米国特許第4,811,203
号、ジョイス（Joyce ）らへの米国特許第4,785,398
号、ギャノン（Gannon）らへの米国特許第4,189,770
号、およびランゲ（Lange ）らへの米国特許第3,896,41
9 号である。キャッシュメモリシステムに大きな関心が
寄せられ、上述の米国特許により明らかにされたそのよ
うなシステムに大きな進歩が見られるにもかかわらず、
そのようなシステムにはなお短所および欠点がある。た
とえば、キャッシュはこれまで、ある一時に、再ロード
されるか次のロードリクエストを処理するかのいずれか
しかできなかった。言い換えれば、先行技術のシステム
では、キャッシュにミスがあればキャッシュは再ロード
される。キャッシュが再ロードされるまで、キャッシュ
への次のロードリクエストが処理できない。このプロセ
ス、すなわち、必要な場合には再ロードが完了するまで
ロードリクエストの処理を待ち合わせるプロセスは効率
が悪いが、それはまず第１に、ロード命令の頻度が大抵
の場合再ロードの頻度より多いからである。このため、
ペナルティなしで処理できまた処理されるはずのロード
リクエストが不必要に遅らされるかもしれない。第２
に、上述の先行技術のプロセスはより深いレベルで効率
が悪いが、それはロードリクエストがデータに依存して
しまうおそれがあり、ロードリクエストが遅れるため、
これはシステム全体の実行を待ち合わせることになり得
るからである。
はメモリへの参照を途中で捕らえ、かつキャッシュ内で
「ミス」する場合にのみ、それらをシステムメモリに送
る。多くの先行技術の米国特許が、キャッシュメモリの
種々の局面とキャッシュャッシュメモリ部分を含むメモ
リをアクセスする方法とに向けられており、それらの先
行技術米国特許には以下のようなものがある。ジーグラ
ー（Ziegler ）らへの米国特許第4,794,521 号、ウェザ
フォード（Weatherford ）らへの米国特許第4,646,233
号、モレノ（Moreno）らへの米国特許第4,780,808 号、
ジーグラー（Ziegler ）らへの米国特許第4,783,736
号、ジョイス（Joyce ）らへの米国特許第4,195,342
号、クロフト（Kroft ）への米国特許第4,370,710 号、
ドッド（Dodd）への米国特許第4,476,526 号、シューネ
マン（Scheuneman）への米国特許第4,070,706 号、カプ
リンスキー（Kaplinsky ）への米国特許第4,669,043
号、ハムストラ（Hamstra ）への米国特許第4,811,203
号、ジョイス（Joyce ）らへの米国特許第4,785,398
号、ギャノン（Gannon）らへの米国特許第4,189,770
号、およびランゲ（Lange ）らへの米国特許第3,896,41
9 号である。キャッシュメモリシステムに大きな関心が
寄せられ、上述の米国特許により明らかにされたそのよ
うなシステムに大きな進歩が見られるにもかかわらず、
そのようなシステムにはなお短所および欠点がある。た
とえば、キャッシュはこれまで、ある一時に、再ロード
されるか次のロードリクエストを処理するかのいずれか
しかできなかった。言い換えれば、先行技術のシステム
では、キャッシュにミスがあればキャッシュは再ロード
される。キャッシュが再ロードされるまで、キャッシュ
への次のロードリクエストが処理できない。このプロセ
ス、すなわち、必要な場合には再ロードが完了するまで
ロードリクエストの処理を待ち合わせるプロセスは効率
が悪いが、それはまず第１に、ロード命令の頻度が大抵
の場合再ロードの頻度より多いからである。このため、
ペナルティなしで処理できまた処理されるはずのロード
リクエストが不必要に遅らされるかもしれない。第２
に、上述の先行技術のプロセスはより深いレベルで効率
が悪いが、それはロードリクエストがデータに依存して
しまうおそれがあり、ロードリクエストが遅れるため、
これはシステム全体の実行を待ち合わせることになり得
るからである。
【０００８】上述の説明に基づいて、先行技術のシステ
ムが、ロードリクエスト処理がデータキャッシュ再ロー
ドと相入れないかもしれないというある短所および欠点
を有するということが理解されたはずである。この発明
で修正しようとする目標は、これらの短所および欠点で
ある。
ムが、ロードリクエスト処理がデータキャッシュ再ロー
ドと相入れないかもしれないというある短所および欠点
を有するということが理解されたはずである。この発明
で修正しようとする目標は、これらの短所および欠点で
ある。
【０００９】
【発明の概要】上述の「効率の悪い」プロセスの短所お
よび欠点はこの発明により克服される。この発明は、こ
れらの短所および欠点を、キャッシュとともにブロック
サイズバッファを含めることで克服する。再ロードされ
たデータはキャッシュに書込まれるまえにバッファに書
込まれ、それによりキャッシュは対応する実行ユニット
からの次のロードリクエストを自由に処理することがで
きる。
よび欠点はこの発明により克服される。この発明は、こ
れらの短所および欠点を、キャッシュとともにブロック
サイズバッファを含めることで克服する。再ロードされ
たデータはキャッシュに書込まれるまえにバッファに書
込まれ、それによりキャッシュは対応する実行ユニット
からの次のロードリクエストを自由に処理することがで
きる。
【００１０】より特定的には、この発明はプロセッサ、
プロセッサに動作的に接続され、主メモリ内にストアさ
れたデータがアクセスされてプロセッサにより利用でき
るようにされた主メモリ、データキャッシュメモリ、お
よびバッファを含むコンピュータメモリシステムを設け
ることで、先行技術の短所および欠点を克服する。この
発明の教示によれば、上述のデータキャッシュメモリは
プロセッサと主メモリとの間の経路に配置される。さら
に、データキャッシュメモリはプロセッサに動作的に接
続され、そこからロードリクエストを受取って、ロード
されている場合にはデータによりそれに直接応答し、か
つロードされていない場合には主メモリからのデータに
より再ロードされることで間接的にそれに応答する。さ
らにこの発明の教示によれば、上述のバッファはデータ
キャッシュメモリと主メモリとの間の経路に配置され、
その位置でバッファはデータキャッシュメモリに再ロー
ドされるデータを主メモリから受取り、かつその位置で
バッファは再ロードされるデータを一時的に保持する。
プロセッサに動作的に接続され、主メモリ内にストアさ
れたデータがアクセスされてプロセッサにより利用でき
るようにされた主メモリ、データキャッシュメモリ、お
よびバッファを含むコンピュータメモリシステムを設け
ることで、先行技術の短所および欠点を克服する。この
発明の教示によれば、上述のデータキャッシュメモリは
プロセッサと主メモリとの間の経路に配置される。さら
に、データキャッシュメモリはプロセッサに動作的に接
続され、そこからロードリクエストを受取って、ロード
されている場合にはデータによりそれに直接応答し、か
つロードされていない場合には主メモリからのデータに
より再ロードされることで間接的にそれに応答する。さ
らにこの発明の教示によれば、上述のバッファはデータ
キャッシュメモリと主メモリとの間の経路に配置され、
その位置でバッファはデータキャッシュメモリに再ロー
ドされるデータを主メモリから受取り、かつその位置で
バッファは再ロードされるデータを一時的に保持する。
【００１１】この発明はまた、データキャッシュが実行
ユニットからロードリクエストを受取り、かつストアさ
れたデータによりまたは再ロード動作を開始することに
よって、それに応答し得るデータキャッシュ動作の方法
を提供し、この方法は、ストアされたデータによってデ
ータキャッシュにストアされたデータに対するロードリ
クエストに応答するステップと、再ロード動作を開始す
ることによってデータキャッシュにストアされていない
データに対するロードリクエストに応答するステップと
を含む。この発明の教示によれば、再ロード動作を開始
するステップは、再ロードされるデータをアクセスする
ステップと、再ロードされるデータをバッファにストア
するステップと、再ロードされるデータをバッファから
データキャッシュに書込むステップとを含む。
ユニットからロードリクエストを受取り、かつストアさ
れたデータによりまたは再ロード動作を開始することに
よって、それに応答し得るデータキャッシュ動作の方法
を提供し、この方法は、ストアされたデータによってデ
ータキャッシュにストアされたデータに対するロードリ
クエストに応答するステップと、再ロード動作を開始す
ることによってデータキャッシュにストアされていない
データに対するロードリクエストに応答するステップと
を含む。この発明の教示によれば、再ロード動作を開始
するステップは、再ロードされるデータをアクセスする
ステップと、再ロードされるデータをバッファにストア
するステップと、再ロードされるデータをバッファから
データキャッシュに書込むステップとを含む。
【００１２】さらに、この発明はロードリクエストを処
理する構造を含むデータキャッシュシステムを提供す
る。この発明の実施例では、含まれるプロセッサはコー
ドの順序で要求をしなければならない。命令の実行を停
止させ得るデータ依存のおそれがあるため、そのような
態様でロードリクエストを処理することが重要である。
命令の実行を妨げることのないストアリクエストについ
ては、再ロードの間にストアリクエストを処理する必要
はない。そのようなメカニズムを実現することは何の利
益ももたらすことなくデータキャッシュの制御論理の複
雑さを増すだけであろう。この発明の教示によると、処
理に優先順序を付けるための構造は、前記データキャッ
シュにロードされるデータが一時的にストアされる、お
そらくはブロックサイズの、バッファを含む。
理する構造を含むデータキャッシュシステムを提供す
る。この発明の実施例では、含まれるプロセッサはコー
ドの順序で要求をしなければならない。命令の実行を停
止させ得るデータ依存のおそれがあるため、そのような
態様でロードリクエストを処理することが重要である。
命令の実行を妨げることのないストアリクエストについ
ては、再ロードの間にストアリクエストを処理する必要
はない。そのようなメカニズムを実現することは何の利
益ももたらすことなくデータキャッシュの制御論理の複
雑さを増すだけであろう。この発明の教示によると、処
理に優先順序を付けるための構造は、前記データキャッ
シュにロードされるデータが一時的にストアされる、お
そらくはブロックサイズの、バッファを含む。
【００１３】したがって、この発明の目的は、実行ユニ
ットからのロードリクエストと再ロード動作との両方を
効率よく処理できるデータキャッシュシステムを提供す
ることである。
ットからのロードリクエストと再ロード動作との両方を
効率よく処理できるデータキャッシュシステムを提供す
ることである。
【００１４】この発明の別の目的は、効率が維持される
が再ロードの間、ストアリクエストの処理よりもロード
リクエストの処理が優先される、データキャッシュシス
テムおよび方法を提供することである。
が再ロードの間、ストアリクエストの処理よりもロード
リクエストの処理が優先される、データキャッシュシス
テムおよび方法を提供することである。
【００１５】この発明の他の目的、利点、および新規な
特徴は、添付図面を参照して述べられるこの発明につい
ての以下の詳細な記述に基づき明らかとなるだろう。
特徴は、添付図面を参照して述べられるこの発明につい
ての以下の詳細な記述に基づき明らかとなるだろう。
【００１６】
【実施例の詳細な説明】ここで、同様のまたは類似した
エレメントが図面を通し同じ参照番号で示されている図
面、特に図１を参照すると、包括的に参照番号１０で示
された先行技術のコンピュータメモリシステムが示され
ている。図１では、システム１０はプロセッサ１２およ
び主メモリ１４を含んで示される。プロセッサ１２と主
メモリ１４との間に並列に配置されるのは、命令キャッ
シュ１６およびデータキャッシュ１８である。命令キャ
ッシュ１６は、特定の動作を指定し、かつプロセッサ１
２のためにオペランドを識別するプログラムステートメ
ントを処理する。一方、データキャッシュ１８は、プロ
セッサ１２により通信され、解釈され、または他の処理
をされる意味のある表現を処理する。この発明はエレメ
ント１８、すなわちデータキャッシュに焦点を当てる。
エレメントが図面を通し同じ参照番号で示されている図
面、特に図１を参照すると、包括的に参照番号１０で示
された先行技術のコンピュータメモリシステムが示され
ている。図１では、システム１０はプロセッサ１２およ
び主メモリ１４を含んで示される。プロセッサ１２と主
メモリ１４との間に並列に配置されるのは、命令キャッ
シュ１６およびデータキャッシュ１８である。命令キャ
ッシュ１６は、特定の動作を指定し、かつプロセッサ１
２のためにオペランドを識別するプログラムステートメ
ントを処理する。一方、データキャッシュ１８は、プロ
セッサ１２により通信され、解釈され、または他の処理
をされる意味のある表現を処理する。この発明はエレメ
ント１８、すなわちデータキャッシュに焦点を当てる。
【００１７】データキャッシュ１８についてもう少し詳
しく説明すると、上述の関連技術に関する説明部分で述
べられたように、当業者は高速データアクセスのため
に、プロセッサ１２のようなプロセッサを備えたチップ
上にデータキャッシュ１８を実現するようになった。デ
ータキャッシュは所望ならばスケッチパッドメモリであ
り、かつデータに対するリクエスト（図１の参照番号２
０で示される）を受取ることができ、かつデータがキャ
ッシュ１８内に「ロードされて」いる場合にはデータ
（図１の参照番号２２で示される）によってそれらのリ
クエストに応答することができる。このプロセスが上述
の「ヒット」であり、ある段階でのプロセッサ１２から
のロードリクエストは次の段階でデータキャッシュ１８
により応答され得る。一方、もしも、要求されたデータ
がデータキャッシュ１８にない場合、すなわち、キャッ
シュ内に「ミス」がある場合には、データキャッシュ１
８内のブロックは要求されたデータを受取るために割当
られ、かつ次の段階で、データが外部メモリ１４からキ
ャッシュ１８内の割当られたブロックに「再ロード」さ
れる（図１の参照番号２４で示されるプロセス）。一般
に、特定のデータはそのすぐ近くのデータに関連する
（当業者に「局所性」として知られる特性）ので、キャ
ッシュミスに続く再ロードの間には単一のデータワード
ではなくデータのブロックがフェッチされる。しかしな
がら、キャッシュミスがあった場合に実際にプロセッサ
１２に要求されたデータを与えるプロセスの速度を上げ
るには、実際に要求されたデータ（すなわちロードリク
エスト２０によるもの）は一般にまずフェッチされ、残
りのキャッシュブロックがフェッチされる前にプロセッ
サ１２に送られる。さらに、データの一致性を確実にす
るため、一般に単一の有効ビットが各々の再ロードされ
たデータのブロックの各々に割り当てられる。
しく説明すると、上述の関連技術に関する説明部分で述
べられたように、当業者は高速データアクセスのため
に、プロセッサ１２のようなプロセッサを備えたチップ
上にデータキャッシュ１８を実現するようになった。デ
ータキャッシュは所望ならばスケッチパッドメモリであ
り、かつデータに対するリクエスト（図１の参照番号２
０で示される）を受取ることができ、かつデータがキャ
ッシュ１８内に「ロードされて」いる場合にはデータ
（図１の参照番号２２で示される）によってそれらのリ
クエストに応答することができる。このプロセスが上述
の「ヒット」であり、ある段階でのプロセッサ１２から
のロードリクエストは次の段階でデータキャッシュ１８
により応答され得る。一方、もしも、要求されたデータ
がデータキャッシュ１８にない場合、すなわち、キャッ
シュ内に「ミス」がある場合には、データキャッシュ１
８内のブロックは要求されたデータを受取るために割当
られ、かつ次の段階で、データが外部メモリ１４からキ
ャッシュ１８内の割当られたブロックに「再ロード」さ
れる（図１の参照番号２４で示されるプロセス）。一般
に、特定のデータはそのすぐ近くのデータに関連する
（当業者に「局所性」として知られる特性）ので、キャ
ッシュミスに続く再ロードの間には単一のデータワード
ではなくデータのブロックがフェッチされる。しかしな
がら、キャッシュミスがあった場合に実際にプロセッサ
１２に要求されたデータを与えるプロセスの速度を上げ
るには、実際に要求されたデータ（すなわちロードリク
エスト２０によるもの）は一般にまずフェッチされ、残
りのキャッシュブロックがフェッチされる前にプロセッ
サ１２に送られる。さらに、データの一致性を確実にす
るため、一般に単一の有効ビットが各々の再ロードされ
たデータのブロックの各々に割り当てられる。
【００１８】上述の関連技術についての説明部分から推
測されるように、ロードリクエストを処理するのと同時
にデータキャッシュが再ロードされない限り、コンピュ
ータメモリシステム１０は性能が低下する。したがっ
て、キャッシュ「ミス」があった場合には、再ロードは
次のロードリクエスト２０が応答され得る前に完了され
なければならない、これはたとえそのリクエストがキャ
ッシュ内のデータにより容易に処理できたとしても（す
なわち「ヒット」）である。この先行技術のシステムの
欠点はシステムの効率を遅らせ、また効率を悪くするの
で、それらのシステムに短所および欠点が生じる。
測されるように、ロードリクエストを処理するのと同時
にデータキャッシュが再ロードされない限り、コンピュ
ータメモリシステム１０は性能が低下する。したがっ
て、キャッシュ「ミス」があった場合には、再ロードは
次のロードリクエスト２０が応答され得る前に完了され
なければならない、これはたとえそのリクエストがキャ
ッシュ内のデータにより容易に処理できたとしても（す
なわち「ヒット」）である。この先行技術のシステムの
欠点はシステムの効率を遅らせ、また効率を悪くするの
で、それらのシステムに短所および欠点が生じる。
【００１９】ここで図２を参照すると、図２に示される
システムがこの発明の教示により修正されていること以
外は図１に示されるのと同様のコンピュータメモリシス
テムが示されている。図２のシステムは、主に、主メモ
リ１４とデータキャッシュ１８との間に配置されたブロ
ックサイズバッファ２６を含む点で、図１のシステム１
０とは異なっていることがわかるだろう。このバッファ
２６の目的は、ある段階の間主メモリからデータキャッ
シュ１８に再ロードされるデータを保持することであ
る。このバッファ２６を含むことによってデータキャッ
シュは「解放」され、データキャッシュがプロセッサ１
２からの次のロードリクエスト２０を処理することがで
きるようになる。
システムがこの発明の教示により修正されていること以
外は図１に示されるのと同様のコンピュータメモリシス
テムが示されている。図２のシステムは、主に、主メモ
リ１４とデータキャッシュ１８との間に配置されたブロ
ックサイズバッファ２６を含む点で、図１のシステム１
０とは異なっていることがわかるだろう。このバッファ
２６の目的は、ある段階の間主メモリからデータキャッ
シュ１８に再ロードされるデータを保持することであ
る。このバッファ２６を含むことによってデータキャッ
シュは「解放」され、データキャッシュがプロセッサ１
２からの次のロードリクエスト２０を処理することがで
きるようになる。
【００２０】図２のシステムの動作についての説明はこ
こで役立つであろう。キャッシュミスがあった場合、前
述のように、主メモリ１４からのキャッシュ１８の再ロ
ードが開始される。次の段階で、主メモリ１４からのキ
ャッシュ１８内に再ロードされるデータはバッファ２６
に移されてプロセッサ１２に送られ、第１のリクエスト
を満たす。この同じ段階の間に、データキャッシュ１８
はプロセッサ１２からの次のロードリクエスト２０を処
理することができる。ここでキャッシュヒットがあれ
ば、次の段階でデータキャッシュ１８から実行ユニット
１２にデータが送られる。他方では、次のロードリクエ
ストに対するキャッシュミスがあれば、バッファ２６を
介して再ロードが完了した後に再びキャッシュがアクセ
スされるのみである。第２のミスがあれば、第２の再ロ
ードが開始される。ヒットがあれば即座にリクエストに
応答することが可能であり、以下同様の動作が続く。
こで役立つであろう。キャッシュミスがあった場合、前
述のように、主メモリ１４からのキャッシュ１８の再ロ
ードが開始される。次の段階で、主メモリ１４からのキ
ャッシュ１８内に再ロードされるデータはバッファ２６
に移されてプロセッサ１２に送られ、第１のリクエスト
を満たす。この同じ段階の間に、データキャッシュ１８
はプロセッサ１２からの次のロードリクエスト２０を処
理することができる。ここでキャッシュヒットがあれ
ば、次の段階でデータキャッシュ１８から実行ユニット
１２にデータが送られる。他方では、次のロードリクエ
ストに対するキャッシュミスがあれば、バッファ２６を
介して再ロードが完了した後に再びキャッシュがアクセ
スされるのみである。第２のミスがあれば、第２の再ロ
ードが開始される。ヒットがあれば即座にリクエストに
応答することが可能であり、以下同様の動作が続く。
【００２１】期待外れなほど簡単であるが、この発明は
コンピュータメモリシステムに対し多数の注目すべき利
点を提供する。第１に、「ロードリクエスト」２０と
「ストアリクエスト」（すなわち、図１または図２のい
ずれにも特に示されていないが、再ロード動作２４をト
リガするロードリクエスト）とを識別して、この発明の
実施例は再ロードの間にストアリクエストよりロードリ
クエストのほうを処理する。まず第１にロード命令の頻
度が概してストア命令の頻度よりも高いため、こうする
ことは有利である。ゆえに、ロード命令の処理を優先さ
せることにより、ロード命令が未処理であることは少な
くなる。第２に、ロード命令はプロセッサの実行を待ち
合わせる可能性があるデータ依存性を有することがあ
る。したがって、ストア命令を処理する前にロード命令
を処理することにより、処理動作の速度が上げられ、効
率が上げられる。
コンピュータメモリシステムに対し多数の注目すべき利
点を提供する。第１に、「ロードリクエスト」２０と
「ストアリクエスト」（すなわち、図１または図２のい
ずれにも特に示されていないが、再ロード動作２４をト
リガするロードリクエスト）とを識別して、この発明の
実施例は再ロードの間にストアリクエストよりロードリ
クエストのほうを処理する。まず第１にロード命令の頻
度が概してストア命令の頻度よりも高いため、こうする
ことは有利である。ゆえに、ロード命令の処理を優先さ
せることにより、ロード命令が未処理であることは少な
くなる。第２に、ロード命令はプロセッサの実行を待ち
合わせる可能性があるデータ依存性を有することがあ
る。したがって、ストア命令を処理する前にロード命令
を処理することにより、処理動作の速度が上げられ、効
率が上げられる。
【００２２】上述の説明に基づいて、当業者は、この発
明がいかにして、データキャッシュを再ロードする間に
ロードリクエストのインテリジェント処理が実行される
コンピュータメモリシステムを提供するかを理解し認識
したはずである。この発明の実施例は、コストの低い、
熟慮の上配置されたバッファにより、動作の効率を大変
よくする。簡単にいえば、この発明は、キャッシュブロ
ックを再ロードする間に実行ユニット（たとえばプロセ
ッサ１２）からのロードリクエストを効率的に処理する
キャッシュを提供する。バッファ／キャッシュの相互関
係の詳細は、この発明を実施するに当たって重要である
が、それらは概して従来通りであり、さもなければ上述
の関連事件で詳しく説明されるので、ここでそれらにつ
いて詳しく論じる必要はない。
明がいかにして、データキャッシュを再ロードする間に
ロードリクエストのインテリジェント処理が実行される
コンピュータメモリシステムを提供するかを理解し認識
したはずである。この発明の実施例は、コストの低い、
熟慮の上配置されたバッファにより、動作の効率を大変
よくする。簡単にいえば、この発明は、キャッシュブロ
ックを再ロードする間に実行ユニット（たとえばプロセ
ッサ１２）からのロードリクエストを効率的に処理する
キャッシュを提供する。バッファ／キャッシュの相互関
係の詳細は、この発明を実施するに当たって重要である
が、それらは概して従来通りであり、さもなければ上述
の関連事件で詳しく説明されるので、ここでそれらにつ
いて詳しく論じる必要はない。
【００２３】明らかに、この発明についての多くの修正
および変形が上述の教示からなされ得る。したがって、
前掲の特許請求の範囲の範囲内で、この発明はここで特
定的に述べられている以外の方法でも実施され得る。
および変形が上述の教示からなされ得る。したがって、
前掲の特許請求の範囲の範囲内で、この発明はここで特
定的に述べられている以外の方法でも実施され得る。
【図１】先行技術のデータキャッシュシステムのブロッ
ク図である。
ク図である。
【図２】この発明の教示によるデータキャッシュシステ
ムのブロック図である。
ムのブロック図である。
１０ コンピュータメモリシステム １２ プロセッサ １４ 主メモリ １８ データキャッシュ ２６ バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タン・トラン アメリカ合衆国、78730 テキサス州、オ ースティン、イーグル・トレイス・トレイ ル、5209
Claims (5)
- 【請求項１】 プロセッサと、 前記プロセッサに動作的に接続され、そこにストアされ
たデータがアクセスされて前記プロセッサによって利用
されるようにされた主メモリと、 前記プロセッサと前記主メモリとの間の経路に配置され
たデータキャッシュメモリとを含み、前記データキャッ
シュメモリが前記プロセッサに動作的に接続されて前記
プロセッサからのロードリクエストを受取り、かつロー
ドされている場合にはデータによってそれらのロードリ
クエストに直接応答し、ロードされていない場合には主
メモリからのデータが再ロードされることでそれらのロ
ードリクエストに間接的に応答し、さらに、 前記データキャッシュメモリと前記主メモリとの間の経
路に配置されたバッファを含み、前記バッファが、前記
主メモリから前記データキャッシュメモリに再ロードさ
れるデータを受取りかつ前記データを一時的に保持する
機能を果たす、コンピュータメモリシステム。 - 【請求項２】 前記バッファがブロックサイズバッファ
である、請求項１に記載のコンピュータメモリシステ
ム。 - 【請求項３】 データキャッシュが実行ユニットからの
ロードリクエストを受取り、かつストアされたデータに
よりまたは再ロード動作を開始することでそこに応答し
得るデータキャッシュ動作のための方法であって、 前記ストアされたデータによってデータキャッシュにス
トアされたデータに対するロードリクエストに応答する
ステップと、 再ロード動作を開始することでデータキャッシュにスト
アされていないデータに対するロードリクエストに応答
するステップとを含み、再ロード動作を開始する前記ス
テップがさらに、 （１） 再ロードされる前記データをアクセスするステ
ップと、 （２） 再ロードされる前記データをバッファにストア
するステップと、 （３） 再ロードされる前記データを前記バッファから
前記データキャッシュに書込むステップとを含む、デー
タキャッシュ動作のための方法。 - 【請求項４】 再ロードされる前記データをバッファに
ストアする前記ステップが、前記再ロードされる前記デ
ータをブロックサイズバッファにストアするステップを
含む、請求項３に記載のデータキャッシュ動作のための
方法。 - 【請求項５】 ロードリクエストを処理するための手段
と、 ストアリクエストを処理するための手段と、 ロードリクエストの処理に優先順序を付けるための手段
とを含み、処理に優先順序を付けるための前記手段が、
前記データキャッシュにロードされるデータが一時的に
ストアされるブロックサイズバッファを含む、データキ
ャッシュシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US674493A | 1993-01-21 | 1993-01-21 | |
| US006744 | 1993-01-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282489A true JPH06282489A (ja) | 1994-10-07 |
Family
ID=21722360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002332A Withdrawn JPH06282489A (ja) | 1993-01-21 | 1994-01-14 | コンピュータメモリシステム、データキャッシュ動作の方法およびデータキャッシュシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0607669A1 (ja) |
| JP (1) | JPH06282489A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3294555B2 (ja) | 1998-08-31 | 2002-06-24 | 理想科学工業株式会社 | 孔版印刷装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0375864A3 (en) * | 1988-12-29 | 1991-03-20 | International Business Machines Corporation | Cache bypass |
| JPH03189845A (ja) * | 1989-12-13 | 1991-08-19 | Internatl Business Mach Corp <Ibm> | 階層メモリ・システムおよびキヤツシユ・メモリ・サブシステム |
-
1993
- 1993-12-02 EP EP93309670A patent/EP0607669A1/en not_active Withdrawn
-
1994
- 1994-01-14 JP JP6002332A patent/JPH06282489A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0607669A1 (en) | 1994-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |