JPH06275027A

JPH06275027A - 光ディスク装置の信号処理方式

Info

Publication number: JPH06275027A
Application number: JP6514893A
Authority: JP
Inventors: Kyosuke Yoshimoto; 恭輔吉本; Yasuhiro Kiyose; 泰広清瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-24
Filing date: 1993-03-24
Publication date: 1994-09-30
Anticipated expiration: 2018-02-17
Also published as: JP3377821B2

Abstract

(57)【要約】【目的】僅かな回路の追加によりハ゜ターン検出ミスが発生
し難いハ゜ターン検出方法を、またハ゜ターンに誤りがあっても正
しく検出できる方法を提供する。さらに欠陥位置を特定
でき、この情報を消失ホ゜インターとして訂正能力の高い消失
訂正を実行する。【構成】前エッジのみのパターン検出回路と後エッジ
のみのパターン検出回路を、各々の信号を蓄積するＦＩ
ＦＯの後段に配置し、さらに合成後もパターン検出し、
そのパターン検出結果に基づき、各エッジのパターン検
出回路を制御するようにした。また、前エッジおよび後
エッジ、さらに合成後の各々を独立に任意のパターンで
検査できるように構成した。また、マークのエッジを前
後独立に検出する手段にその一方および両方にエッジ間
隔を監視する手段と変調規則から遷移しえないエッジ間
隔を検出した場合に位置情報を送出する手段を追加し
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マークエッジ記録によ
って記録密度を向上させた光ディスクからの再生信号処
理に関するものである。

【０００２】

【従来の技術】まず、従来のこの種のパターン検出手段
として、１９９０年電子情報通信学会秋季全国大会に、
「ピットエッジ記録、ＭＣＡＶ記録方式を用いた光ディ
スクの高速大容量化」（ＳＣ−３−２）として公開され
ている。

【０００３】図４に上記従来例のブロック図を示す。図
４において、１５１は前エッジ同期信号検出回路、１５
２は後エッジ同期信号検出回路、１５５は前エッジ検出
回路、１５６は後エッジ検出回路、１５８は前エッジ信
号蓄積用ＦＩＦＯ、１５９は後エッジ蓄積用ＦＩＦＯで
ある。１５３は前エッジパターン検出回路、１５４は後
エッジパターン検出回路、１５０はデータ合成回路、１
５７はデータ合成回路、１６０はクロック発生回路、１
６１は復調回路である。

【０００４】図示しない光ディスクから再生された信号
は、前エッジと後エッジそれぞれの信号に分離され、１
５１および１５２の同期信号検出回路で同期信号を検出
し、その同期信号で、１５５および１５６のエッジ検出
回路で再生信号を同期クロックで取り込むことにより、
前エッジ信号、後エッジ信号となる。各々の信号は、１
５８および１５９のＦＩＦＯに入力されデータを蓄積す
る一方で、データ合成回路回路１５０で合成され、復調
回路１６１で復調される。

【０００５】従来例において、前エッジパターン検出回
路１５３および後エッジパターン検出回路１５４は、Ｆ
ＩＦＯ１５８および１５９の前段に位置し、各々独立に
前エッジおよび後エッジのみからなる信号列から、バイ
ト同期を得るための特定パターンを検出し、その検出タ
イミングでＦＩＦＯをリセットすることにより、両エッ
ジのタイミングの頭だしをしている。

【０００６】次に、従来の情報再生ブロック、とくに誤
り訂正について説明する。図１２は９０ｍｍ光ディスク
のセクタフォーマットとセクタ内記録部の構成を示すも
のである。セクタフォーマットとしては、図１２（ａ）
に示すように、セクタマーク、アドレス等のプリフォー
マット部１２ａと、シンク、リシンクパターンおよびデ
ータ等の記録部１２ｂとでなる。セクタ内記録部１２ｂ
の構成は再生クロック抽出用パターンのＶＦＯ、情報デ
ータの同期をとるシンクパターン、情報データおよび情
報データの再同期をとるリシンクパターンよりなる。

【０００７】情報データ部は符号長１２０バイト、最小
距離１７バイトのリード・ソロモン符号が５つインター
リ−ブされて記録されており、５１２バイトのユーザデ
ータ、４バイトのヴェンダーユニークコード、４バイト
の誤り検出用の検査データおよび８０バイトの誤り訂正
符号用検査データの１セクタ６００バイトで構成されて
いる。

【０００８】ここで符号長１２０バイト、最小距離１７
バイトのリード・ソロモン符号の訂正能力について説明
する。誤り位置と誤り数値が未知である誤り個数をｅ、
誤り位置が既知で誤り数値が未知である誤り個数をεと
すると、２ｅ＋ε＜１７・・・（１）を満足する範囲内では正しく誤り訂正される。したがっ
て、この符号では１２０バイトのデータ中誤り位置と誤
り数値が未知である誤りの場合、式（１）のε＝０とし
て最大８バイトまで訂正でき、１セクタの情報データ部
では連続８バイト×５インターリーブ＝４０バイトまで
訂正可能である。また、誤りの位置が既知で誤り数値の
みを求める消失訂正の場合は式（１）のｅ＝０として１
符号１２０バイトのデータ中最大１６バイトの誤りまで
訂正でき、１セクタの情報データ部では連続１６バイト
×５＝８０バイトまで訂正可能となる。したがって誤り
位置の情報消失ポインターの確度が高ければ訂正能力の
高い消失訂正が実行可能となる。一方、この誤りとは光
ディスク上の欠陥に起因することが知られている。

【０００９】光ディスク上の再生信号は、例えば光磁気
では図１３のように磁化の向きの上下により再生信号が
高レベル、低レベルとなる。特に、マークエッジ記録方
式ではレベルの変化点においてビット”１”の情報が含
まれる。

【００１０】図１４（ａ）のようなディスク上に欠陥の
ない再生信号を考えた場合、欠陥による再生信号の影響
は、図１４（ｂ）＋で示す欠陥により記録していない信
号が混入するドロップイン状態および図１４（ｃ）−で
示す欠陥により記録した信号が欠落するドロップアウト
状態がある。

【００１１】ディスク上で発生している欠陥の再生信号
の影響は、上記２状態のいずれかであると考えると、図
１４（ｂ）のドロップイン状態となった場合にはエッジ
検出の間隔の長い区間にバースト的な欠陥が生じている
恐れがある。また、図１４（ｃ）のようなドロップアウ
ト状態となった場合においてもエッジ検出の間隔の長い
区間にバースト的な欠陥が生じている恐れがある。図１
４（ｂ）、図１４（ｃ）中の点線部分は欠陥がない場合
の再生信号である。

【００１２】また、図１４に示すように前後エッジの位
置に注目すると、前エッジの間隔が長い区間と、後エッ
ジの間隔が長い区間の重なった区間で欠陥が発生してい
る。例えば、Ｕ。Ｓ。ＰＡＴＥＮＴ４、４８８、１４
２に示される１−７変調でエッジ記録されている場合を
考えると、光ディスク上に８Ｔ−７Ｔ、７Ｔ−８Ｔ、８
Ｔ−８Ｔの遷移は存在しえない。したがって、欠陥のな
い光ディスクの正常再生信号にはエッジ間隔が１５Ｔ以
上のものは存在しない。

【００１３】

【発明が解決しようとする課題】以上のように従来の方
法では、ディスク上に欠陥が発生すると、データの適正
な再生ができなくなるという問題があった。つまり、従
来の方法では、ＦＩＦＯの前で、前エッジのみ後エッジ
のみのパターン検出しかしていないため、パターン検出
ミスが発生しても、ＦＩＦＯから合成するためにデータ
が流出してしまうため、そのセクタはデータが復調不能
になるという問題があった。また、パターン検出がパタ
ーン検出が前エッジのみ、後エッジのみに依存している
ため、かりにパターンそのものが、ディスク上のゴミな
どにより誤った場合、検出そのものが不能となるという
問題があった。さらに、光ディスク上にバースト的な欠
陥があって連続４０バイトを越える誤りが発生し、その
位置が特定できない場合、誤り訂正符号の能力としては
連続８０バイトの誤りを訂正可能であっても訂正不可と
なるという問題があった。

【００１４】本発明は、上記のような問題点を解消する
ためになされたもので、わずかな回路の追加により、パ
ターン検出ミスが発生しにくいパターン検出方法を提供
することを目的とする。また、パターンそのものに誤り
があっても、正しくパターンを検出できる方法を提供す
ることを目的とする。さらに、欠陥位置を特定でき、こ
の情報を消失ポインターとして訂正能力の高い消失訂正
を実行することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る光ディスク
装置の信号処理方式は、前エッジのみのパターン検出回
路および後エッジのみのパターン検出回路を、各々の信
号を蓄積するＦＩＦＯの後段に配置し、さらに合成後も
パターン検出し、そのパターン検出結果にもとづいて、
各エッジのパターン検出回路を制御するように構成し
た。また、前エッジおよび後エッジ、さらに合成後の各
々を独立に任意のパターンで検査できるように構成し
た。また、マークのエッジを前後独立に検出する手段に
その一方および両方にエッジ間隔を監視する手段と変調
規則から遷移しえないエッジ間隔を検出した場合に位置
情報を送出する手段を追加した。

【００１６】

【作用】本発明における光ディスク装置の信号処理方式
は、前エッジのみのパターン検出、後エッジのみのバタ
ーン検出のどちらかが検出ミスをしても、ＦＩＦＯに蓄
積されたデータを破壊せずに、両エッジ合成後のパター
ンチェックをおこない、合成後において、パターンが検
出できない場合は、前エッジもしくは後エッジのうち、
はじめにパターン一致を検出した側のパターン検出をや
り直すことができるようにした。

【００１７】また、前エッジのみのパターン検出のため
のフィルタ、後エッジのみのパターン検出のためのフィ
ルタ、および、合成するためのおのおののフィルタ、合
成後のパターン検出のためのフィルタを、たとえば、前
エッジおよび後エッジ検出のパターンは誤りを許容し、
合成後のパターンを誤りを許容しないパターンとし、各
エッジからの合成マスクパターンを切り替えることによ
っても一致したパターンが検出できない場合は、パター
ン検出をやりなおすなどの方法が可能となる。

【００１８】さらに、光ディスク上の欠陥によりマーク
が潰れてバースト的な欠陥があった場合に簡単な構成で
欠陥位置を知ることができ、前記欠陥位置の情報を消失
ポインターとして用いることにより訂正能力の高い誤り
訂正を実行可能となる。また、両エッジに監視手段を持
つことにより情報消失ポインターの確度も向上できる。

【００１９】

【実施例】

実施例１．以下、この発明の請求項１および請求項２に
かかる一実施例について説明する。図１はパターン検出
回路のブロック図である。図１において、１０１は図示
しない光ディスク状のマークに対応した信号を再生する
光ヘッドと再生回路、１０２は再生回路から出力される
再生信号、１０３は再生信号からマークの前エッジに対
応した信号を出力する前エッジ検出回路、１０４は再生
信号からマークの後エッジに対応した信号を出力する後
エッジ検出回路、１０５は前エッジ検出信号、１０６は
後エッジ検出信号である。

【００２０】１０７は前エッジ検出信号を一時的に記憶
するＦＩＦＯ、１０８は後エッジ検出信号を一時的に記
憶するＦＩＦＯ、１０９、１１０は、ＦＩＦＯからデー
タをとりだすかどうかを選択するスイッチ、１１１、１
１２はＦＩＦＯからの出力をパターンマッチするために
パラレルデータに逐次変換するシフトレジスタ、１１３
は前エッジからのデータをパターンマッチするためのパ
ターンフィルタ、１１４は後エッジからのデータをパタ
ーンマッチするためのパターンフィルタ、１１５は前エ
ッジフィルタの出力結果をカウントするカウンタ、１１
６は後エッジフィルタの出力結果をカウントするカウン
タ、１１７、１１８はカウンタの出力をうけて、パター
ン一致パルスを生成するパルス生成回路である。また、
１１１、１１３、１１５、１１７で前エッジパターン検
出回路を、１１２、１１４、１１６、１１８で後エッジ
パターン検出回路を構成する。

【００２１】一方、１１９は両エッジ合成用の前エッジ
フィルタパターン、１２０は両エッジ合成用の後エッジ
フィルタパターン、１２１、１２２はゲート、１２３は
合成用のＯＲ回路、１２４は合成結果をパターンマッチ
するための両エッジパターンフィルタ、１２５は両エッ
ジフィルタの出力結果をカウントするカウンタ、１２６
はカウンタの出力をうけて、パターン一致パルスを生成
するパルス生成回路である。

【００２２】１１９、１２０、１２１、１２２、１２
３、１２４、１２５、１２６で両エッジ合成パターン検
出回路を構成する。１２７は片エッジパターン検出回路
および両エッジ合成パターン検出回路の出力をうけて、
おのおのの検出回路を制御するパターン検出回路制御回
路。

【００２３】つぎに動作について説明する。図示しない
光ディスクからもどってきた光信号が再生回路１０１で
電気信号に変換され、１０２のような０と１の信号列に
なる。このとき、時間的には光ディスク上に形成された
マークの形状や光スポットの影響をうけて、０から１、
１から０になるタイミングはゆらいでいる。

【００２４】この信号は、前エッジ検出回路１０３によ
って、前エッジのみを抽出し、そこから同期信号を検出
して、前エッジ検出信号１０５のような前エッジの存在
するクロック位置のみ１となるようなパルス信号を出力
する。

【００２５】後エッジ検出回路１０４も後エッジに同期
して同様な後エッジ検出信号１０６を出力する。前エッ
ジ検出信号１０５は、抽出された同期クロックにしたが
って、ＦＩＦＯ１０７に入力される。また、後エッジ検
出信号１０６もまた、抽出された同期クロックにしたが
って、ＦＩＦＯ１０８に入力される。

【００２６】パターン検出前は、スイッチ１０９および
１１０は閉じており、ＦＩＦＯ１０７および１０８の出
力は、おのおのシフトレジスタ１１１および１１２に入
力されている。したがって、シフトレジスタのパラレル
出力には、逐次あるパターンが出力される。前エッジお
よび後エッジのパターンフィルタは、任意のデータパタ
ーンが蓄積でき、あらかじめ、もしくは、随時このパタ
ーンが、図示しない上位装置からセットされる。

【００２７】このパターン検査のためのデータパターン
と、シフトレジスタのパラレル出力は、各ビットごとに
排他的論理和がとられる。パターンが不一致だと１とな
るため、この１の数をカウンタ１１５および１１６でカ
ウントする。カウンタ１１５および１１６にも、あらか
じめ、もしくは随時、図示しない上位装置から、あるし
きい値がセットされる。カウンタ１１５および１１６の
値がしきい値以下になると、パターンが一致したと判断
して、パターン一致パルス生成回路１１７および１１８
に信号を発し、パルスとする。同時に、パターン一致パ
ルス生成回路は、ゲート回路１２１および１２２に、ゲ
ートを開く指示をあたえる。

【００２８】シフトレジスタ１１１および１１２のパラ
レル出力は、同時に両エッジ合成用の前エッジフィルタ
１１９および後エッジフィルタ１２０に入力される。こ
のフィルタはマスクフィルタとなっており、あらかじ
め、もしくは随時、図示しない上位装置から、あるマス
クパターンをセットされる。このシフトレジスタの出力
と論理和がとられて、ゲートに伝達される。ゲート１２
１および１２２は、上記のごとく、パターン一致パルス
生成回路１１７および１１８によって、制御され、おの
おの、前エッジのパターンが一致したと判断されたと
き、後エッジのパターンが一致したと判断されたとき
に、合成回路１２３にフィルタされた信号を出力する。
したがって、合成回路には、一致したと判断されたタイ
ミングで信号が入力され合成される。当然、前エッジと
後エッジでは、一致したと判断されるタイミングが異な
る。そこで、前エッジおよび後エッジのおのおののパタ
ーン一致パルス生成回路は、スイッチ１０９および１１
０を制御して、パターンが一致したと判断されたときに
は、スイッチを開いて、データがシフトレジスタ１１１
および１１２に流れ込まないようにする。この場合、Ｆ
ＩＦＯ１０７および１０８がスイッチがひらいている間
のデータを蓄積する機能を持つ。

【００２９】前エッジパターンが先に一致を検出した場
合、スイッチ１０９は開き、シフトレジスタ１１１の出
力パターンは固定され、そのまま、合成回路１２１まで
フィルタ１１９および１２１を経由して伝達される。ひ
きつづいて、後エッジパターンの一致を検出するとこの
結果がフィルタ１２０、ゲート１２２を経由して、やは
り合成回路に入力される。この順序は、パターン検出回
路制御回路１２７に記憶される。したがって、合成ＯＲ
回路１２３のパラレル出力には、逐次前後エッジから抽
出されたデータをもとどおりに合成したパターンが出力
される。さらに両エッジ検出用パターンフィルタは、任
意のデータパターンが蓄積でき、あらかじめ、もしく
は、随時このパターンが、図示しない上位装置からセッ
トされる。

【００３０】合成ＯＲ回路１２３の出力と両エッジ検出
用パターンフィルタ１２４とは、各ビットごとに排他的
論理和がとられる。パターンが不一致だと１となるた
め、この１の数をカウンタ１２５でカウントする。カウ
ンタ１２５にも、あらかじめ、もしくは随時、図示しな
い上位装置から、あるしきい値がセットされる。このカ
ウンタの値は、常時、パターン検出回路制御回路１２７
によって監視され、前エッジパターン一致信号と後エッ
ジパターンエッジ一致信号の両方の信号がアクティブに
なったとき、カウントの値がしきい値以下となると、合
成信号においても、パターンが認識されたとみなして、
スイッチ１０９とスイッチ１１０が閉じて、順次、合成
された信号がＯＲ回路からとりだされることになる。

【００３１】実施例２．以下、本発明の請求項１および
請求項２にかかる一実施例について説明する。上記実施
例１と同様なところは説明を省略する。図２はブロック
図である。上記第１の実施例にたいして、前エッジパタ
ーンフィルタ１１９および後エッジパターン１２０を省
略した構成である。このように構成することにより、合
成信号パターン検出用のＯＲ回路をパターン一致検出後
にも、そのまま、両エッジ信号合成用のＯＲ回路として
使用できると長所がある。

【００３２】実施例３．以下、本発明の請求項１および
請求項２にかかる一実施例について説明する。第１の実
施例と同様なところは説明を省略する。図３はブロック
図である。前エッジパターンフィルタ１１９および、後
エッジパターンフィルタ１２０が完全透過型のマスクパ
ターンと、一部透過型のマクスパターンをもっており、
一部透過型のマスクパターンはあらかじめ図示しない上
位装置からセットされているとする。バターン検出回路
制御回路からの制御信号により、合成信号のパターン一
致が検出されるとただちに、一部透過型のパターンを全
面透過型に切り替えるように構成されている。このよう
に構成することにより、合成信号パターン検出用のＯＲ
回路をパターン一致検出後にも、そのまま、両エッジ信
号合成用のＯＲ回路として使用できるというメリットが
ある。

【００３３】実施例４．以下、本発明の請求項１にかか
る一実施例について説明する。図５はフローチャートで
ある。図５にあるように各パターンは、まず規定の値に
初期化される。次に、リードを開始する。この場合は１
セクタのリードを仮定している。リードが正常終了した
場合は、処理も完了する。シードが正常終了しない場合
は、ディスク上の欠陥などにより同期パターンを検出で
きなかった場合もあるため、前エッジパターン検出用カ
ウンタ１１５および後エッジパターン検出用カウンタ１
１６のしきい値を下げ、再びリードを試みる。フローチ
ャートには示していないが、もちろんしきい値をある規
定値までさげたらリードを異常終了する。

【００３４】実施例５．以下、本発明の請求項２および
請求項３にかかる一実施例について説明する。図６はフ
ローチャートである。図６にあるように各パターンは、
まず規定の値に初期化される。次にリードを開始する。
この場合は１セクタのリードを仮定している。１セクタ
経過するまで、前エッジパターン検出回路と後ろエッジ
パターン検出回路の両方ともに検出完了したかを検査す
る。両方ともに検出できた場合は、パターンフィルタ１
１３および１１４のパターンを透過型に切り替える。ま
たは、パターンフィルタ１１９および１２０を透過型に
切り替える。透過型となるために、検出された信号がそ
のまま合成されることになる。合成後のパターン検出結
果を検査して、パターン検出できた場合には、スイッチ
１０９および１１０を閉じてＦＩＦＯの出力を再開す
る。パターン検出できない場合には、先に検出した側の
パターン検出を再開するためにスイッチ１０９または１
１０を閉じてＦＩＦＯからシフトレジスタ１１１または
１１２にデータが伝達されるように構成する。１セクタ
経過しても、両方のエッジにおいてパターンが検出でき
ない場合はエラー終了する。

【００３５】上記のように制御することにより、ディス
ク上の傷などにより、誤ったデータが発生し、それが検
出したパターンに酷似しているために、パターン検出さ
れたとしても、合成することによりパターン検出ミスが
発見され、先に検出した方をリトライするために、正し
い位置でパターン検出が可能となる。このため、パター
ン検出ミスのために復調不能となり１セクタすべてでデ
ータが再生できなくなるという確率を低下させることが
できる。

【００３６】実施例６．以下、本発明の請求項２および
請求項３ににかかる一実施例について説明する。図７は
フローチャートである。図７にあるように各パターン
は、まず規定の値に初期化される。次に、リードを開始
する。この場合は１セクタのリードを仮定している。１
セクタ経過するまで、前エッジパターン検出回路と後ろ
エッジパターン検出回路の両方ともに検出完了したかを
検査する。両方ともに検出できた場合は、パターンフィ
ルタ１１３および１１４のパターンを合成用に切り替え
る。パターン検出用と合成用との２種類のパターンを使
用することにより、目的に最適なパターンを選択できる
という利点がある。合成後のパターン検出結果を検査し
て、パターン検出できた場合には、スイッチ１０９およ
び１１０を閉じてＦＩＦＯの出力を再開する。パターン
検出できない場合には、パターンをパターン検出用にも
どした後に、先に検出した側のパターン検出を再開する
ためにスイッチ１０９または１１０を閉じてＦＩＦＯか
らシフトレジスタ１１１または１１２にデータが伝達さ
れるように構成する。１セクタ経過しても、両方のエッ
ジにおいてパターンが検出できない場合はエラー終了す
る。

【００３７】実施例７．以下、この発明の第４の請求項
にかかる一実施例について説明する。図８（ａ）はこの
発明の一実施例として各エッジ検出に付加されるエッジ
間隔監視回路である。図８（ａ）において２０１は図示
しないエッジ検出回路の出力であるエッジ検出信号の間
隔をこれと同期した再生クロックで計数する４ビットカ
ウンター、２０２はエッジ検出信号を前記再生クロック
で遅延させる遅延回路、２０３はエッジ間隔の異常区間
信号２０６を発生する回路である。２０４はエッジ間隔
を再生クロックで計数して規定値になった時に出力され
る信号いわゆるオーバーフロー時に出力されるキャリー
信号である。本実施例では規定値として１５が設定され
ている。２０５はエッジ信号を再生クロックで前記規定
値分遅延させた信号である。

【００３８】次に動作について図１５（ａ）を併用して
説明する。上述の１−７変調にてエッジ記録されている
光ディスク上の再生信号を考える。図１５（ａ）では再
生信号に８Ｔ−７Ｔ−８Ｔのパターンの遷移があり、明
らかに遷移規則違反である。前エッジ検出信号がカウン
ター２０１に入力されると再生クロックにして１５遅れ
た後にキャリー信号２０４が出力される。一方、遅延回
路２０２では再生クロックにして１５遅れた遅延回路出
力２０５が出力される。エッジ間隔の異常区間信号を発
生する回路２０３では、キャリー信号２０４と遅延回路
出力２０５のＮＡＮＤ出力の低レベルにてセットされ、
キャリー信号２０４と遅延回路出力２０５のＡＮＤ出力
の低レベルにてリセットされる動作を行い、高レベルで
異常区間を示す異常区間信号２０６を出力する。

【００３９】実施例８．図８（ｂ）はこの発明の一実施
例として各エッジ検出に付加されるエッジ間隔監視を持
つ情報消失ポインター送出回路である。本実施例は実施
例７の構成にＡＮＤゲートを付加して構成されるもので
ある。図８（ｂ）において２１１は図示しないエッジ検
出回路の出力であるエッジ検出信号の間隔をこれと同期
した再生クロックで計数する４ビットカウンター、２１
２はエッジ検出信号を前記再生クロックで遅延させる遅
延回路、２１３はエッジ間隔の異常区間信号２１６を発
生する回路である。２１４はエッジ間隔を再生クロック
で計数して規定値になった時に出力される信号いわゆる
オーバーフロー時に出力されるキャリー信号である。２
１５はエッジ信号を再生クロックで規定値分遅延させた
信号である。

【００４０】図１５（ｂ）に示すように、図示しない復
調回路にて再生信号に相当する復調前ビット情報が復調
され、これと同期した８ビット毎の復調バイトクロック
が出力される。なお、前記復調回路では１−７変調パタ
ーンの規則にしたがい、３ビットの情報が２ビットの情
報に変換される。エッジ間隔異常区間信号２１１と復調
バイトクロックのＡＮＤ出力で情報消失ポインターが得
られる。

【００４１】実施例９．実施例７ではエッジ間隔を計数
するカウンターとして４ビットカウンターにて構成され
ているが、５ビット以上のカウンターで構成することも
可能である。

【００４２】実施例１０．実施例８ではエッジ間隔を計
数するカウンターとして４ビットカウンターにて構成さ
れているが、５ビット以上のカウンターで構成すること
も可能である。

【００４３】実施例１１．図９は実施例７のエッジ間隔
を計数するカウンターの変わりにシフトレジスタを用い
て構成されているエッジ間隔監視回路である。図９にお
いて２２１は図示しないエッジ検出回路の出力であるエ
ッジ検出信号をこれに同期した再生クロックでシフトさ
せる１５ビットシフトレジスタ、２２２はシフトレジス
タ２２１の出力である１５ビット中最後段を除く１４ビ
ットパターンのマッチングをとる判定回路、２２３はエ
ッジ間隔の異常区間信号２２６を発生する回路、２２４
は判定回路の判定出力、２２５はシフトレジスタ最後段
出力である。

【００４４】本実施例の動作を説明すると、エッジ検出
信号がこれと同期した再生クロックとともにシフトレジ
スタ２２１に入力される。判定回路２２２では１４ビッ
トのパターンマッチを行い、全てビット”０”が検出さ
れた時、高レベルの判定出力を行う。エッジ間隔の異常
区間信号発生回路２２３では判定出力２２４の反転信号
が低レベルにてセットされ、判定出力２２４の反転信号
とシフトレジスタ最後段出力２２５のＮＡＮＤ出力が低
レベルにてリセットされる。

【００４５】実施例１２．実施例８のエッジ間隔を計数
するカウンターの変わりに、実施例７から実施例１１に
変更したシフトレジスタを用いて構成しても同様の情報
消失ポインター送出回路を構成することは可能である。

【００４６】実施例１３．実施例１１および実施例１２
において判定回路にモード選択信号を設けることおよび
シフトレジスタビット数を増やすことにより、モード選
択信号で変調規則がＲＬＬＣのみならず、同期パターン
等固定ブロックパターンの検出にも適用可能である。

【００４７】実施例１４．以下、この発明の第５の請求
項にかかる一実施例について説明する。図１０はこの発
明の一実施例であり、２３１は前エッジ間隔監視回路、
２３２は後ろエッジ間隔監視回路、２３３は前エッジ異
常区間信号、２３４は後ろエッジ異常区間信号である。

【００４８】エッジ間隔監視回路２３１、後ろエッジ間
隔監視回路２３２は実施例１、３、５、７で示されるエ
ッジ間隔監視回路で構成されており、前エッジ異常区間
信号２３３と後ろエッジ異常区間信号２３４のＡＮＤ出
力である前後エッジ異常区間信号２３５を復調バイトク
ロックとＡＮＤ出力することにより情報消失ポインター
を出力する

【００４９】実施例１５．図１１は請求項５にかかる一
実施例であり、実施例１４における前後エッジ異常区間
信号２３５と後段のＡＮＤゲートの間にフリップフロッ
プを一段挿入したもので、前後エッジ異常区間信号２４
５が復調バイトクロックと同期がとられている構成とな
っている。本実施例においても実施例１４と同様の効果
が得られる。図１１において２４１は前エッジ間隔監視
回路、２４２は後ろエッジ間隔監視回路、２４３は前エ
ッジ異常区間信号、２４４は後ろエッジ異常区間信号で
ある。

【００５０】

【発明の効果】以上のように構成したので、請求項１、
２、および３の発明によれば、前エッジパターン検出ミ
スや後エッジパターン検出ミスが発生しても、合成後に
もパターン検出を実行することにより、あやまったタイ
ミングで合成し、データが再生できなくなる不具合を改
善できるという効果がある。

【００５１】また、データ誤りが発生しても、リトライ
時にフィルタパターンを変更したり、一致数をカウント
するカウンタのしきい値をさげたりして、本来のパター
ン部で、逆に検出ぬけが発生しないようにできるという
効果がある。

【００５２】さらに、請求項４および５の発明によれ
ば、連続した誤りが発生しても、これを検知し、イレー
ジャ訂正可能となるため誤り訂正能力が向上し、正しい
データを得られるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかるパターン検出回路のブロック図
である。

【図２】本発明にかかるパターン検出回路のブロック図
である。

【図３】本発明にかかるパターン検出回路のブロック図
である。

【図４】従来のパターン検出回路のブロック図である。

【図５】本発明にかかるパターン検出のフローチャート
である。

【図６】本発明にかかるパターン検出のフローチャート
である。

【図７】本発明にかかるパターン検出のフローチャート
である。

【図８】本発明にかかるエッジ間隔監視回路と情報消失
ポインター送出回路のブロック図である。

【図９】本発明にかかるエッジ間隔監視回路のブロック
図である。

【図１０】本発明にかかる情報消失ポインター送出回路
のブロック図である。

【図１１】本発明にかかる情報消失ポインター送出回路
のブロック図である。

【図１２】光ディスクのセクタフォーマットとセクタ内
記録部の構成図である。

【図１３】光ディスク上の再生信号の様子を示した説明
図である。

【図１４】光ディスク上の欠陥と再生信号の状態を示し
た説明図である。

【図１５】本発明にかかるエッジ間隔異常区間信号と情
報消失ポインターのタイミング図である。

【符号の説明】

１０１光ヘッドと再生回路１０２再生回路から出力される再生信号１０３前エッジ検出回路１０４後エッジ検出回路１０５前エッジ検出信号１０６後エッジ検出信号１０７ＦＩＦＯ１０８ＦＩＦＯ１０９スイッチ１１０スイッチ１１１シフトレジスタ１１２シフトレジスタ１１３パターンフィルタ１１４パターンフィルタ１１５カウンタ１１６カウンタ１１７パルス生成回路１１８パルス生成回路１１９前エッジフィルタパターン１２０後エッジフィルタパターン１２１ゲート１２２ゲート１２３ＯＲ回路１２４両エッジパターンフィルタ１２５カウンタ１２６パルス生成回路１２７パターン検出回路制御回路１５０データ合成回路１５１前エッジ同期信号検出回路１５２後エッジ同期信号検出回路１５３前エッジパターン検出回路１５４後エッジパターン検出回路１５５前エッジ検出回路１５６後エッジ検出回路１５７データ合成回路１５８前エッジ信号蓄積用ＦＩＦＯ１５９後エッジ蓄積用ＦＩＦＯ１６０クロック発生回路１６１復調回路２０１カウンター２０２遅延回路２０３エッジ間隔異常区間信号発生回路２０４キャリー信号２０５遅延回路出力のエッジ検出信号２０６異常区間信号２１１カウンター２１２遅延回路２１３エッジ間隔異常区間信号発生回路２１４キャリー信号２１５遅延回路出力のエッジ検出信号２１６異常区間信号２２１シフトレジスタ２２２判定回路２２３エッジ間隔異常区間信号発生回路２２４判定回路出力２２５最後段シフトレジスタ出力２２６異常区間信号２３１前エッジ間隔異常区間信号発生回路２３２後ろエッジ間隔異常区間信号発生回路２３３前エッジ間隔異常区間信号２３４後ろエッジ間隔異常区間信号２３５エッジ間隔異常区間信号２４１前エッジ間隔異常区間信号発生回路２４２後ろエッジ間隔異常区間信号発生回路２４３前エッジ間隔異常区間信号２４４後ろエッジ間隔異常区間信号２４５エッジ間隔異常区間信号１２ａセクタプリフォーマット部１２ｂセクタ記録部

Claims

【特許請求の範囲】

【請求項１】記録マークの前後のエッジを独立に検出
するエッジ検出手段と、前エッジのみからなる検出結果
に対応する同期クロック検出手段および後エッジのみか
らなる検出結果に対応する同期クロック検出手段を使用
して、前エッジのみからなるデータ列生成手段および後
エッジのみからなるデータ列生成手段を構成し、おのお
ののデータ列に対応した片エッジ特定パターン検出手段
と、おのおののデータ列を適当に組み合せて合成する合
成手段を使用して、前エッジと後エッジからなる合成デ
ータ列を生成する手段を構成し、この合成データ列に対
応した両エッジ特定パターン検出手段からなり、この片
エッジ特定パターンと両エッジ特定パターン検出手段の
パターンを任意に変更可能であることを特徴とする光デ
ィスク装置の信号処理方式。
【請求項２】記録マークの前後のエッジを独立に検出
するエッジ検出手段と、前エッジのみからなる検出結果
に対応する同期クロック検出手段および後エッジのみか
らなる検出結果に対応する同期クロック検出手段を使用
して、前エッジのみからなるデータ列生成手段および後
エッジのみからなるデータ列生成手段を構成し、おのお
ののデータ列に対応した片エッジ特定パターン検出手段
と、おのおののデータ列を適当に組み合せて合成する合
成手段を使用して、前エッジと後エッジからなる合成デ
ータ列を生成する手段を構成し、この合成データ列に対
応した両エッジ特定パターン検出手段からなり、この両
エッジ特定パターン検出手段の検出結果に基づいて、上
記データ列生成手段を制御することを特徴とする光ディ
スク装置の信号処理方式。
【請求項３】請求項１および２の特定パターン検出手
段において、前エッジのパターン検出と後エッジのパタ
ーン検出の順序を記憶し、両方のパターン検出時にのみ
信号の合成と合成信号のパターン検出を実施し、パター
ン検出されなかった場合は、早くパターン検出したエッ
ジ側から再度片側パターン検出を実行するようにしたこ
とを特徴とする光ディスク装置の信号処理方式。
【請求項４】記録マークの前後のエッジを独立に検出
するエッジ検出手段と、前エッジのみからなる検出結果
に対応する同期クロック検出手段および後エッジのみか
らなる検出結果に対応する同期クロック検出手段を使用
して、前エッジのみからなるデータ列生成手段および後
エッジのみからなるデータ列生成手段を構成し、おのお
ののデータ列を合成して信号を再生する手段を有し、前
記前後エッジ検出手段がエッジ間隔を監視する手段を持
ち、規定外のエッジ間隔を検出したとき検出異常信号を
送出する手段を持つことを特徴とする光ディスク装置の
信号処理方式。
【請求項５】前記前エッジの間隔を監視する手段で検
出された異常信号と、前記後エッジの間隔を監視する手
段で検出された異常信号の重なった区間で情報消失のポ
インターを送出する手段を持つことを特徴とする請求項
４記載の光ディスク装置の信号処理方式。