JPH06231580A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH06231580A JPH06231580A JP5016029A JP1602993A JPH06231580A JP H06231580 A JPH06231580 A JP H06231580A JP 5016029 A JP5016029 A JP 5016029A JP 1602993 A JP1602993 A JP 1602993A JP H06231580 A JPH06231580 A JP H06231580A
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- signal
- level
- memory cell
- semiconductor memory
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Abstract
(57)【要約】
【目的】選択状態になるメモリセルに、前のビット線の
データを書き込ませない。又、非選択状態にあるメモリ
セルに次のデータを書き込ませない。 【構成】メモリセル５１〜５４の行及び列選択信号を制
御する回路と、ビット線Ｌ１，Ｌ２；Ｌ３，Ｌ４をプル
アップ及びバランスさせるパルスと論理を取り、パルス
発生期間内には、行及び列選択信号を選択状態にしな
い。又、パルス発生終了後は、選択される行及び列選択
信号のみ動作状態となる。
データを書き込ませない。又、非選択状態にあるメモリ
セルに次のデータを書き込ませない。 【構成】メモリセル５１〜５４の行及び列選択信号を制
御する回路と、ビット線Ｌ１，Ｌ２；Ｌ３，Ｌ４をプル
アップ及びバランスさせるパルスと論理を取り、パルス
発生期間内には、行及び列選択信号を選択状態にしな
い。又、パルス発生終了後は、選択される行及び列選択
信号のみ動作状態となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に対で構成されたビット線のプルアップ及びバラ
ンスをパルスにて制御する半導体メモリ回路に関する。
し、特に対で構成されたビット線のプルアップ及びバラ
ンスをパルスにて制御する半導体メモリ回路に関する。
【０００２】
【従来の技術】図５は従来の半導体メモリ回路である。
図５において、説明の便宜上、４つのメモリセル５１，
５２，５３，５４だけとする。一対のビット線Ｌ１とＬ
２，一対のビット線Ｌ３とＬ４と、列選択回路６１，６
２と、列選択回路６１，６２を選択するためのアンド回
路６，７と、行選択用アンド回路４，５と、ライト・リ
ード回路８と、ＡＴＤ回路９と、読み出し時にビット線
のレベルがＧＮＤレベルまで低下するのを防ぐＰチャネ
ルＭＯＳトランジスタ１，２（以下、ＰｃｈＴｒ１，２
と称す）と、２個のプルアップバランサ回路３とで構成
されている。
図５において、説明の便宜上、４つのメモリセル５１，
５２，５３，５４だけとする。一対のビット線Ｌ１とＬ
２，一対のビット線Ｌ３とＬ４と、列選択回路６１，６
２と、列選択回路６１，６２を選択するためのアンド回
路６，７と、行選択用アンド回路４，５と、ライト・リ
ード回路８と、ＡＴＤ回路９と、読み出し時にビット線
のレベルがＧＮＤレベルまで低下するのを防ぐＰチャネ
ルＭＯＳトランジスタ１，２（以下、ＰｃｈＴｒ１，２
と称す）と、２個のプルアップバランサ回路３とで構成
されている。
【０００３】次に動作について、図５，図６を参照して
説明する。図６は図５の従来例のタイミング図である。
説明する。図６は図５の従来例のタイミング図である。
【０００４】（１）書き込み動作時の説明 ＷＥ信号が高（Ｈｉｇｈ）レベルから低（Ｌｏｗ）レベ
ルに変化することにより、書き込み状態となる。ＷＥ信
号又はアドレス信号が変化すると、前記２つの信号の変
化を感知して、ＡＴＤ回路９は、凹型のワンショットパ
ルスを発生し、信号線Ｌ１１に出力する。信号線Ｌ１１
は、プルアップ・バランサ回路３に接続されており、凹
型のワンショットパルス発生期間Ｔ１のみプルアップ・
バランサ回路３が動作状態となる。ビット線Ｌ１，Ｌ２
及びＬ３，Ｌ４に接続されているプルアップ・バランサ
回路３は、前動作時にて異電位となっていたビット線Ｌ
１，Ｌ２をプルアップ及びバランスして同電位にする。
又、ビット線Ｌ３，Ｌ４も同様である。
ルに変化することにより、書き込み状態となる。ＷＥ信
号又はアドレス信号が変化すると、前記２つの信号の変
化を感知して、ＡＴＤ回路９は、凹型のワンショットパ
ルスを発生し、信号線Ｌ１１に出力する。信号線Ｌ１１
は、プルアップ・バランサ回路３に接続されており、凹
型のワンショットパルス発生期間Ｔ１のみプルアップ・
バランサ回路３が動作状態となる。ビット線Ｌ１，Ｌ２
及びＬ３，Ｌ４に接続されているプルアップ・バランサ
回路３は、前動作時にて異電位となっていたビット線Ｌ
１，Ｌ２をプルアップ及びバランスして同電位にする。
又、ビット線Ｌ３，Ｌ４も同様である。
【０００５】さらに、ライト・リード回路８は、ＷＥ信
号と書き込みデータ信号を受け、信号線Ｌ９にＧＮＤレ
ベル，信号線Ｌ１０にＶｃｃレベルを出力し、列選択回
路６１が選択のため信号線Ｌ９とビット線Ｌ１、信号線
Ｌ１０とビット線Ｌ２が接続状態となり、ビット線Ｌ１
をＬｏｗレベル（ＧＮＤレベル）に、ビット線Ｌ２をＶ
ｃｃレベルにする。
号と書き込みデータ信号を受け、信号線Ｌ９にＧＮＤレ
ベル，信号線Ｌ１０にＶｃｃレベルを出力し、列選択回
路６１が選択のため信号線Ｌ９とビット線Ｌ１、信号線
Ｌ１０とビット線Ｌ２が接続状態となり、ビット線Ｌ１
をＬｏｗレベル（ＧＮＤレベル）に、ビット線Ｌ２をＶ
ｃｃレベルにする。
【０００６】又、正規アドレス信号により行アドレス７
１にＨｉｇｈレベル、行アドレス７２にＬｏｗレベルが
入力されて、アンド回路４の出力Ｌ５はＨｉｇｈレベ
ル、アンド回路５の出力Ｌ６はＬｏｗレベルで、メモリ
セル５１を選択し、ビット線Ｌ１，Ｌ２のレベルをメモ
リセル５１内に書き込む。
１にＨｉｇｈレベル、行アドレス７２にＬｏｗレベルが
入力されて、アンド回路４の出力Ｌ５はＨｉｇｈレベ
ル、アンド回路５の出力Ｌ６はＬｏｗレベルで、メモリ
セル５１を選択し、ビット線Ｌ１，Ｌ２のレベルをメモ
リセル５１内に書き込む。
【０００７】ここでは、正規アドレス信号により列アド
レスは変化しないと仮定し、列アドレス８１にはＨｉｇ
ｈレベル、列アドレス８２はＬｏｗレベルが入力された
ままで、列選択回路６１が選択状態とする。
レスは変化しないと仮定し、列アドレス８１にはＨｉｇ
ｈレベル、列アドレス８２はＬｏｗレベルが入力された
ままで、列選択回路６１が選択状態とする。
【０００８】前記信号線Ｌ５のレベルがＬｏｗレベルか
らＨｉｇｈレベル、信号線Ｌ６のレベルがＨｉｇｈレベ
ルからＬｏｗレベルに変化する期間は、凹型のワンショ
ットパルス発生期間Ｔ１、すなわちビット線のプルアッ
プ及びバランス期間に行うよう設定されている。これ
は、対のビット線がＶｃｃとＬｏｗレベル（ＧＮＤレベ
ル）の異電位に開いた状態時になってから、信号線Ｌ
５，Ｌ６の変化を行なうと、信号線Ｌ５，Ｌ６にて選択
されるメモリセルの両方に書き込みデータを書き込んで
しまう可能性があるためである。
らＨｉｇｈレベル、信号線Ｌ６のレベルがＨｉｇｈレベ
ルからＬｏｗレベルに変化する期間は、凹型のワンショ
ットパルス発生期間Ｔ１、すなわちビット線のプルアッ
プ及びバランス期間に行うよう設定されている。これ
は、対のビット線がＶｃｃとＬｏｗレベル（ＧＮＤレベ
ル）の異電位に開いた状態時になってから、信号線Ｌ
５，Ｌ６の変化を行なうと、信号線Ｌ５，Ｌ６にて選択
されるメモリセルの両方に書き込みデータを書き込んで
しまう可能性があるためである。
【０００９】（２）読み出し動作時の説明 ＷＥ信号がＬｏｗレベルからＨｉｇｈレベルに変化する
ことにより、読み出し状態となる。読み出し動作時も書
き込み動作時と同様にＷＥ信号、又はアドレス信号が変
化すると前記２つの信号の変化を感知して、ＡＴＤ回路
９より凹型ワンショットパルスを発生し、信号線Ｌ１１
に出力する。この凹型ワンショットパルス発生期間Ｔ１
のみプルアップ・バランサ回路３は動作状態となる。
ことにより、読み出し状態となる。読み出し動作時も書
き込み動作時と同様にＷＥ信号、又はアドレス信号が変
化すると前記２つの信号の変化を感知して、ＡＴＤ回路
９より凹型ワンショットパルスを発生し、信号線Ｌ１１
に出力する。この凹型ワンショットパルス発生期間Ｔ１
のみプルアップ・バランサ回路３は動作状態となる。
【００１０】又、前動作にてビット線Ｌ１がＬｏｗレベ
ル（ＧＮＤレベル）、ビット線Ｌ２がＶｃｃレベルとな
っており、前記凹型ワンショットパルス発生期間Ｔ１に
てビット線Ｌ１，Ｌ２をプルアップ及びバランスする。
又、正規アドレス信号にて行アドレス７１にＬｏｗレベ
ル、行アドレス７２にＨｉｇｈレベルが入力され、アン
ド回路４の出力Ｌ５がＬｏｗレベル、アンド回路５の信
号線Ｌ６がＨｉｇｈレベルとなり、メモリセル５２を選
択、メモリセル５１を非選択として、ビット線Ｌ１，Ｌ
２にメモリセル５２内に保持していた読み出しデータを
出力する。ここでは、正規アドレス信号により列アドレ
ス８１，８２は変化しないと仮定しているため、信号線
Ｌ９とビット線Ｌ１，信号線Ｌ１０とビット線Ｌ２が接
続状態であり、ライト・リード回路８に読み出しデータ
を出力する。
ル（ＧＮＤレベル）、ビット線Ｌ２がＶｃｃレベルとな
っており、前記凹型ワンショットパルス発生期間Ｔ１に
てビット線Ｌ１，Ｌ２をプルアップ及びバランスする。
又、正規アドレス信号にて行アドレス７１にＬｏｗレベ
ル、行アドレス７２にＨｉｇｈレベルが入力され、アン
ド回路４の出力Ｌ５がＬｏｗレベル、アンド回路５の信
号線Ｌ６がＨｉｇｈレベルとなり、メモリセル５２を選
択、メモリセル５１を非選択として、ビット線Ｌ１，Ｌ
２にメモリセル５２内に保持していた読み出しデータを
出力する。ここでは、正規アドレス信号により列アドレ
ス８１，８２は変化しないと仮定しているため、信号線
Ｌ９とビット線Ｌ１，信号線Ｌ１０とビット線Ｌ２が接
続状態であり、ライト・リード回路８に読み出しデータ
を出力する。
【００１１】ここでも書き込み動作時と同様に凹型ワン
ショットパルス発生期間Ｔ１３すなわちビット線のプル
アップ及びバランス期間に信号線Ｌ５，Ｌ６の変化を行
なう設定となっている。これも書き込み動作時と同様
に、対のビット線がＶｃｃとＬｏｗレベル（ＧＮＤレベ
ル）の異電位に開いた状態時に信号線Ｌ５，Ｌ６の変化
を行なうと、信号線Ｌ５，Ｌ６にて選択されるメモリセ
ルの両方にビット線に残っている書き込みデータを書き
込んでしまう可能性があるためである。
ショットパルス発生期間Ｔ１３すなわちビット線のプル
アップ及びバランス期間に信号線Ｌ５，Ｌ６の変化を行
なう設定となっている。これも書き込み動作時と同様
に、対のビット線がＶｃｃとＬｏｗレベル（ＧＮＤレベ
ル）の異電位に開いた状態時に信号線Ｌ５，Ｌ６の変化
を行なうと、信号線Ｌ５，Ｌ６にて選択されるメモリセ
ルの両方にビット線に残っている書き込みデータを書き
込んでしまう可能性があるためである。
【００１２】ここで、ＷＥ信号とは、アドレス信号の変
化もしくは書き込み及び読み出し状態を制御する信号の
ことであり、ＡＴＤ回路とは、ＷＥ信号の変化を感知し
てパルスを発生する回路のことである。
化もしくは書き込み及び読み出し状態を制御する信号の
ことであり、ＡＴＤ回路とは、ＷＥ信号の変化を感知し
てパルスを発生する回路のことである。
【００１３】
【発明が解決しようとする課題】この従来回路では、メ
モリセルを選択するための行選択信号線Ｌ５，Ｌ６の変
化を凹型ワンショットパルス発生期間Ｔ１すなわち異電
位となったビット線のプルアップ及びバランス期間に行
なっているが、論理的に前記期間Ｔ１に行う構成となっ
ていない。このため、プロセスのばらつき及び温度の変
化により、タイミングのずれが生じ、対のビット線がＶ
ｃｃレベルとＬｏｗレベル（ＧＮＤレベル）の異電位期
間にある時変化し、正規アドレス信号により選択される
メモリセルに前動作のデータや前動作にて選択されてい
たメモリセルに次動作のデータを誤書き込むという問題
点があった。
モリセルを選択するための行選択信号線Ｌ５，Ｌ６の変
化を凹型ワンショットパルス発生期間Ｔ１すなわち異電
位となったビット線のプルアップ及びバランス期間に行
なっているが、論理的に前記期間Ｔ１に行う構成となっ
ていない。このため、プロセスのばらつき及び温度の変
化により、タイミングのずれが生じ、対のビット線がＶ
ｃｃレベルとＬｏｗレベル（ＧＮＤレベル）の異電位期
間にある時変化し、正規アドレス信号により選択される
メモリセルに前動作のデータや前動作にて選択されてい
たメモリセルに次動作のデータを誤書き込むという問題
点があった。
【００１４】本発明の目的は、前動作のデータを書き込
んだり、前動作にて選択されたメモリセルに次動作のデ
ータを書き込んだりすることのないようにした半導体メ
モリ回路を提供することにある。
んだり、前動作にて選択されたメモリセルに次動作のデ
ータを書き込んだりすることのないようにした半導体メ
モリ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明の構成は、互いに
異電位にある一対のビット線をアドレス信号の変化もし
くは書き込み及び読み出し状態を制御する信号の変化を
感知して、パルスを発生する回路により制御し、前記ビ
ット線をプルアップ及びバランスする半導体メモリ回路
において、前記パルスの発生期間は全てのメモリセルを
非選択状態にする論理手段を設けたことを特徴とする。
異電位にある一対のビット線をアドレス信号の変化もし
くは書き込み及び読み出し状態を制御する信号の変化を
感知して、パルスを発生する回路により制御し、前記ビ
ット線をプルアップ及びバランスする半導体メモリ回路
において、前記パルスの発生期間は全てのメモリセルを
非選択状態にする論理手段を設けたことを特徴とする。
【００１６】
【実施例】図１は本発明の第１の実施例の半導体メモリ
回路を示す回路図である。図２は図１の動作を示すタイ
ミング図である。図１，図２において、説明の便宜上、
４つのメモリセル５１，５２，５３，５４があるとす
る。
回路を示す回路図である。図２は図１の動作を示すタイ
ミング図である。図１，図２において、説明の便宜上、
４つのメモリセル５１，５２，５３，５４があるとす
る。
【００１７】本実施例は、一対のビット線Ｌ１，Ｌ２；
Ｌ３，Ｌ４，列選択回路６１，６２，列選択回路６１，
６２を選択するためのアンド回路６，７，行選択用のア
ンド回路４，５，ライト・リード回路８，ＡＴＤ回路
９，読み出し時にビット線のレベルがＧＮＤレベルまで
低下するのを防ぐためのＰｃｈＴｒ１，２を含み、構成
されている。
Ｌ３，Ｌ４，列選択回路６１，６２，列選択回路６１，
６２を選択するためのアンド回路６，７，行選択用のア
ンド回路４，５，ライト・リード回路８，ＡＴＤ回路
９，読み出し時にビット線のレベルがＧＮＤレベルまで
低下するのを防ぐためのＰｃｈＴｒ１，２を含み、構成
されている。
【００１８】ここで、ＡＮＤ（アンド）回路４，５は、
それぞれ行アドレス７１，７２を入力とするだけでな
く、ＡＴＤ回路出力信号線Ｌ１１の信号も入力とする。
アンド回路６，７は、それぞれ列アドレス８２，８１を
入力とする。
それぞれ行アドレス７１，７２を入力とするだけでな
く、ＡＴＤ回路出力信号線Ｌ１１の信号も入力とする。
アンド回路６，７は、それぞれ列アドレス８２，８１を
入力とする。
【００１９】（１）書き込み動作時の説明 ＷＥ信号がＨｉｇｈレベルからＬｏｗレベルに変化する
ことにより、書き込み動作となる。ＷＥ信号又はアドレ
ス信号が変化すると、前記２つの信号の変化を感知し
て、ＡＴＤ回路９は、凹型のワンショットパルスを発生
し、信号線Ｌ１１に出力する。信号線Ｌ１１は、プルア
ップ・バランサ回路３と行選択用のアンド回路４，５に
接続されており、凹型のワンショットパルス発生期間Ｔ
１のみ、プルアップ・バランサ回路３が動作状態とな
る。ビット線Ｌ１，Ｌ２及びＬ３，Ｌ４に接続されてい
るプルアップ・バランサ回路３が動作状態時は、行選択
用アンド回路４，５にも凹型ワンショットパルスが入力
されており、共に非選択状態で信号線Ｌ５，Ｌ６はＬｏ
ｗレベルとなる。よって、メモリセル５１〜５４全て非
選択となる。又、前の動作にてメモリセル５２が選択さ
れており、メモリセル５２内の保持データにてビット線
Ｌ１，Ｌ２のレベルが異電位となっている。さらに、ビ
ット線Ｌ３，Ｌ４は列選択回路６２が選択されていない
が、ビット線Ｌ３，Ｌ４も異電位である。よって、メモ
リセル非選択時に異電位のビット線Ｌ１，Ｌ２及びＬ
３，Ｌ４をプルアップ・バランスさせ、Ｖｃｃレベルの
同電位とする。ライト・リード回路８は、ＷＥ信号と書
き込みデータ信号とを受け、信号線Ｌ９にＧＮＤレベ
ル，信号線Ｌ１０にＶｃｃレベルを出力し、列選択回路
６１が選択状態であるため、信号線Ｌ９とビット線Ｌ
１，信号線Ｌ１０とビット線Ｌ２が接続状態となり、ビ
ット線Ｌ１をＬｏｗレベル（ＧＮＤレベル）に、ビット
線Ｌ２をＶｃｃレベルとする。
ことにより、書き込み動作となる。ＷＥ信号又はアドレ
ス信号が変化すると、前記２つの信号の変化を感知し
て、ＡＴＤ回路９は、凹型のワンショットパルスを発生
し、信号線Ｌ１１に出力する。信号線Ｌ１１は、プルア
ップ・バランサ回路３と行選択用のアンド回路４，５に
接続されており、凹型のワンショットパルス発生期間Ｔ
１のみ、プルアップ・バランサ回路３が動作状態とな
る。ビット線Ｌ１，Ｌ２及びＬ３，Ｌ４に接続されてい
るプルアップ・バランサ回路３が動作状態時は、行選択
用アンド回路４，５にも凹型ワンショットパルスが入力
されており、共に非選択状態で信号線Ｌ５，Ｌ６はＬｏ
ｗレベルとなる。よって、メモリセル５１〜５４全て非
選択となる。又、前の動作にてメモリセル５２が選択さ
れており、メモリセル５２内の保持データにてビット線
Ｌ１，Ｌ２のレベルが異電位となっている。さらに、ビ
ット線Ｌ３，Ｌ４は列選択回路６２が選択されていない
が、ビット線Ｌ３，Ｌ４も異電位である。よって、メモ
リセル非選択時に異電位のビット線Ｌ１，Ｌ２及びＬ
３，Ｌ４をプルアップ・バランスさせ、Ｖｃｃレベルの
同電位とする。ライト・リード回路８は、ＷＥ信号と書
き込みデータ信号とを受け、信号線Ｌ９にＧＮＤレベ
ル，信号線Ｌ１０にＶｃｃレベルを出力し、列選択回路
６１が選択状態であるため、信号線Ｌ９とビット線Ｌ
１，信号線Ｌ１０とビット線Ｌ２が接続状態となり、ビ
ット線Ｌ１をＬｏｗレベル（ＧＮＤレベル）に、ビット
線Ｌ２をＶｃｃレベルとする。
【００２０】ここで、正規アドレス信号により行アドレ
ス７１はＨｉｇｈレベル，行アドレス７２にＬｏｗレベ
ルが入力され、さらに凹型ワンショットパルスの発生期
間Ｔ１が終了すると、信号線Ｌ１１がＨｉｇｈレベルと
なり、行選択信号用のアンド回路４が選択されて、信号
線Ｌ５がＨｉｇｈレベルとなり、メモリセル５１を選択
し、ビット線Ｌ１，Ｌ２のレベルをメモリセル５１に書
き込む。このように、凹型ワンショットパルス発生期間
Ｔ１、すなわちビット線がプルアップ・バランサ回路３
にてプルアップ及びバランスが完了するまでは、行選択
信号Ｌ５，Ｌ６がＬｏｗレベルの状態であり、メモリセ
ルの選択を行なわない。
ス７１はＨｉｇｈレベル，行アドレス７２にＬｏｗレベ
ルが入力され、さらに凹型ワンショットパルスの発生期
間Ｔ１が終了すると、信号線Ｌ１１がＨｉｇｈレベルと
なり、行選択信号用のアンド回路４が選択されて、信号
線Ｌ５がＨｉｇｈレベルとなり、メモリセル５１を選択
し、ビット線Ｌ１，Ｌ２のレベルをメモリセル５１に書
き込む。このように、凹型ワンショットパルス発生期間
Ｔ１、すなわちビット線がプルアップ・バランサ回路３
にてプルアップ及びバランスが完了するまでは、行選択
信号Ｌ５，Ｌ６がＬｏｗレベルの状態であり、メモリセ
ルの選択を行なわない。
【００２１】（２）読み出し動作時の説明 ＷＥ信号がＬｏｗレベルからＨｉｇｈレベルに変化する
ことにより、読み出し状態となる。読み出し動作時も書
き込み動作時と同様にＷＥ信号又はアドレス信号が変化
すると、前記２つの信号の変化を感知して、ＡＴＤ回路
９より凹型ワンショットパルスを発生し、信号線Ｌ１１
に出力する。この凹型ワンショットパルス発生期間Ｔ１
のみプルアップ・バランサ回路３は動作状態となり、前
動作である書き込み動作にてビット線Ｌ１がＬｏｗレベ
ル（ＧＮＤレベル）、ビット線Ｌ２がＶｃｃレベルとな
っていたビット線Ｌ１，Ｌ２をプルアップ及びバランス
する。
ことにより、読み出し状態となる。読み出し動作時も書
き込み動作時と同様にＷＥ信号又はアドレス信号が変化
すると、前記２つの信号の変化を感知して、ＡＴＤ回路
９より凹型ワンショットパルスを発生し、信号線Ｌ１１
に出力する。この凹型ワンショットパルス発生期間Ｔ１
のみプルアップ・バランサ回路３は動作状態となり、前
動作である書き込み動作にてビット線Ｌ１がＬｏｗレベ
ル（ＧＮＤレベル）、ビット線Ｌ２がＶｃｃレベルとな
っていたビット線Ｌ１，Ｌ２をプルアップ及びバランス
する。
【００２２】又、この凹型ワンショットパルス発生期間
Ｔ１、すなわちビット線のプルアップ及びバランス期間
は、行選択用信号線Ｌ５，Ｌ６共にＬｏｗレベルとな
り、メリセル非選択状態となる。正規アドレス信号線に
て、行アドレス７１にＬｏｗレベル、行アドレス７２に
Ｈｉｇｈレベルが入力され、凹型ワンショットパルス発
生期間Ｔ１が完了し、信号線Ｌ１がＨｉｇｈレベルにな
れば、アンド回路５が選択され、信号線Ｌ６がＨｉｇｈ
レベルとなって、メモリセル５２を選択する。ここでメ
モリセル５２内に保持していた読み出しデータをビット
線Ｌ１，Ｌ２に出力し、信号線Ｌ９，Ｌ１０を介してラ
イト・リード回路８へ入力される。このように、読み出
し動作時においても凹型ワンショットパルス発生期間Ｔ
１、すなわちビット線のプルアップ及びバランス期間
は、行選択用信号が全てＬｏｗレベルのために、メモリ
セルは非選択状態となる。
Ｔ１、すなわちビット線のプルアップ及びバランス期間
は、行選択用信号線Ｌ５，Ｌ６共にＬｏｗレベルとな
り、メリセル非選択状態となる。正規アドレス信号線に
て、行アドレス７１にＬｏｗレベル、行アドレス７２に
Ｈｉｇｈレベルが入力され、凹型ワンショットパルス発
生期間Ｔ１が完了し、信号線Ｌ１がＨｉｇｈレベルにな
れば、アンド回路５が選択され、信号線Ｌ６がＨｉｇｈ
レベルとなって、メモリセル５２を選択する。ここでメ
モリセル５２内に保持していた読み出しデータをビット
線Ｌ１，Ｌ２に出力し、信号線Ｌ９，Ｌ１０を介してラ
イト・リード回路８へ入力される。このように、読み出
し動作時においても凹型ワンショットパルス発生期間Ｔ
１、すなわちビット線のプルアップ及びバランス期間
は、行選択用信号が全てＬｏｗレベルのために、メモリ
セルは非選択状態となる。
【００２３】以上のように、本実施例は、書き込み及び
読み出し動作共に凹型ワンショットパルス発生期間Ｔ
１、すなわちビット線のプルアップ及びバランス期間は
行選択用信号が全て非選択となり、凹型ワンショットパ
ルス発生期間Ｔ１後選択される行選択用信号のみがＨｉ
ｇｈレベルとなり、メモリセルを選択する論理となって
いる。
読み出し動作共に凹型ワンショットパルス発生期間Ｔ
１、すなわちビット線のプルアップ及びバランス期間は
行選択用信号が全て非選択となり、凹型ワンショットパ
ルス発生期間Ｔ１後選択される行選択用信号のみがＨｉ
ｇｈレベルとなり、メモリセルを選択する論理となって
いる。
【００２４】図３は本発明の第２の実施例の半導体メモ
リ回路を示す回路図であり、図４は図３の回路のタイミ
ング図である。図３，図４において、本第２の実施例で
は、行選択用信号線Ｌ５，Ｌ６の他に列選択用信号線Ｌ
７，Ｌ８も凹型ワンショットパルス即ち信号線Ｌ１１の
信号にて制御を行うようにしている。その他の回路は、
図１と同様である。このため、書き込み動作時は正規ア
ドレスにて列アドレス８１又は８２のいずれか一方がＨ
ｉｇｈで、凹型ワンショットパルス発生期間Ｔ１後でな
ければ列選択回路６１又は６２が選択されない。すなわ
ち、プルアップ及びバランス後にビット線に書き込みデ
ータが伝達されるために、前動作でのビット線のレベル
と信号線Ｌ９，Ｌ１０のレベルが競合しない。又、読み
出し時も同様に、前動作でのビット線のレベルとメモリ
セル内からのデータとが競合することもない。
リ回路を示す回路図であり、図４は図３の回路のタイミ
ング図である。図３，図４において、本第２の実施例で
は、行選択用信号線Ｌ５，Ｌ６の他に列選択用信号線Ｌ
７，Ｌ８も凹型ワンショットパルス即ち信号線Ｌ１１の
信号にて制御を行うようにしている。その他の回路は、
図１と同様である。このため、書き込み動作時は正規ア
ドレスにて列アドレス８１又は８２のいずれか一方がＨ
ｉｇｈで、凹型ワンショットパルス発生期間Ｔ１後でな
ければ列選択回路６１又は６２が選択されない。すなわ
ち、プルアップ及びバランス後にビット線に書き込みデ
ータが伝達されるために、前動作でのビット線のレベル
と信号線Ｌ９，Ｌ１０のレベルが競合しない。又、読み
出し時も同様に、前動作でのビット線のレベルとメモリ
セル内からのデータとが競合することもない。
【００２５】このように、本実施例は、異電位にある対
のビット線を凹型ワンショットパルスの制御にてプルア
ップ及びバランスする期間は、メモリセルを選択する信
号線を非選択状態にする論理をメモリセルの選択回路に
備えている。
のビット線を凹型ワンショットパルスの制御にてプルア
ップ及びバランスする期間は、メモリセルを選択する信
号線を非選択状態にする論理をメモリセルの選択回路に
備えている。
【００２６】
【発明の効果】以上説明したように、本発明は一対のビ
ット線が異電位にある時には行選択信号線又は列選択信
号線が非選択状態となり、メモリセルの選択を行なわな
いため、前動作時に選択されたメモリセルや次動作にて
選択されるメモリセルに誤書き込みを起こすことがな
く、またビット線が他の信号線と競合することもなくな
るという効果を有する。
ット線が異電位にある時には行選択信号線又は列選択信
号線が非選択状態となり、メモリセルの選択を行なわな
いため、前動作時に選択されたメモリセルや次動作にて
選択されるメモリセルに誤書き込みを起こすことがな
く、またビット線が他の信号線と競合することもなくな
るという効果を有する。
【図１】本発明の第１の実施例の半導体メモリ回路を示
す回路図である。
す回路図である。
【図２】図１の実施例のタイミング図である。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の実施例のタイミング図である。
【図５】従来の半導体メモリ回路を示す回路図である。
【図６】図５の回路のタイミング図である。
１，２ ＰチャネルＭＯＳトランジスタ ３ プルアップ・バランサ回路 ４，５，６，７ アンド回路 ８ ライト・リード回路 ９ ＡＴＤ回路 Ｌ１，Ｌ２，Ｌ３，Ｌ４ ビット線 Ｌ５，Ｌ６ 行選択用信号線 Ｌ７，Ｌ８ 列選択用信号線 Ｌ９，Ｌ１０ リード・ライトバス信号線 Ｌ１１ ＡＴＤ回路出力信号線 ５１，５２，５３，５４ メモリセル ６１，６２ 列選択回路 ７１，７２ 行アドレス ８１，８２ 列アドレス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｚ
Claims (3)
- 【請求項１】 互いに異電位にある一対のビット線をア
ドレス信号の変化もしくは書き込み及び読み出し状態を
制御する信号の変化を感知して、パルスを発生する回路
により制御し、前記ビット線をプルアップ及びバランス
する半導体メモリ回路において、前記パルスの発生期間
は全てのメモリセルを非選択状態にする論理手段を設け
たことを特徴とする半導体メモリ回路。 - 【請求項２】 論理手段が、行選択信号を全て非選択と
する機能を有する請求項１に記載の半導体メモリ回路。 - 【請求項３】 論理手段が、行選択信号と列選択信号と
を非選択とする機能を有する請求項１に記載の半導体メ
モリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016029A JPH06231580A (ja) | 1993-02-03 | 1993-02-03 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016029A JPH06231580A (ja) | 1993-02-03 | 1993-02-03 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231580A true JPH06231580A (ja) | 1994-08-19 |
Family
ID=11905150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016029A Pending JPH06231580A (ja) | 1993-02-03 | 1993-02-03 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231580A (ja) |
-
1993
- 1993-02-03 JP JP5016029A patent/JPH06231580A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000222 |