JPH06231050A

JPH06231050A - メモリ装置

Info

Publication number: JPH06231050A
Application number: JP5040528A
Authority: JP
Inventors: Masayoshi Suzuki; 政義鈴木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-02-04
Filing date: 1993-02-04
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】メモリエラーを検出すると共に、そのメモリ
エラーが発生したデータの種類をも識別し得るメモリ装
置を提供する。【構成】パリティチェッカ／ジェネレータ１０４は、
データをメモリ部１００に記憶する際にパリティビット
を生成してデータと共に記憶し、これらデータとパリテ
ィビットが読出された際に、パリティビットを用いてバ
リティチェックを行うことにより、メモリ部１００のデ
ータ部１００ａに記憶されたデータが読出された際に、
当該データのメモリエラーを検出する。この際、エラー
信号発生回路１０５は、１つのメモリアドレス空間に対
して異なるアドレス空間で前記メモリをアクセスされる
ので、そのアクセス状況に応じて、メモリエラーに係る
データの種類を判別し、メモリエラーに係るデータの種
類に応じたメモリエラー通知信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ装置に関し、特
に使用中に発生したメモリエラーに適切に対処するのに
好適なメモリ装置に関する。

【０００２】

【従来の技術】コンピュータ、及び各種のマイコン応用
機器、或いはこれらの周辺機器としての表示装置、印刷
装置等では、ＣＰＵが直接アクセス可能な大容量のダイ
ナミックＲＡＭ（以下、ＤＲＡＭという）、スタティッ
クＲＡＭ（以下、ＳＲＡＭ）等により構成されたメモリ
装置を備えている。

【０００３】このようなメモリ、特に大容量のメモリ
は、たとえ故障要因を排除して完全に製造・組立を行っ
たとしても、使用中に故障してメモリエラーが発生する
ことがある。この使用中のメモリエラーの要因として
は、静電気によるデバイスの破壊、ＣＭＯＳデバイス特
有のラッチアップ（ｌａｔｃｈ−ｕｐ）、およびソフト
エラー（ｓｏｆｔｅｒｒｏｒ）等がある。

【０００４】このうち、ラッチアップは、ＭＯＳ構造上
発生する寄生ｐｎｐトランジスタとｎｐｎトランジスタ
の組合わせによるサイリスタ現象であり、最大規格を超
えたサージ、電源リプル、雑音、電源起動時の電源立上
がり時間の差などによって引き起こされる。また、ソフ
トエラーは、パッケージ材料中などに微量に含まれるウ
ランやトリウムの放射線崩壊により放出されるα線がデ
バイス中に侵入し、Ｓｉとの相互作用で発生した電子・
正孔対がメモリセル、データ線、センスアンプなどで雑
音となって一過性のエラーを起こすものである。

【０００５】そこで、このような使用中に発生するメモ
リエラーに対処すべく、メモリエラーを検出する検出回
路を備えたメモリ装置も知られている。

【０００６】図５は、従来のメモリエラー検出回路を備
えたメモリ装置の概略構成を示すブロック図である。こ
のメモリ装置は、メモリ部１００、デコーダ回路１０
１、メモリ制御回路１０２、セレクタ回路１０３、およ
びパリティチェッカ／ジェネレータ１０４を有してい
る。

【０００７】メモリ部１００は、８個の４ＭビットのＤ
ＲＡＭで構成されたデータ部１００ａと、１個の４Ｍビ
ットのＤＲＡＭで構成されたパリティ部１００ｂとによ
り構成されている。デコーダ回路１０１は、２４ビット
のアドレスバスＡＢを介して図示省略したＣＰＵから出
力される２４ビットのアドレス信号Ａ００〜Ａ２３のう
ちの上位２ビットの信号Ａ２２、Ａ２３をデコードし、
そのデコード結果をメモリ部１００を選択するためのチ
ップセレクト信号ＣＳ（ＣｈｉｐＳｅｌｅｃｔ）とし
てメモリ制御回路１０２に出力する。

【０００８】メモリ制御回路１０２は、デコーダ回路１
０１からのチップセレクト信号ＣＳと、ＣＰＵから出力
される制御信号Ｓとに基づいて、メモリ部１００を制御
するための／ＲＡＳ（ＲｏｗＡｄｒｅｓＳｔｒｏｂ
ｅ：行アドレス・ストローブ））信号、／ＣＡＳ（Ｃｏ
ｌｕｍＡｄｒｅｓＳｔｒｏｂｅ：列アドレス・スト
ローブ）信号、／ＷＥ（ＷｒｉｔｅＥｎａｂｌｅ：書
込許可）信号や、セレクタ回路１０３、パリティチェッ
カ／ジェネレータ１０４を制御するための制御信号を対
応する回路に出力する。

【０００９】セレクタ回路１０３には、ＣＰＵから出力
される２４ビットのアドレス信号Ａ００〜Ａ２３のうち
のデコーダ回路１０１に入力された残りの２２ビットの
信号Ａ００〜Ａ２１（行、列アドレス信号）が入力され
る。そこで、セレクタ回路１０３は、メモリ制御回路１
０２からの制御信号に基づいて、入力に係るアドレス信
号Ａ００〜Ａ２１（行、列アドレス信号）を、アドレス
信号Ａ００〜Ａ１０（１１ビットの行アドレス信号）
と、アドレス信号Ａ１１〜Ａ２１（１１ビットの列アド
レス信号）とに分け、１１ビットのアドレスバスａｂを
介してメモリ部１００に出力する。

【００１０】パリティチェッカ／ジェネレータ１０４に
は、８ビットのデータバスＤＢを介して、ＣＰＵからの
８ビットのデータが入力される。そこで、パリティチェ
ッカ／ジェネレータ１０４は、メモリ制御回路１０２か
らの制御信号に基づいて、入力データのパリティチェッ
ク、或いはパリティチェック用のパリティビットの生成
を行うと共に、パリティチェックを行った結果、入力デ
ータからパリティエラー（メモリエラーと同義語）を検
出したときは、ＣＰＵに対してパリティエラー信号ＰＥ
Ｒを出力する。

【００１１】図６は、図５におけるデコーダ回路１０
１、およびメモリ制御回路１０２の詳細な回路構成を示
す回路図である。図示したように、デコーダ回路１０１
は、ＮＯＲケード１０１ａにより構成され、このＮＯＲ
ケード１０１ａには、上記２ビットのアドレス信号Ａ２
２、Ａ２３が入力されるよう構成されている。このＮＯ
Ｒケード１０１ａの出力信号は、メモリ部１００を選択
するためのチップセレクト信号ＣＳとして、メモリ制御
回路１０２に出力される。

【００１２】メモリ制御回路１０２は、４つのＮＡＮＤ
ゲート１０２ａ〜１０２ｄにより構成され、これら各Ｎ
ＡＮＤゲート１０２ａ〜１０２ｄの一方の入力端子に
は、デコーダ回路１０１からのチップセレクト信号ＣＳ
が入力されるよう構成されている。また、ＮＡＮＤゲー
ト１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの他方の入
力端子には、それぞれ、ＣＰＵからの制御信号Ｓのう
ち、ＲＡＳ（行アドレス・ストローブ）信号、ＣＡＳ
（列アドレス・ストローブ）信号、ＷＥ（書込許可）信
号、ＣＯＬ（列切換）信号が入力される。そして、ＮＡ
ＮＤゲート１０２ａ、１０２ｂ、１０２ｃの出力信号／
ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号は、メモリ部１
００に入力される。ＮＡＮＤゲート１０２ｄの出力信号
／ＣＯＬ信号は、セレクタ回路１０３に供給される。な
お、ＮＡＮＤゲート１０２ｃの出力信号／ＷＥ信号は、
パリティチェッカ／ジェネレータ１０４にも供給され
る。

【００１３】このような構成において、メモリ部１００
にデータを書込む場合、ＣＰＵは、メモリ部１００の書
込みアドレス信号をアドレスバスＡＢに送出し、書込対
象のデータ信号をデータバスＤＢに送出し、ＷＥ（書込
許可）信号を“Ｈ”レベルにし、ＮＡＮＤゲート１０２
ｃの出力信号である／ＷＥ（“Ｌ”レベル）信号をアク
ティブにする。この場合、ＣＰＵは、デコーダ回路１０
１のＮＯＲゲート１０１ａの出力信号、すなわちチップ
セレクト信号ＣＳが“Ｈ”レベルとなるように、上位２
ビットの信号Ａ２２、Ａ２３が共に“Ｌ”レベルの書込
みアドレス信号を送出する。

【００１４】次に、ＣＰＵは、ＲＡＳ（行アドレス・ス
トローブ）信号を“Ｈ”レベルにして、ＮＡＮＤゲート
１０２ａの出力信号である／ＲＡＳ（“Ｌ”レベル）信
号をアクティブにして、メモリ部１００の行アドレス指
定を行う｛このとき、ＣＯＬ（列切換）信号は“Ｌ”レ
ベルとなっている｝。そして、ＣＯＬ（列切換）信号を
“Ｈ”レベルにして、セレクタ回路１０３が列アドレス
をセレクトするように切換え、ＣＡＳ（列アドレス・ス
トローブ）信号を“Ｈ”レベルにして、ＮＡＮＤゲート
１０２ｂの出力信号である／ＲＡＳ（“Ｌ”レベル）信
号をアクティブにして、列アドレス指定を行う。このよ
うにして、ローアクティブの／ＷＥ（書込許可）信号が
入力され、行、列アドレス指定がなされると、メモリ部
１００のデータ部１００ａには、データバスＤＢからの
データが指定アドレスに書き込まれる。

【００１５】この際、パリティチェッカ／ジェネレータ
１０４は、ＮＡＮＤゲート１０２ｃから出力されたロー
アクティブの／ＷＥ（書込許可）信号に基づいて、パリ
ティジェネレータとして作動し、データバスＤＢを介し
て入力された各データに基づいて、それぞれパリティビ
ットを生成する。そして、これらパリティビットをパリ
ティ部１００ｂの同一アドレスに書込む。すなわち、デ
ータ部１００ａに書込まれた対応するデータの書込アド
レスと同一のパリティ部１００ｂ上のアドレスに、パリ
ティビットを書込む。

【００１６】次に、メモリ部１００からデータを読出す
ときは、ＣＰＵは、“Ｌ”レベルのＷＥ信号を供給し
て、ＮＡＮＤゲート１０２ｃの出力信号である／ＷＥ信
号を“Ｈ”レベルにすることにより、パリティチェッカ
／ジェネレータ１０４をパリティチェッカとして作動さ
せる。そして、ＣＰＵは、書込時と同様に行、列アドレ
スを指定し、データ部１００ａに書込まれているデータ
を読出して、データバスＤＢを介して取込む。この際、
データはパリティチェッカ／ジェネレータ１０４にも供
給される。さらに、前記行、列アドレスの指定により、
対応するパリティビットもパリティ部１００ｂから読出
されて、パリティチェッカ／ジェネレータ１０４に供給
される。そこで、パリティチェッカ／ジェネレータ１０
４は、各読出データについて、対応するパリティビット
によりパリティチェックを行い、データが破壊され、パ
リティエラーが発生している場合には、パリティエラー
信号ＰＥＲを“Ｈ”レベルにして、ＣＰＵにパリティエ
ラーの発生を通知する。

【００１７】

【発明が解決しようとする課題】このような構成のＤＲ
ＡＭによるメモリ装置が、例えばレーザビームプリンタ
に内蔵されているとすると、例えば図７に示したよう
に、アドレス００００００H 〜０ＦＦＦＦＦH の領域
（空間）にはプログラム（ワークエリアを含む）、アド
レス１０００００H 〜１ＦＦＦＦＦH の領域にはホスト
コンピュータからの入力データ、アドレス２０００００
H 〜３ＦＦＦＦＦH の領域にはプリンタ印字機構部に出
力するビットイメージデータ（ドットパターンデータ）
を記憶する。なお、アドレス４０００００H 〜ＦＦＦＦ
ＦＦH の領域は、ＤＲＡＭ以外の他のメモリに対応する
メモリ空間である（H は１６進数を示す）。また、これ
らの各種データの記憶領域は固定されているものではな
く、装置の構成、ユーザーの使用状況等に応じて変更さ
れる場合もある。

【００１８】このようなメモリ装置において、各データ
領域でラッチアップ、ソフトエラー等のメモリエラーが
発生した場合を考察すると、プログラム記憶領域でメモ
リエラーが発生した場合は、ＣＰＵの誤動作、暴走等の
致命的な障害となる危険性があり、エラー検出時に直ち
にＣＰＵに対してストップ、リセット等の処理を行う必
要がある。

【００１９】また、入力データ記憶領域でメモリエラー
が発生した場合は、この領域には文字コード等のコード
情報が記憶されており、いわゆる文字化け等により誤っ
た印字がなされる恐れがあるため、ホストコンピュータ
に対して、データの再送を指示する等の処理を行う必要
がある。しかし、この場合の処理は、プログラム記憶領
域でのメモリエラーの場合に比べればそれほどせ緊急を
要するものではなく、割込みによる例外的な処理でも対
処できるものである。

【００２０】さらに、ビットイメージデータ領域でメモ
リエラーが発生した場合は、上記の２つの領域の場合ほ
ど障害のレベルは高くなく、特に高解像度のレーザービ
ームプリンタにおいては、１ドットエラー当たりの印字
文字に対する影響度が低く、必ずしも通常の印字処理を
中断する必要はない。

【００２１】このように、同じメモリエラーであって
も、その発生領域によって対応すべき処理に大きな違い
があるが、従来は、上記のように、メモリ全体として見
た場合のメモリエラー発生は検出できるが、メモリエラ
ーが発生した領域までは検出できないため、メモリエラ
ーが発生した領域、すなわちメモリエラーが発生したデ
ータの種類に応じた適切な処理を行うことができないと
いう問題があった。

【００２２】本発明は、このような事情の下になされた
もので、その目的は、メモリエラーを検出すると共に、
そのメモリエラーが発生したデータの種類をも識別し得
るメモリ装置を提供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するた
め、本発明によるメモリ装置は、メモリに記憶されたデ
ータが読出された際に、当該データのメモリエラーを検
出する検出手段と、前記検出手段にて検出されたメモリ
エラーに係るデータの種類を判別する判別手段と、前記
判別手段にて判別されたメモリエラーに係るデータの種
類に応じたメモリエラー通知信号を発生する信号発生手
段とを備えている。

【００２４】

【作用】検出手段は、例えば、データをメモリに記憶す
る際にパリティビットを生成してデータと共に記憶し、
これらデータとパリティビットが読出された際に、パリ
ティビットを用いてパリティチェックを行う等の手法に
より、メモリに記憶されたデータが読出された際に、当
該データのメモリエラーを検出する。

【００２５】そして、判別手段は、例えば、１つのメモ
リアドレス空間に対して異なるアドレス空間で前記メモ
リをアクセスする等して、メモリエラーに係るデータの
種類を判別する。すると、信号発生手段は、判別された
メモリエラーに係るデータの種類に応じたメモリエラー
通知信号を発生するので、メモリエラーの発生したデー
タの種類に応じた最適なフェールセーフ処理を行うこと
が可能となる。

【００２６】

【実施例】以下、本発明の一実施例を図１〜図４を参照
しながら説明する。

【００２７】図１は、本発明の一実施例によるメモリ装
置の概略構成を示すブロック図である。本メモリ装置
は、図５に示した従来のメモリ装置と同一の構成要素が
多数含まれており、同一の構成要素については、同一の
符号で示してある。これら同一の構成要素は、従来技術
の項で詳細に説明したので、ここでは詳細な説明を省略
し、異なる構成要素を主として説明する。

【００２８】すなわち、本メモリ装置は、エラー信号発
生回路１０５を備えている点と、デコーダ回路１０１Ａ
の構成の点で、従来のメモリ装置と異なっている。

【００２９】本メモリ装置のデコーダ回路１０１Ａは、
従来と同様にメモリ制御回路１０２にメモリ部１００を
選択するためのチップセレクト信号ＣＳを供給する他、
エラー信号発生回路１０５に対して、後で詳細に説明す
る選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を供給する。

【００３０】また、本メモリ装置に新たに設けられたエ
ラー信号発生回路１０５は、パリティチェッカ／ジェネ
レータ１０４から供給されたパリティエラー信号ＰＥＲ
と、上記デコーダ回路１０１Ａから供給された選択信号
ＳＥＬ０、ＳＥＬ１、ＳＥＬ２に基づいて、３種類のメ
モリエラー通知信号ＰＥＲ０、ＰＥＲ１、ＰＥＲ２を発
生し、ＣＰＵへ通知するよう構成されている。

【００３１】図２は、本メモリ装置のデコーダ回路１０
１Ａの詳細な回路構成を示す回路図であり、２つのＮＯ
Ｔゲート１０１ａ、１０１ｂと、３つのＡＮＤゲート１
０１ｃ、１０１ｄ、１０１ｅと、１つのＯＲゲート１０
１ｆとにより構成されている。そして、ＮＯＴゲート１
０１ａには、ＣＰＵからの２４ビットのアドレス信号Ａ
００〜Ａ２３のうち最上位ビットのアドレス信号Ａ２３
が、ＮＯＴゲート１０１ｂには、次位ビットのアドレス
信号Ａ２２がそれぞれ入力されるよう構成されている。
そして、ＮＯＴゲート１０１ａの出力信号は、ＡＮＤゲ
ート１０１ｃ、１０１ｄに供給され、ＮＯＴゲート１０
１ｂの出力信号は、ＡＮＤゲート１０１ａ、１０１ｃに
供給されるよう構成されている。

【００３２】ＡＮＤゲート１０１ｃには、上記のよう
に、２つのＮＯＴゲート１０１ａ、１０１ｂの出力信号
が入力され、その出力信号は、上記選択信号ＳＥＬ０と
してエラー信号発生回路１０５に供給されると共に、Ｏ
Ｒゲート１０１ｆにも供給されるよう構成されている。
また、ＡＮＤゲート１０１ｄの一方の入力端子には、上
記のようにＮＯＴゲート１０１ａの出力信号が入力さ
れ、他方の入力端子には、上記アドレス信号Ａ２２が入
力され、その出力信号は、上記選択信号ＳＥＬ１として
エラー信号発生回路１０５に供給されると共に、ＯＲゲ
ート１０１ｆにも供給されるよう構成されている。ま
た、ＡＮＤゲート１０１ｅの一方の入力端子には、上記
のようにＮＯＴゲート１０１ｂの出力信号が入力され、
他方の入力端子には、上記アドレス信号Ａ２３が入力さ
れ、その出力信号は、上記選択信号ＳＥＬ２としてエラ
ー信号発生回路１０５に供給されると共に、ＯＲゲート
１０１ｆにも供給されるよう構成されている。そして、
上記のように、ＯＲゲート１０１ｆには、ＡＮＤゲート
１０１ｃ、１０１ｄ、１０１ｅの出力信号が入力され、
その出力信号は、上記チップセレクト信号ＣＳとしてメ
モリ制御回路１０２に供給されるよう構成されている。

【００３３】このデコーダ回路１０１Ａにおいて、アド
レス信号Ａ２２、Ａ２３が双方とも“Ｌ”レベルの場
合、ＮＯＴゲート１０１ａ、１０１ｂの出力信号は双方
とも“Ｈ”レベルとなり、これら“Ｈ”レベルの２つの
信号がＡＮＤゲート１０１ｃに入力されるので、ＡＮＤ
ゲート１０１ｃの出力信号である選択信号ＳＥＬ０は
“Ｈ”レベルとなると共に、ＯＲゲート１０１ｆの出力
信号であるチップセレクト信号ＣＳも“Ｈ”レベルとな
る。

【００３４】また、アドレス信号Ａ２３、Ａ２２がそれ
ぞれ“Ｌ”レベル、“Ｈ”レベルの場合、ＡＮＤゲート
１０１ｄへの２つの入力信号は共に“Ｈ”レベルとなる
ので、ＡＮＤゲート１０１ｄの出力信号である選択信号
ＳＥＬ１は“Ｈ”レベルとなると共に、ＯＲゲート１０
１ｆの出力信号であるチップセレクト信号ＣＳも“Ｈ”
レベルとなる。

【００３５】また、アドレス信号Ａ２３、Ａ２２がそれ
ぞれ“Ｈ”レベル、“Ｌ”レベルの場合、ＡＮＤゲート
１０１ｅへの２つの入力信号は共に“Ｈ”レベルとなる
ので、ＡＮＤゲート１０１ｅの出力信号である選択信号
ＳＥＬ２は“Ｈ”レベルとなると共に、ＯＲゲート１０
１ｆの出力信号であるチップセレクト信号ＣＳも“Ｈ”
レベルとなる。

【００３６】なお、図４（ａ）に示したメモリ部１００
（ＤＲＡＭ）の４Ｍバイト（００００００H 〜３ＦＦＦ
ＦＦH ）の実空間は、図４（ｂ）に示したように、００
００００H 〜３ＦＦＦＦＦH （ＤＲＡＭ空間１）、４０
００００H 〜７ＦＦＦＦＦH（ＤＲＡＭ空間２）、８０
００００H 〜ＢＦＦＦＦＦH （ＤＲＡＭ空間３）のよう
に、３つの異なるアドレス空間に配置される。すなわ
ち、メモリ部１００を構成するＤＲＡＭに対して、３つ
の異なるアドレスでアクセスすることができる。また、
デコータ回路１０１Ａの出力信号ＳＥＬ０〜ＳＥＬ２
は、各ＤＲＡＭ（アドレス）空間１、２、３に対応して
おり、対応するアドレス空間がアクセスされた場合にそ
れぞれ“Ｈ”レベルとなる。

【００３７】図３は、エラー信号発生回路１０５の詳細
な回路構成を示す回路図であり、３つのＡＮＤゲート１
０５ａ、１０５ｂ、１０５ｃにより構成されている。そ
して、これらＡＮＤゲート１０５ａ、１０５ｂ、１０５
ｃの一方の入力端子には、パリティチェッカ／ジェネレ
ータ１０４からのパリティエラー信号ＰＥＲが共通に入
力され、他方の入力端子には、それぞれ、デコーダ回路
１０１Ａからの選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２
が入力されるよう構成されている。

【００３８】従って、ＡＮＤゲート１０５ａ、１０５
ｂ、１０５ｃは、パリティエラー信号ＰＥＲが“Ｈ”レ
ベルの場合にのみ、入力された選択信号ＳＥＬ０、ＳＥ
Ｌ１、ＳＥＬ２の信号レベルを忠実に出力する。すなわ
ち、選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２の信号レベ
ルが“Ｈ”レベルであれば“Ｈ”レベルを、信号レベル
が“Ｌ”レベルであれば“Ｌ”レベルを出力する。

【００３９】次に、本メモリ装置のアクセス動作を説明
する。

【００４０】ＣＰＵは、メモリ部１００（ＤＲＡＭ）に
格納するデータの種類別（メモリエラー発生時の処理の
仕方別）に、メモリのアドレス空間を区別してアクセス
する。例えば、従来例の項で例示した図７のようなメモ
リマップの場合、図４（ｃ）のように配置するようにア
クセスする。すなわち、ＣＰＵは、プログラム領域をア
クセスする場合はＤＲＡＭ空間１を、入力データ領域を
アクセスする場合はＤＲＡＭ空間２を、ビットイメージ
データ領域をアクセスする場合はＤＲＡＭ空間３を、そ
れぞれアドレスとして指定する。なお、実際には、プロ
グラムの場合はアドレス００００００H 〜０ＦＦＦＦＦ
H 番地、入力データの場合はアドレス５０００００H 〜
５ＦＦＦＦＦH 番地、ビットイメージデータの場合はア
ドレスＡ０００００H 〜ＢＦＦＦＦＦH 番地としてアク
セスする。

【００４１】次に、メモリエラーが発生した場合につい
て説明する。まず、プログラム領域でメモリエラーが発
した場合について説明すると、ＣＰＵがプログラム領域
内のプログラムを読出す場合、上述のように、ＣＰＵが
出力するアドレスは００００００H 〜０ＦＦＦＦＦH 番
地であり、アドレス信号の上位２ビットＡ２３、Ａ２２
は、共に“０”となる。従って、デコーダ回路１０１Ａ
から出力される３つの選択信号ＳＥＬ０〜３のうちＳＥ
Ｌ０のみが“Ｈ”レベルとなり、他の２つの選択信号Ｓ
ＥＬ１、２は“Ｌ”レベルとなる。

【００４２】一方、パリティチェッカ／ジェネレータ１
０４は、メモリ部１００から読出されたデータ、パリテ
ィビットによりパリティチェックを行い、パリティエラ
ーがのテセータがあったときは、パリティエラー信号Ｐ
ＥＲを“Ｈ”レベルにする。

【００４３】このように、パリティエラー信号ＰＥＲが
“Ｈ”レベルになると、エラー信号発生回路１０５で
は、上記のように選択信号ＳＥＬ０のみが“Ｈ”レベル
となっているので、ＡＮＤゲート１０５ａの出力信号
（メモリエラー通知信号）ＰＥＲ０のみが“Ｈ”レベル
となり、ＡＮＤゲート１０５ｂ、１０５ｃａの出力信号
ＰＥＲ１、ＰＥＲ２は“Ｌ”レベルのまま変化しない。
従って、プログラム領域でメモリエラーが発生した場合
には、ＣＰＵに対するメモリエラー通知信号ＰＥＲ０〜
ＰＥＲ２のうちＰＥＲ０のみが“Ｈ”レベルとなるの
で、ＣＰＵは、プログラム領域でメモリエラーが発生し
たことを認識できる。

【００４４】また、入力データ領域でメモリエラーが発
生した場合には、ＣＰＵが出力するアドレスは５０００
００H 〜５ＦＦＦＦＦH 番地であり、アドレス信号の上
位２ビットＡ２３、Ａ２２は、それぞれ“１”、“０”
となり、デコーダ回路１０１Ａから出力される３つの選
択信号ＳＥＬ０〜３のうちＳＥＬ１のみが“Ｈ”レベル
となるので、エラー信号発生回路１０５では、ＡＮＤゲ
ート１０５ｂの出力信号（メモリエラー通知信号）ＰＥ
Ｒ１のみが“Ｈ”レベルとなり、ＣＰＵは、入力データ
領域でメモリエラーが発生したことを認識できる。

【００４５】また、ビットイメージデータ領域でメモリ
エラーが発生した場合には、ＣＰＵが出力するアドレス
はＡ０００００H 〜ＢＦＦＦＦＦH 番地であり、アドレ
ス信号の上位２ビットＡ２３、Ａ２２は、それぞれ
“０”、“１”となり、デコーダ回路１０１Ａから出力
される３つの選択信号ＳＥＬ０〜３のうちＳＥＬ２のみ
が“Ｈ”レベルとなるので、エラー信号発生回路１０５
では、ＡＮＤゲート１０５ｃの出力信号（メモリエラー
通知信号）ＰＥＲ２のみが“Ｈ”レベルとなり、ＣＰＵ
は、ビットイメージデータ領域でメモリエラーが発生し
たことを認識できる。

【００４６】このように、１つのメモリアドレス空間に
対して異なる複数のアドレス空間でアクセス可能とし、
メモリエラー発生の際、アクセスされたアドレス空間毎
に、すなわちデータの種類別に異なるメモリエラー通知
信号がエラー信号発生回路１０５から入力されるので、
ＣＰＵは、メモリエラーが発生したデータの種類に応じ
た最適なフェールセーフ処理を行うことが可能となる。

【００４７】なお、メモリエラーが発生しなかった場合
は、パリティチェッカ／ジェネレータ１０４からのパリ
ティエラー信号ＰＥＲは、“Ｌ”レベルのままであるた
め、エラー信号発生回路１０５から出力されるメモリエ
ラー通知信号ＰＥＲ０〜ＰＥＲ２は全て“Ｌ”レベルと
なる。また、メモリテスト等でメモリの全領域について
１つのメモリエラー通知信号を得る必要がある場合に
は、アクセスするメモリのアドレス空間を１つにすれば
よい。

【００４８】本発明は、上記の実施例に限定されること
なく、例えば、１つのメモリアドレス空間に対して異な
る複数のアドレス空間でアクセス可能とすることによ
り、メモリエラーの発生したデータの種類を識別せず、
単純に１つのメモリアドレス空間内のアドレスだけでメ
モリエラーの発生したデータの種類を識別する等、他の
方法で識別してもよい。また、メモリエラー検出は、パ
リティ以外のハミング符号系ＳＥＤ−ＤＥＤコード（１
ビットエラー訂正、２ビットエラー検出）等により行っ
てもよい。また、ＣＰＵへのエラー通知信号は、１つの
領域のエラー通知信号を排他的に出力することなく、複
数領域のエラー通知信号を同時に出力することも可能で
ある。さらに、ＤＲＡＭ以外のＳＲＡＭ等のメモリに適
用してもよく、さらにメモリは単一のメモリブロックに
限らず、複数ブロックにより構成されていてもよい。

【００４９】

【発明の効果】以上詳細に説明したように、本発明のメ
モリ装置によれば、メモリエラーを検出すると共に、そ
のメモリエラーが発生したデータの種類をも識別できる
ので、発生したメモリエラーに対して適切な処理を行う
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリ装置の概略構成
を示すブロック図である。

【図２】図１におけるデコーダ回路の詳細な構成を示す
回路図である。

【図３】図１におけるエラー信号発生回路の詳細な構成
を示す回路図である。

【図４】図１におけるメモリ部のメモリマップを示す図
である。

【図５】従来のメモリ装置の概略構成を示すブロック図
である。

【図６】図５におけるメモリ制御回路の詳細な構成を示
す回路図である。

【図７】図５におけるメモリ部のメモリマップを示す図
である。

【符号の説明】

１００：メモリ部１００ａ：データ部１００ｂ：パリティ部１０１Ａ：デコーダ回路１０２：メモリ制御回路１０３：セレクタ回路１０４：パリティチェッカ／ジェネレータ１０５：エラー信号発生回路ＰＥＲ：パリティエラー信号ＰＥＲ０〜２：メモリエラー通知信号

Claims

【特許請求の範囲】

【請求項１】メモリに記憶されたデータが読出された
際に、当該データのメモリエラーを検出する検出手段
と、前記検出手段にて検出されたメモリエラーに係るデータ
の種類を判別する判別手段と、前記判別手段にて判別されたメモリエラーに係るデータ
の種類に応じたメモリエラー通知信号を発生する信号発
生手段とを備えたことを特徴とするメモリ装置。
【請求項２】前記判別手段は、１つのメモリアドレス
空間に対して異なるアドレス空間で前記メモリをアクセ
スすることによりメモリエラーに係るデータの種類を判
別することを特徴とする請求項１に記載のメモリ装置。