JPH06224723A - 開放負荷検出回路 - Google Patents
開放負荷検出回路Info
- Publication number
- JPH06224723A JPH06224723A JP5285580A JP28558093A JPH06224723A JP H06224723 A JPH06224723 A JP H06224723A JP 5285580 A JP5285580 A JP 5285580A JP 28558093 A JP28558093 A JP 28558093A JP H06224723 A JPH06224723 A JP H06224723A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- cells
- load
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0824—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in thyristor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/18—Modifications for indicating state of switch
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は簡単な構成でより高精度に低
閾値の開放負荷を検出する回路を提供することである。 【構成】 本発明の回路は並列に設けられた２つのトラ
ンジスタからなるＭＯＳ型トランジスタを含み、第２の
トランジスタは第１のトランジスタの抵抗値よりオン状
態で高い抵抗値を有する。本回路は電流が低い値のレン
ジ内であるときに第２のトランジスタのみオン状態とす
る手段と、回路が低い電流レンジ内で動作するとき開放
負荷を検出する手段とを含む。
閾値の開放負荷を検出する回路を提供することである。 【構成】 本発明の回路は並列に設けられた２つのトラ
ンジスタからなるＭＯＳ型トランジスタを含み、第２の
トランジスタは第１のトランジスタの抵抗値よりオン状
態で高い抵抗値を有する。本回路は電流が低い値のレン
ジ内であるときに第２のトランジスタのみオン状態とす
る手段と、回路が低い電流レンジ内で動作するとき開放
負荷を検出する手段とを含む。
Description
【０００１】
【産業上の利用分野】本発明は可変電力ＭＯＳ型トラン
ジスタにおける開放負荷検出回路に関し、特に単一の半
導体チップと１つの電力ＭＯＳ型トランジスタと論理回
路を含む「スマート電力」（Smart Power ）回路に関す
る。
ジスタにおける開放負荷検出回路に関し、特に単一の半
導体チップと１つの電力ＭＯＳ型トランジスタと論理回
路を含む「スマート電力」（Smart Power ）回路に関す
る。
【０００２】
【従来の技術】スイッチングモード（カットオフ状態
で、又はオン状態で）で動作され、例えば選択的に選択
されるものと同じで並列にいくつかの負荷で構成する可
変負荷に接続されたＭＯＳ型トランジスタの場合に、負
荷が開放されるか否かを知るために使用者が用いる。こ
の場合で、電力トランジスタがオン状態に設定されると
電流を流れない。
で、又はオン状態で）で動作され、例えば選択的に選択
されるものと同じで並列にいくつかの負荷で構成する可
変負荷に接続されたＭＯＳ型トランジスタの場合に、負
荷が開放されるか否かを知るために使用者が用いる。こ
の場合で、電力トランジスタがオン状態に設定されると
電流を流れない。
【０００３】また可変電力ＭＯＳ（ＶＤＭＯＳ）型トラ
ンジスタが並列に設けられた多数のセルを含み、シリコ
ンチップの裏側に形成された共通ドレイン端子を有する
ことが記載されている。他方、ＶＤＭＯＳ型トランジス
タは連続結合又は組による結合される。
ンジスタが並列に設けられた多数のセルを含み、シリコ
ンチップの裏側に形成された共通ドレイン端子を有する
ことが記載されている。他方、ＶＤＭＯＳ型トランジス
タは連続結合又は組による結合される。
【０００４】図１は従来の開放負荷検出回路を示す図で
ある。電力ＭＯＳ型トランジスタＴＰのドレインは高供
給電圧端子ＶＣＣに接続され、負荷Ｌへのソースは接地
される低供給電圧端子に接続される第２の端子を有す
る。また、主なトランジスタのセルと同じである数の少
ないセルから構成される検出用トランジスタは供給端子
ＶＣＣと当該トランジスタのドレインが接続されてい
る。トランジスタＴＳは電流源ＩＲＥＦを介して接地さ
れている。トランジスタＴＳのゲートはトランジスタＴ
Ｐのゲートに接続され、制御電圧ＶＧによって送電され
る。トランジスタＴＰＴとＳＲのソース端子での電圧Ｖ
ＬとＶＳは比較器Ｃ１で比較され、比較器Ｃ１はトラン
ジスタＴＰのソース電圧がトランジスタＴＳのソース電
圧より低くなり、そして負荷での電流ＩＬが閾値電流Ｉ
Ｌ0 より低くなるとアラーム信号ＯＬを供給する。
ある。電力ＭＯＳ型トランジスタＴＰのドレインは高供
給電圧端子ＶＣＣに接続され、負荷Ｌへのソースは接地
される低供給電圧端子に接続される第２の端子を有す
る。また、主なトランジスタのセルと同じである数の少
ないセルから構成される検出用トランジスタは供給端子
ＶＣＣと当該トランジスタのドレインが接続されてい
る。トランジスタＴＳは電流源ＩＲＥＦを介して接地さ
れている。トランジスタＴＳのゲートはトランジスタＴ
Ｐのゲートに接続され、制御電圧ＶＧによって送電され
る。トランジスタＴＰＴとＳＲのソース端子での電圧Ｖ
ＬとＶＳは比較器Ｃ１で比較され、比較器Ｃ１はトラン
ジスタＴＰのソース電圧がトランジスタＴＳのソース電
圧より低くなり、そして負荷での電流ＩＬが閾値電流Ｉ
Ｌ0 より低くなるとアラーム信号ＯＬを供給する。
【０００５】第１の概算で、電力トランジスタＴＰはＮ
P のセル（例えば１５，０００〜２０，０００）を含
み、検出用トランジスタＴＳはＮS のセル（例えば１０
〜２５）を含み、閾値電流ＩＬ0 は次の関係式によって
定義される。
P のセル（例えば１５，０００〜２０，０００）を含
み、検出用トランジスタＴＳはＮS のセル（例えば１０
〜２５）を含み、閾値電流ＩＬ0 は次の関係式によって
定義される。
【０００６】ＩＬ0 ＝（ＮP ／ＮS ）ＩＲＥＦ
【０００７】そして、理論的にはＩＲＥＦが十分低く選
択されるならば、検出閾値は大変低くなる。実際に、こ
の閾値は負荷が開放（取りはずすか又は故障）されるの
で電流が低い、又は０の時の場合から負荷は高い値を有
するので電流は低いときの場合に差をとるために大変低
い。
択されるならば、検出閾値は大変低くなる。実際に、こ
の閾値は負荷が開放（取りはずすか又は故障）されるの
で電流が低い、又は０の時の場合から負荷は高い値を有
するので電流は低いときの場合に差をとるために大変低
い。
【０００８】実際上、電力合成を含むチップに集積化さ
れる比較器Ｃ１は例えば−２〜＋２ｍＶの間のごくわず
かでもないオフセット電圧を有する。このオフセット電
圧は下記に示す「Ｖｏｆｆ」である。ここで、トランジ
スタＴＰとＴＳのソース電圧ＶＬとＶＳの間を検出する
ことができる最小値は
れる比較器Ｃ１は例えば−２〜＋２ｍＶの間のごくわず
かでもないオフセット電圧を有する。このオフセット電
圧は下記に示す「Ｖｏｆｆ」である。ここで、トランジ
スタＴＰとＴＳのソース電圧ＶＬとＶＳの間を検出する
ことができる最小値は
【０００９】 ＶＬ−ＶＳ＝Ｖｏｆｆ ・・・（１）
【００１０】であり、ＩＬはトランジスタＴＰのオン状
態での抵抗Ｒ負荷での電流であり、ＲｏｎＰは電力トラ
ンジスタＴＰのオン状態での抵抗であり、またＲｏｎＳ
は検出用トランジスタＴＳのオン状態での抵抗である。
態での抵抗Ｒ負荷での電流であり、ＲｏｎＰは電力トラ
ンジスタＴＰのオン状態での抵抗であり、またＲｏｎＳ
は検出用トランジスタＴＳのオン状態での抵抗である。
【００１１】 ＶＬ＝ＶＣＣ−ＲｏｎＰ・ＩＬ0 ＶＳ＝ＶＣＣ−ＲｏｎＳ・ＩＲＥＦ
【００１２】そして式（１）は
【００１３】 −ＲｏｎＰ・ＩＬ0 ＋ＲｏｎＳ・ＩＲＥＦ＝Ｖｏｆｆ ・・・（２） ＩＬ0 ＝（ＲｏｎＳ／ＲｏｎＰ）ＩＲＥＦ−Ｖｏｆｆ／ＲｏｎＰ
【００１４】ここでＲｏｎＳ／ＲｏｎＰ＝Ｎp ／Ｎs と
すると、つぎのようになる。
すると、つぎのようになる。
【００１５】 ＩＬ0 ＝（Ｎp ／Ｎs ）ＩＲＥＦ−Ｖｏｆｆ／ＲｏｎＰ ・・・（３）
【００１６】必要に応じて（Ｎp ／Ｎs ）ＩＲＥＦはＶ
ｏｆｆ／ＲｏｎＰにより高くしなければならない。それ
によりＩＬの最小限は
ｏｆｆ／ＲｏｎＰにより高くしなければならない。それ
によりＩＬの最小限は
【００１７】 ＩＬ0 ＝２Ｖｏｆｆ／ＲｏｎＰ ・・・（４）
【００１８】そして、最小検出閾値は逆に電力ＭＯＳ型
トランジスタＴＰのオン状態での抵抗値に比例してい
る。例を通して、もしＲｏｎＰ＝０．０５ΩとＶｏｆｆ
＝２ｍＶならば、最小電流閾値ＩＬ0 は８０ｍＡとな
る。そのような値はこの閾値がおおよそ１０ｍＡとなる
ことが望ましいとき複数の実際上の適用で大変高いもの
である。
トランジスタＴＰのオン状態での抵抗値に比例してい
る。例を通して、もしＲｏｎＰ＝０．０５ΩとＶｏｆｆ
＝２ｍＶならば、最小電流閾値ＩＬ0 は８０ｍＡとな
る。そのような値はこの閾値がおおよそ１０ｍＡとなる
ことが望ましいとき複数の実際上の適用で大変高いもの
である。
【００１９】
【発明が解決しようとする課題】この問題点を解決する
ために、直線的な調整ループを介してこのトランジスタ
を通って電圧が立ち下がりことに関して電力ＭＯＳ型ト
ランジスタのゲート電圧を制御する回路は従来例で提供
されている。そのような方法は検出閾値がＭＯＳ型トラ
ンジスタのオン状態の間に抵抗を独立にするので前述の
回路の問題点を解決し、かつ検出用比較器のオフセット
電圧の大変わずかに高感度である。前述の方法をもつ問
題点は調整ループの可能な不安定など直線的な調整で抑
止する欠点とより合成回路の供給に関係する欠点であ
る。実に、誘導的な負荷の場合に、負荷における電圧振
幅がオン状態に切り替わる間に生じる。同様に、コンデ
ンサ負荷の場合で負荷のオフに切り替わることが振幅す
るためのゲート電圧を生じる。
ために、直線的な調整ループを介してこのトランジスタ
を通って電圧が立ち下がりことに関して電力ＭＯＳ型ト
ランジスタのゲート電圧を制御する回路は従来例で提供
されている。そのような方法は検出閾値がＭＯＳ型トラ
ンジスタのオン状態の間に抵抗を独立にするので前述の
回路の問題点を解決し、かつ検出用比較器のオフセット
電圧の大変わずかに高感度である。前述の方法をもつ問
題点は調整ループの可能な不安定など直線的な調整で抑
止する欠点とより合成回路の供給に関係する欠点であ
る。実に、誘導的な負荷の場合に、負荷における電圧振
幅がオン状態に切り替わる間に生じる。同様に、コンデ
ンサ負荷の場合で負荷のオフに切り替わることが振幅す
るためのゲート電圧を生じる。
【００２０】そして、開放負荷を検出するための信号を
供給するために、従来例は図１に示すような解決方法を
提案し、やむをえず比較的に高い検出閾値を用いて、簡
単で、かつ信頼があり、または複雑とどうしても不安定
で比較的に高感度である解決方法を提案する。
供給するために、従来例は図１に示すような解決方法を
提案し、やむをえず比較的に高い検出閾値を用いて、簡
単で、かつ信頼があり、または複雑とどうしても不安定
で比較的に高感度である解決方法を提案する。
【００２１】本発明の目的は特に低い検出用閾値をもつ
開放負荷を検出するための回路を提供することである。
開放負荷を検出するための回路を提供することである。
【００２２】本発明の他の目的は不安定なリスクのない
簡単な構成を有する開放負荷を検出するための回路を提
供することである。
簡単な構成を有する開放負荷を検出するための回路を提
供することである。
【００２３】本発明の更に他の目的は可変電力ＭＯＳ型
トランジスタの構成をあまり変えないで開放負荷を検出
する回路を提供することである。
トランジスタの構成をあまり変えないで開放負荷を検出
する回路を提供することである。
【００２４】本発明は電力トランジスタを形成するセル
の２つのグループを独立に動作し、主な端子（ドレイン
及びソース）を介して並列に接続され、制御端子（ゲー
ト）は別々に接続され、かつチャージ電流が低いときは
これらのセルの１つのグループのみを負荷に直列にオン
状態に設定することを提供する。この低電流レンジでの
電力トランジスタのオン状態での抵抗は高く、前述の式
（４）によって示されたようにもし比較器が用いられる
比較的に大きいレンジ内で可変されるオフセット電圧を
有するならば検出用閾値は増加できる。電力トランジス
タのセルの限界数のみが低い電流位相の間オン状態に設
定されることが重要でないという事実を示され、もしこ
の場合電力トランジスタはより高い抵抗を有し、電流の
通電は低電力の消失を用いて本来低い。
の２つのグループを独立に動作し、主な端子（ドレイン
及びソース）を介して並列に接続され、制御端子（ゲー
ト）は別々に接続され、かつチャージ電流が低いときは
これらのセルの１つのグループのみを負荷に直列にオン
状態に設定することを提供する。この低電流レンジでの
電力トランジスタのオン状態での抵抗は高く、前述の式
（４）によって示されたようにもし比較器が用いられる
比較的に大きいレンジ内で可変されるオフセット電圧を
有するならば検出用閾値は増加できる。電力トランジス
タのセルの限界数のみが低い電流位相の間オン状態に設
定されることが重要でないという事実を示され、もしこ
の場合電力トランジスタはより高い抵抗を有し、電流の
通電は低電力の消失を用いて本来低い。
【００２５】
【課題を解決するための手段及び作用】本発明は特にス
イッチモードで動作するために設定された電力ＭＯＳ型
トランジスタの開放負荷を検出する回路を提供する。Ｍ
ＯＳ型トランジスタは第１のトランジスタと、第１のト
ランジスタの抵抗よりオン状態で高い抵抗を有する第２
のトランジスタとが並列に設けられる。回路は電流が低
い値のレンジ内であるときに第２のトランジスタのみ使
用可能とする手段と、回路が低い電流レンジ内で動作す
るとき開放負荷を検出する手段とを含む。
イッチモードで動作するために設定された電力ＭＯＳ型
トランジスタの開放負荷を検出する回路を提供する。Ｍ
ＯＳ型トランジスタは第１のトランジスタと、第１のト
ランジスタの抵抗よりオン状態で高い抵抗を有する第２
のトランジスタとが並列に設けられる。回路は電流が低
い値のレンジ内であるときに第２のトランジスタのみ使
用可能とする手段と、回路が低い電流レンジ内で動作す
るとき開放負荷を検出する手段とを含む。
【００２６】本発明の回路はスイッチモードで動作する
ために設定された電力ＭＯＳ型トランジスタの開放負荷
を検出する回であり、高供給電圧端子と低供給電圧端子
を並列に、かつ負荷に直列に結合される多数のセルによ
って形成される。この回路で、セルは第１及び第２のグ
ループに分割され、セルの第１のグループの制御電極は
第１の制御端子に接続し、セルの第２のグループのセル
の制御電極は第２の制御端子に接続し、第２のグループ
でのセルの数は第１のグループでのセルの数より少な
い。そのような回路は開放負荷が低電圧レンジ内である
ときセルの第１のグループの動作を抑止する手段と、該
手段は前記低電流レンジ内で動作し、所定の閾値より低
い負荷電流を検出する手段を含む。
ために設定された電力ＭＯＳ型トランジスタの開放負荷
を検出する回であり、高供給電圧端子と低供給電圧端子
を並列に、かつ負荷に直列に結合される多数のセルによ
って形成される。この回路で、セルは第１及び第２のグ
ループに分割され、セルの第１のグループの制御電極は
第１の制御端子に接続し、セルの第２のグループのセル
の制御電極は第２の制御端子に接続し、第２のグループ
でのセルの数は第１のグループでのセルの数より少な
い。そのような回路は開放負荷が低電圧レンジ内である
ときセルの第１のグループの動作を抑止する手段と、該
手段は前記低電流レンジ内で動作し、所定の閾値より低
い負荷電流を検出する手段を含む。
【００２７】本発明の実施例として、所定の閾値より低
い電流を検出する手段が電力ＭＯＳ型トランジスタの電
流と類似の数の少ないセルを含み、かつ高供給電圧端子
と低供給電圧端子に接続された電流源との間に接続さ
れ、かつ電力トランジスタのソース電圧をセルの小さい
数を含むトランジスタのソース電圧と比較する比較器を
含む。
い電流を検出する手段が電力ＭＯＳ型トランジスタの電
流と類似の数の少ないセルを含み、かつ高供給電圧端子
と低供給電圧端子に接続された電流源との間に接続さ
れ、かつ電力トランジスタのソース電圧をセルの小さい
数を含むトランジスタのソース電圧と比較する比較器を
含む。
【００２８】本発明の実施例に関し、低電流レンジ内で
動作し、所定の閾値より低い電流を検出する手段は電流
源にソースによってかつ高供給電圧端子にドレインによ
って接続された数の少ない第２のセルを含み、比較手段
は主なトランジスタのセルのソース電圧を数の少ないセ
ルを含む第２のトランジスタのセルのソース電圧と比較
するように構成する。
動作し、所定の閾値より低い電流を検出する手段は電流
源にソースによってかつ高供給電圧端子にドレインによ
って接続された数の少ない第２のセルを含み、比較手段
は主なトランジスタのセルのソース電圧を数の少ないセ
ルを含む第２のトランジスタのセルのソース電圧と比較
するように構成する。
【００２９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図２は共通ドレインと共通ソースを有するセル
の２つのグループからなる合成トランジスタＴＰを用い
た例を示す図である。トランジスタＴＰのドレインは高
供給電圧端子に接続され、ソースは通常接地されるが低
供給電圧端子に接続される第２端子を有する負荷に接続
される。トランジスタＴＰ１から形成されて大変多数の
第１のグループのセルのゲートは第１の制御端子Ｇ１に
接続される。トランジスタＴＰ２から形成されるセルの
第２のグループのゲートは第２の制御端子Ｇ２に接続さ
れる。制御端子Ｇ１，Ｇ２は各々別々に使用可能であ
る。むしろ、１つはトランジスタＴＰ２を形成するセル
に関して数Ｎ２を選び、その数はトランジスタＴＰ１を
形成するセルに関して、たとえばトランジスタＴＰ１の
１５，０００〜２０，０００のセルとトランジスタＴＰ
２の５００〜２，０００のセルのために、セルの数Ｎ１
より小さい１０〜４０の時間である。
明する。図２は共通ドレインと共通ソースを有するセル
の２つのグループからなる合成トランジスタＴＰを用い
た例を示す図である。トランジスタＴＰのドレインは高
供給電圧端子に接続され、ソースは通常接地されるが低
供給電圧端子に接続される第２端子を有する負荷に接続
される。トランジスタＴＰ１から形成されて大変多数の
第１のグループのセルのゲートは第１の制御端子Ｇ１に
接続される。トランジスタＴＰ２から形成されるセルの
第２のグループのゲートは第２の制御端子Ｇ２に接続さ
れる。制御端子Ｇ１，Ｇ２は各々別々に使用可能であ
る。むしろ、１つはトランジスタＴＰ２を形成するセル
に関して数Ｎ２を選び、その数はトランジスタＴＰ１を
形成するセルに関して、たとえばトランジスタＴＰ１の
１５，０００〜２０，０００のセルとトランジスタＴＰ
２の５００〜２，０００のセルのために、セルの数Ｎ１
より小さい１０〜４０の時間である。
【００３０】本発明において、合成トランジスタＴＰは
電流の第１のレンジ以内に制御され、第１のレンジより
大きい第２のレンジ以内でトランジスタＴＰ２のみ起動
され、２つのトランジスタＴＰ１とＴＰ２は起動され
る。開放負荷の検出、最小値より小さい負荷電流の検出
は図１の例のように同じ方法でなされる。そして、必ず
回路は低電流レンジ以内であり、トランジスタＴＰ２だ
け通電される。トランジスタＴＰ２の通電状態の間の抵
抗は合成トランジスタＴＰの全抵抗に対して高い。ここ
で、図１の回路の例より低いＸ時間である閾値を測定で
き、Ｘの値はトランジスタＴＰ２を形成するセルの数Ｎ
２と１組のトランジスタＴＰ１とＴＰ２で形成されるセ
ルの数Ｎ１＋Ｎ２との比に等しい。前述のよりよい値を
用いて、セルと同じ数を実質上有する電力トランジスタ
における従来例の回路より短い１０〜４０時刻である閾
値電流ＩＬ0 に達することができる。
電流の第１のレンジ以内に制御され、第１のレンジより
大きい第２のレンジ以内でトランジスタＴＰ２のみ起動
され、２つのトランジスタＴＰ１とＴＰ２は起動され
る。開放負荷の検出、最小値より小さい負荷電流の検出
は図１の例のように同じ方法でなされる。そして、必ず
回路は低電流レンジ以内であり、トランジスタＴＰ２だ
け通電される。トランジスタＴＰ２の通電状態の間の抵
抗は合成トランジスタＴＰの全抵抗に対して高い。ここ
で、図１の回路の例より低いＸ時間である閾値を測定で
き、Ｘの値はトランジスタＴＰ２を形成するセルの数Ｎ
２と１組のトランジスタＴＰ１とＴＰ２で形成されるセ
ルの数Ｎ１＋Ｎ２との比に等しい。前述のよりよい値を
用いて、セルと同じ数を実質上有する電力トランジスタ
における従来例の回路より短い１０〜４０時刻である閾
値電流ＩＬ0 に達することができる。
【００３１】図３は本発明に係るトランジスタの制御モ
ードを示す図であり、負荷での電流を変数としての合成
トランジスタの電圧Ｖdsを表す。合成トランジスタＴＰ
の切替時に、トランジスタＴＰ２のみがオンになり、Ｒ
on2 に等しい傾斜を有する電圧−電流特性曲線になる。
負荷での電流が値Ｉ２に達すると同時にトランジスタＴ
Ｐ１のゲートＧ１は制御されてトランジスタＴＰ１はま
たオンとなる。そして電圧−電流傾斜はＲon（トランジ
スタＴＰ１及びＴＰ２を合成したトランジスタＴＰの通
電状態での抵抗）になる。電流Ｉ１の値が値Ｉ２よりわ
ずかに低くなるために再び電流が値Ｉ２より低くなると
は合成トランジスタＴＰは再びトランジスタＴＰ１の通
電をさえぎるように切り替わり、そして再びトランジス
タＴＰ２のみオンとなる。電流が減少して図１の比較器
に類似の比較器によって定義される値ＩＬ0 に低くなる
と、開放負荷の存在が示される。図３において、Ｖds1
は電流ＩＬ0 に関するドレイン−ソース間電圧を示し、
Ｖds2 はトランジスタＴＰ１が通電電流を止めたことか
ら電流Ｉ１に関する電圧を示し、Ｖds3 はトランジスタ
ＴＰ１が通電電流を始めたことからの電圧を示し、Ｖds
4 はトランジスタＴＰ１がちょうど通電を止めてトラン
ジスタＴＰ２のみがオンになった時電圧を示し、Ｖds5
は両方のトランジスタＴＰ１とＴＰ２がオンとなること
からの電圧を示す。トランジスタＴＰ１のオンとなるこ
とに関しての値Ｉ２より低い値Ｉ１を示すことが寄生振
幅を避けるためにトランジスタＴＰ１のオフになるよう
に選択される。
ードを示す図であり、負荷での電流を変数としての合成
トランジスタの電圧Ｖdsを表す。合成トランジスタＴＰ
の切替時に、トランジスタＴＰ２のみがオンになり、Ｒ
on2 に等しい傾斜を有する電圧−電流特性曲線になる。
負荷での電流が値Ｉ２に達すると同時にトランジスタＴ
Ｐ１のゲートＧ１は制御されてトランジスタＴＰ１はま
たオンとなる。そして電圧−電流傾斜はＲon（トランジ
スタＴＰ１及びＴＰ２を合成したトランジスタＴＰの通
電状態での抵抗）になる。電流Ｉ１の値が値Ｉ２よりわ
ずかに低くなるために再び電流が値Ｉ２より低くなると
は合成トランジスタＴＰは再びトランジスタＴＰ１の通
電をさえぎるように切り替わり、そして再びトランジス
タＴＰ２のみオンとなる。電流が減少して図１の比較器
に類似の比較器によって定義される値ＩＬ0 に低くなる
と、開放負荷の存在が示される。図３において、Ｖds1
は電流ＩＬ0 に関するドレイン−ソース間電圧を示し、
Ｖds2 はトランジスタＴＰ１が通電電流を止めたことか
ら電流Ｉ１に関する電圧を示し、Ｖds3 はトランジスタ
ＴＰ１が通電電流を始めたことからの電圧を示し、Ｖds
4 はトランジスタＴＰ１がちょうど通電を止めてトラン
ジスタＴＰ２のみがオンになった時電圧を示し、Ｖds5
は両方のトランジスタＴＰ１とＴＰ２がオンとなること
からの電圧を示す。トランジスタＴＰ１のオンとなるこ
とに関しての値Ｉ２より低い値Ｉ１を示すことが寄生振
幅を避けるためにトランジスタＴＰ１のオフになるよう
に選択される。
【００３２】本発明における回路の動作において、手段
は電圧Ｖds5 が増加する値によって達し、電圧Ｖds2 が
減少する値によって達して電圧Ｖds1 は達するという事
実を検出することを供給する。理論上、３つの閾値の比
較器／検出器は本発明に係るシステムに関係する。しか
しながら、後述する実施例で２つの比較器のみはＶds1
とＶds2 としての値を選択することによって、かつＩ１
及びＩＬ0 を介しての２つの変化の間の差に適する論理
回路を提供することによって用いられる。
は電圧Ｖds5 が増加する値によって達し、電圧Ｖds2 が
減少する値によって達して電圧Ｖds1 は達するという事
実を検出することを供給する。理論上、３つの閾値の比
較器／検出器は本発明に係るシステムに関係する。しか
しながら、後述する実施例で２つの比較器のみはＶds1
とＶds2 としての値を選択することによって、かつＩ１
及びＩＬ0 を介しての２つの変化の間の差に適する論理
回路を提供することによって用いられる。
【００３３】図４は論理制御及び検出回路に関係づける
本発明に関する合成トランジスタを示すブロック図であ
る。また図４は供給電圧ＶＣＣに接続されたドレインと
接地された第２の端子に負荷Ｌを接続したソースのトラ
ンジスタＴＰ１及びＴＰ２を示す図である。トランジス
タＴＰ１及びＴＰ２のセルにまったく同じのセルの少な
い数によって形成された検出トランジスタＴＳ１及びＴ
Ｓ２は高供給電圧ＶＣＣに接続したドレインによって、
かつ各々電流ソースＩＲＥＦ１及びＩＲＥＦ２を介して
接地されたソースによって接続された。比較器及び増幅
器モジュル１０は検出トランジスタＴＳ１とＴＳ２のソ
ースに各々現れる電圧ＶＳ１とＶＳ２を持つ合成トラン
ジスタＴＰ１−ＴＰ２のソースでの電圧ＶＬを比較す
る。モジュール１０は論理回路１１にアラーム信号ＡＬ
１及びＡＬ２を供給する。
本発明に関する合成トランジスタを示すブロック図であ
る。また図４は供給電圧ＶＣＣに接続されたドレインと
接地された第２の端子に負荷Ｌを接続したソースのトラ
ンジスタＴＰ１及びＴＰ２を示す図である。トランジス
タＴＰ１及びＴＰ２のセルにまったく同じのセルの少な
い数によって形成された検出トランジスタＴＳ１及びＴ
Ｓ２は高供給電圧ＶＣＣに接続したドレインによって、
かつ各々電流ソースＩＲＥＦ１及びＩＲＥＦ２を介して
接地されたソースによって接続された。比較器及び増幅
器モジュル１０は検出トランジスタＴＳ１とＴＳ２のソ
ースに各々現れる電圧ＶＳ１とＶＳ２を持つ合成トラン
ジスタＴＰ１−ＴＰ２のソースでの電圧ＶＬを比較す
る。モジュール１０は論理回路１１にアラーム信号ＡＬ
１及びＡＬ２を供給する。
【００３４】アラーム信号ＡＬ１はトランジスタＴＰ２
のみが動作している時負荷での電流ＩＬが閾値ＩＬ0 よ
り低いことや全合成トランジスタが動作している時電流
ＩＬが閾値Ｉ１より低いことを示すものである。
のみが動作している時負荷での電流ＩＬが閾値ＩＬ0 よ
り低いことや全合成トランジスタが動作している時電流
ＩＬが閾値Ｉ１より低いことを示すものである。
【００３５】アラーム信号ＡＬ２はトランジスタＴＰ２
のみが動作している時電流ＩＬが閾値Ｉ２より低いこと
を示すものである。
のみが動作している時電流ＩＬが閾値Ｉ２より低いこと
を示すものである。
【００３６】信号ＡＬ１とＡＬ２はトランジスタＴＰ１
のゲート−ソース間電圧を検出する検出器１２から信号
ＰＰＯＦＦを受信する論理回路１１へ供給される。信号
ＰＰＯＦＦはトランジスタＴＰ１は実際にカットオフさ
れることを示す。更に、論理回路１１に信号ＶＡＬＢを
供給するためにスイッチオンになる時に動作する使用可
能なモジュール１３を提供される。また論理回路１１は
制御信号ＯＦＦＧを受信し、トランジスタＴＰ１のゲー
トＧ１の制御ユニット１４を防止するために信号ＯＦＦ
ＰＰを供給し、信号ＯＬは開放負荷を示す。参照番号１
５はトランジスタＴＰ２、ＴＳ１とＴＳ２のゲート端子
Ｇ２の制御ユニットである。
のゲート−ソース間電圧を検出する検出器１２から信号
ＰＰＯＦＦを受信する論理回路１１へ供給される。信号
ＰＰＯＦＦはトランジスタＴＰ１は実際にカットオフさ
れることを示す。更に、論理回路１１に信号ＶＡＬＢを
供給するためにスイッチオンになる時に動作する使用可
能なモジュール１３を提供される。また論理回路１１は
制御信号ＯＦＦＧを受信し、トランジスタＴＰ１のゲー
トＧ１の制御ユニット１４を防止するために信号ＯＦＦ
ＰＰを供給し、信号ＯＬは開放負荷を示す。参照番号１
５はトランジスタＴＰ２、ＴＳ１とＴＳ２のゲート端子
Ｇ２の制御ユニットである。
【００３７】パルス波の制御信号が例えばオンに切り替
わった時ゲート制御ユニット１４、１５に達するなら
ば、信号ＯＦＦＧが送られる時に制御ユニット１５はト
ランジスタＴＰ２、ＴＳ１とＴＳ２にパルス波によって
クロックされる信号を供給し、一方信号ＯＦＦＰＰは制
御ユニット１４を抑止する。信号ＯＦＦＰＰが切り替わ
ることや制御ユニット１４がトランジスタＴＰ１がオン
することがアラーム信号ＡＬ２が切り替わることにな
る。逆に、電流が減少するときに、アラーム信号ＡＬ１
は制御ユニット１４の抑止の第１のステップで、かつ信
号ＯＬの供給の第２のステップでトリガする。
わった時ゲート制御ユニット１４、１５に達するなら
ば、信号ＯＦＦＧが送られる時に制御ユニット１５はト
ランジスタＴＰ２、ＴＳ１とＴＳ２にパルス波によって
クロックされる信号を供給し、一方信号ＯＦＦＰＰは制
御ユニット１４を抑止する。信号ＯＦＦＰＰが切り替わ
ることや制御ユニット１４がトランジスタＴＰ１がオン
することがアラーム信号ＡＬ２が切り替わることにな
る。逆に、電流が減少するときに、アラーム信号ＡＬ１
は制御ユニット１４の抑止の第１のステップで、かつ信
号ＯＬの供給の第２のステップでトリガする。
【００３８】図５に示す多種の信号の波形は表記された
６個の動作位相の間の信号の波形でのタイムチャートで
ある。
６個の動作位相の間の信号の波形でのタイムチャートで
ある。
【００３９】位相１：回路がオンに切り替わる。合成ト
ランジスタがオンしたとき、信号ＯＦＦＧはトランジス
タＴＰ２のみにトリガされるように０に立ち下がり、信
号ＯＦＦＰＰによってカットオフに保持されるトランジ
スタＴＰ１が動作する。トランジスタＴＰ２が制御さ
れ、像か慰し始める負荷電流ＩＬが生じて当該トランジ
スタのゲートの電圧（ＶＧ２）が増加する。アラーム信
号ＡＬ１は電流ＩＬが閾値ＩＬ0 に達し及び越えるまで
動作し、信号ＯＬは閾値ＩＬ0 が達せられるまでオン状
態である。もちろん、アラーム信号ＡＬ0 は電流ＩＬが
閾値Ｉ２に達しないのでオン状態となる。
ランジスタがオンしたとき、信号ＯＦＦＧはトランジス
タＴＰ２のみにトリガされるように０に立ち下がり、信
号ＯＦＦＰＰによってカットオフに保持されるトランジ
スタＴＰ１が動作する。トランジスタＴＰ２が制御さ
れ、像か慰し始める負荷電流ＩＬが生じて当該トランジ
スタのゲートの電圧（ＶＧ２）が増加する。アラーム信
号ＡＬ１は電流ＩＬが閾値ＩＬ0 に達し及び越えるまで
動作し、信号ＯＬは閾値ＩＬ0 が達せられるまでオン状
態である。もちろん、アラーム信号ＡＬ0 は電流ＩＬが
閾値Ｉ２に達しないのでオン状態となる。
【００４０】位相２：負荷電流ＩＬは増え続けて閾値Ｉ
２に達する。そしてアラーム信号ＡＬ0 は信号ＯＦＦＰ
Ｐが０に立ち下がるのでオン状態になり始めるためにト
ランジスタＴＰ１に生じて０に立ち下がる。トランジス
タＴＰ１のゲート電圧は負荷電圧ＶＬ（ＶＬとは２つの
順ダイオード電圧が立ち下がるＶｆ）に従い、また電圧
Ｖgsが十分に明確になるときに信号ＰＰＯＦＦはトラン
ジスタＴＰ１が動作されることを示す０に立ち下がる。
そして負荷電流ＩＬはトランジスタＴＰ１とＴＰ２を介
して流れる。
２に達する。そしてアラーム信号ＡＬ0 は信号ＯＦＦＰ
Ｐが０に立ち下がるのでオン状態になり始めるためにト
ランジスタＴＰ１に生じて０に立ち下がる。トランジス
タＴＰ１のゲート電圧は負荷電圧ＶＬ（ＶＬとは２つの
順ダイオード電圧が立ち下がるＶｆ）に従い、また電圧
Ｖgsが十分に明確になるときに信号ＰＰＯＦＦはトラン
ジスタＴＰ１が動作されることを示す０に立ち下がる。
そして負荷電流ＩＬはトランジスタＴＰ１とＴＰ２を介
して流れる。
【００４１】位相３：動作中で装置の開放負荷の検出を
行う位相であり、トランジスタＴＰ１とＴＰ２は両方動
作する。負荷電流ＩＬは閾値Ｉ１より低く立ち下がり、
アラーム信号ＡＬ１がオン状態となる。直ちに、トラン
ジスタＴＰ１が信号ＯＦＦＰＰによってカットオフさ
れ、トランジスタＴＰ１とＴＰ２の両方がオン状態され
た時アラーム信号ＡＬ２が論理装置によって好ましくは
抑止されるのでアラーム信号ＡＬ２がオン状態となる。
主なトランジスタＴＰ１がカットオフされるのでゲート
電圧ＶＧ１は立ち下がる。そしてＶＧ１がＶＬに関して
オフ状態になるときトランジスタＴＰ１が実際にカット
オフされることを示すように信号ＰＰＯＦＦが生じる。
負荷を介しての電流は補助トランジスタＴＰ２のみを通
って流れる。（アラーム信号ＡＬ１はすべての負荷電流
（Ｉ１に全く等しい）がトランジスタＴＰ１がカットオ
フされてトランジスタＴＰ２を介して流れるので０に立
ち下がる。）
行う位相であり、トランジスタＴＰ１とＴＰ２は両方動
作する。負荷電流ＩＬは閾値Ｉ１より低く立ち下がり、
アラーム信号ＡＬ１がオン状態となる。直ちに、トラン
ジスタＴＰ１が信号ＯＦＦＰＰによってカットオフさ
れ、トランジスタＴＰ１とＴＰ２の両方がオン状態され
た時アラーム信号ＡＬ２が論理装置によって好ましくは
抑止されるのでアラーム信号ＡＬ２がオン状態となる。
主なトランジスタＴＰ１がカットオフされるのでゲート
電圧ＶＧ１は立ち下がる。そしてＶＧ１がＶＬに関して
オフ状態になるときトランジスタＴＰ１が実際にカット
オフされることを示すように信号ＰＰＯＦＦが生じる。
負荷を介しての電流は補助トランジスタＴＰ２のみを通
って流れる。（アラーム信号ＡＬ１はすべての負荷電流
（Ｉ１に全く等しい）がトランジスタＴＰ１がカットオ
フされてトランジスタＴＰ２を介して流れるので０に立
ち下がる。）
【００４２】位相４：負荷での電流は減少し続け、かつ
閾値ＩＬ0 が達せられるとアラーム信号ＡＬ１は再びオ
ン状態になり、開放負荷は信号ＯＬがオン状態になるの
で検出される。
閾値ＩＬ0 が達せられるとアラーム信号ＡＬ１は再びオ
ン状態になり、開放負荷は信号ＯＬがオン状態になるの
で検出される。
【００４３】位相５：ＶＳ２はすでに安定化されてお
り、ＶＧ１＝ＶＬ−２Ｖｆ（この実施例において）であ
ること除いて位相１と等価である。
り、ＶＧ１＝ＶＬ−２Ｖｆ（この実施例において）であ
ること除いて位相１と等価である。
【００４４】位相６：位相２に類似している。
【００４５】図６は図４のブロック図の実施例を示す図
である。類似ブロックまたは構成は同じ参照番号を付す
る。
である。類似ブロックまたは構成は同じ参照番号を付す
る。
【００４６】ブロック１０は２つの比較器Ｃ１、Ｃ２と
信号ブロック２０によって簡略化されたために示された
増幅器２０を含む。出力ＡＬ１とＡＬ２の接続は交差さ
れる。出力ＡＬ１とＡＬ２は比較器Ｃ１の出力、かつ比
較器Ｃ２の出力にそれぞれ一致する。比較器Ｃ１は電圧
ＶＳ１と電圧ＶＬを比較し、比較器Ｃ２は電圧ＶＳ２と
電圧ＶＬを比較する。トランジスタＴＰ１のゲート電圧
を検出する検出器１２はゲートＧ１の電圧と電圧ＶＬを
比較し、信号ＰＰＯＦＦを供給する。そして電圧ＶＬが
それぞれ電圧ＶＳ１とＶＳ２より高くなるとアラーム信
号ＡＬ１とＡＬ２はオン状態となり、電圧ＶＬが電圧Ｖ
Ｇ１より高いので出力信号ＰＰＯＦＦがオン状態とな
る。使用可能なブロック１３はそれぞれレジスタ２３、
２４に直列に設けられたＭＯＳ型トランジスタ２２を含
み、レジスタ２３、２４の接続点はインバータ２５に接
続される。保護用ツェナーダイオード２６はレジスタ２
４と並列に設けられる。トランジスタ２２のゲートは端
子Ｇ２に接続される。そして信号Ｇ２が供給されると同
時にインバータ２５の入力は１に設定され、出力ＶＡＬ
Ｂは０に設定される。
信号ブロック２０によって簡略化されたために示された
増幅器２０を含む。出力ＡＬ１とＡＬ２の接続は交差さ
れる。出力ＡＬ１とＡＬ２は比較器Ｃ１の出力、かつ比
較器Ｃ２の出力にそれぞれ一致する。比較器Ｃ１は電圧
ＶＳ１と電圧ＶＬを比較し、比較器Ｃ２は電圧ＶＳ２と
電圧ＶＬを比較する。トランジスタＴＰ１のゲート電圧
を検出する検出器１２はゲートＧ１の電圧と電圧ＶＬを
比較し、信号ＰＰＯＦＦを供給する。そして電圧ＶＬが
それぞれ電圧ＶＳ１とＶＳ２より高くなるとアラーム信
号ＡＬ１とＡＬ２はオン状態となり、電圧ＶＬが電圧Ｖ
Ｇ１より高いので出力信号ＰＰＯＦＦがオン状態とな
る。使用可能なブロック１３はそれぞれレジスタ２３、
２４に直列に設けられたＭＯＳ型トランジスタ２２を含
み、レジスタ２３、２４の接続点はインバータ２５に接
続される。保護用ツェナーダイオード２６はレジスタ２
４と並列に設けられる。トランジスタ２２のゲートは端
子Ｇ２に接続される。そして信号Ｇ２が供給されると同
時にインバータ２５の入力は１に設定され、出力ＶＡＬ
Ｂは０に設定される。
【００４７】論理ブロック１１はインバータＩ１−Ｉ
４、ＮＯＲゲートのＮＯＲ１−ＮＯＲ４と、ＮＡＮＤゲ
ート、トランジスタ２７を含む。これらの多種の構成の
接続は図６に示すようになされ、実際の表記の積分部分
として考慮される（しかし表記されていない）。ゲート
ＮＯＲ１の出力は信号ＯＬを供給し、かつＮＡＮＤゲー
トの出力は信号ＯＦＦＰＰを供給する。インバータ１１
は信号ＰＰＯＦＦを受信し、インバータＩ２は信号ＡＬ
１を受信し、インバータ１３は信号ＯＦＦＧを受信し、
ゲートＮＯＲ２はゲートＮＯＲ３の出力と同様に信号Ｖ
ＡＬＢとＡＬ１を受信し、インバータＩ４は信号ＡＬ２
を受信する。
４、ＮＯＲゲートのＮＯＲ１−ＮＯＲ４と、ＮＡＮＤゲ
ート、トランジスタ２７を含む。これらの多種の構成の
接続は図６に示すようになされ、実際の表記の積分部分
として考慮される（しかし表記されていない）。ゲート
ＮＯＲ１の出力は信号ＯＬを供給し、かつＮＡＮＤゲー
トの出力は信号ＯＦＦＰＰを供給する。インバータ１１
は信号ＰＰＯＦＦを受信し、インバータＩ２は信号ＡＬ
１を受信し、インバータ１３は信号ＯＦＦＧを受信し、
ゲートＮＯＲ２はゲートＮＯＲ３の出力と同様に信号Ｖ
ＡＬＢとＡＬ１を受信し、インバータＩ４は信号ＡＬ２
を受信する。
【００４８】回路がオン状態になると、信号ＯＦＦＧは
０に設定され、信号２はゲートＧ２に供給される。信号
ＶＧ２がそれぞれのトランジスタのゲートに作用する時
間を有する前に信号ＶＡＬＢは１に、ゲートＮＯＲ２は
０を出力端子に供給し、第２の入力端子に０を供給する
ＮＡＮＤゲートはトランジスタＴＰ１をオフ状態に保持
するように１なる信号を供給する。そして端子Ｇ２での
信号が増加するやいなや信号ＶＡＬＢは０になり、ゲー
トＮＯＲ２は切り替わり他の入力も０になる。よって、
示すように回路１３の作用はトランジスタＴＰ１の初期
カットオフ状態に設定することだけである。
０に設定され、信号２はゲートＧ２に供給される。信号
ＶＧ２がそれぞれのトランジスタのゲートに作用する時
間を有する前に信号ＶＡＬＢは１に、ゲートＮＯＲ２は
０を出力端子に供給し、第２の入力端子に０を供給する
ＮＡＮＤゲートはトランジスタＴＰ１をオフ状態に保持
するように１なる信号を供給する。そして端子Ｇ２での
信号が増加するやいなや信号ＶＡＬＢは０になり、ゲー
トＮＯＲ２は切り替わり他の入力も０になる。よって、
示すように回路１３の作用はトランジスタＴＰ１の初期
カットオフ状態に設定することだけである。
【００４９】それらの技術は論理回路Ｉ１が所定の作用
を保証するか否かをチェックすることができる。例え
ば、初期位相で、信号ＶＧ２が供給される一方、かつ電
圧ＶＬがＶＳ１とＶＳ２（ＩＬはＩＬ0 より低い）より
低い一方、アラーム信号ＡＬ１とＡＬ２は１に、ＮＯＲ
１とＮＡＮＤゲートの出力は１に設定される。電圧ＶＬ
がＶＳ１より高くなるやいなや、信号ＡＬ１は０にな
り、ゲートＮＯＲ１の出力は１から０になり、そして信
号ＯＬの供給がストップされる。そして、電圧ＶＳ２が
超過されると、アラーム信号ＡＬ２は０になり、またＮ
ＡＮＤゲートの出力は０になり、トランジスタＴＰ１の
抑止の中断が生じる。また回路の他の所定の動作位相は
論理回路１１によって対応される。
を保証するか否かをチェックすることができる。例え
ば、初期位相で、信号ＶＧ２が供給される一方、かつ電
圧ＶＬがＶＳ１とＶＳ２（ＩＬはＩＬ0 より低い）より
低い一方、アラーム信号ＡＬ１とＡＬ２は１に、ＮＯＲ
１とＮＡＮＤゲートの出力は１に設定される。電圧ＶＬ
がＶＳ１より高くなるやいなや、信号ＡＬ１は０にな
り、ゲートＮＯＲ１の出力は１から０になり、そして信
号ＯＬの供給がストップされる。そして、電圧ＶＳ２が
超過されると、アラーム信号ＡＬ２は０になり、またＮ
ＡＮＤゲートの出力は０になり、トランジスタＴＰ１の
抑止の中断が生じる。また回路の他の所定の動作位相は
論理回路１１によって対応される。
【００５０】実施例を通して本発明はトランジスタＴＰ
１が１９，４００個のセルを含み、トランジスタＴＰ２
が７４５個のセルを含み、トランジスタＴＳ１が１０個
のセルを含み、そしてトランジスタＴＳ２が２個のセル
を含むことで構成される。
１が１９，４００個のセルを含み、トランジスタＴＰ２
が７４５個のセルを含み、トランジスタＴＳ１が１０個
のセルを含み、そしてトランジスタＴＳ２が２個のセル
を含むことで構成される。
【００５１】図６に示す詳細な回路は上述した本発明の
一実施例のみで構成するので簡単に説明した。当業者は
本発明の技術思想や見地から離れることなく回路の実施
例を元に多種の変更した回路を作ることができる。
一実施例のみで構成するので簡単に説明した。当業者は
本発明の技術思想や見地から離れることなく回路の実施
例を元に多種の変更した回路を作ることができる。
【００５２】そして本発明の一実施例は多種の応用や改
善を含み、かつ改良は当業者であれば簡単になされる。
そのような応用や改良や改善はこの明細書の一部による
ものであり、本発明の技術思想や見地内に含まれるもの
である。したがって、説明は一実施例にすぎず、限定さ
れるものではない。本発明は特許請求の範囲の記載や当
該同等の記載に定義されたもののみ限定される。
善を含み、かつ改良は当業者であれば簡単になされる。
そのような応用や改良や改善はこの明細書の一部による
ものであり、本発明の技術思想や見地内に含まれるもの
である。したがって、説明は一実施例にすぎず、限定さ
れるものではない。本発明は特許請求の範囲の記載や当
該同等の記載に定義されたもののみ限定される。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
簡単な回路構成で、かつ高精度に低い閾値を有する開放
負荷を検出する回路を提供できる。
簡単な回路構成で、かつ高精度に低い閾値を有する開放
負荷を検出する回路を提供できる。
【図１】従来例に係る負荷検出回路を示す図である。
【図２】本発明に係る電力トランジスタの構成を示す図
である。
である。
【図３】本発明に係る電力トランジスタの電圧−電流特
性曲線を示す図である。
性曲線を示す図である。
【図４】本発明に係る回路の一例を示す図である。
【図５】本発明に係る回路の動作を示すタイムチャート
である。
である。
【図６】本発明に係る回路を改良した論理回路を示す図
である。
である。
１０ 比較器 １１ 論理回路 １２ 電圧検出器 １４ 制御ユニット １５ 制御ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−ルイ シャウドー フランス国， 13720 ベルコデーヌ， ル クロ デ クラウダ （番地なし)
Claims (4)
- 【請求項１】 第１のトランジスタ（ＴＰ１）と、第１
のトランジスタの抵抗値よりオン状態時高い抵抗値を有
する第２のトランジスタ（ＴＰ２）とが並列に設けら
れ、スイッチモードで動作するために設定された電力Ｍ
ＯＳ型トランジスタの開放負荷を検出する開放負荷検出
回路において、 電流が低い値のレンジ内であるときに第２のトランジス
タのみをオン状態にする手段と、 回路が前記低い電流レンジ内で動作するときに開放負荷
を検出する手段とを含むことを特徴とする開放負荷検出
回路。 - 【請求項２】 スイッチモードで動作するために設定さ
れた電力ＭＯＳ型トランジスタの開放負荷を検出し、高
供給電圧端子と低供給電圧端子を並列に、かつ負荷に直
列に結合される多数のセルによって形成され、さらに前
記セルは第１及び第２のグループに分割され、セルの第
１のグループのセル制御電極は第１の制御端子（Ｇ１）
に接続し、セルの第２のグループのセル制御電極は第２
の制御端子（Ｇ２）に接続し、第２のグループでのセル
の数は第１のグループでのセルの数より少ない開放負荷
検出回路において、 開放負荷が低電圧レンジ内であるときセル（ＴＰ１）の
第１のグループの動作を抑止する手段と、 該手段は前記低電流レンジ内で動作し、所定の閾値より
低い負荷電流を検出する手段を含むことを特徴とする開
放負荷検出回路。 - 【請求項３】 所定の閾値より低い電流を検出する前記
手段が、電力ＭＯＳ型トランジスタの電流と類似の少な
い数のセル（ＴＳ１）を含み、かつ高供給電圧端子と低
供給電圧端子に接続された電流源（ＩＳ１）との間に接
続され、かつ電力トランジスタのソース電圧をセルの小
さい数の前記トランジスタのソース電圧と比較する比較
器（Ｃ１）を含む請求項２記載の開放負荷検出回路。 - 【請求項４】 低電流レンジ内で動作し、所定の閾値よ
り低い電流を検出する手段は、電流源にソースによって
かつ高供給電圧端子にドレインによって接続された数の
少ない第２のセルを含み、比較手段は主なトランジスタ
のセルのソース電圧を少ない数のセルを含む第２のトラ
ンジスタのセルのソース電圧と比較するように構成する
請求項３記載の開放負荷検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9212903 | 1992-10-21 | ||
| FR9212903A FR2697115B1 (fr) | 1992-10-21 | 1992-10-21 | Circuit de détection de charge ouverte. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224723A true JPH06224723A (ja) | 1994-08-12 |
Family
ID=9434957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5285580A Withdrawn JPH06224723A (ja) | 1992-10-21 | 1993-10-21 | 開放負荷検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5438286A (ja) |
| EP (1) | EP0594517B1 (ja) |
| JP (1) | JPH06224723A (ja) |
| DE (1) | DE69323151T2 (ja) |
| FR (1) | FR2697115B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0743529B1 (en) * | 1995-05-16 | 2004-07-28 | STMicroelectronics S.r.l. | Method and corresponding circuit for detecting an open load |
| DE19534603C1 (de) * | 1995-09-18 | 1997-05-22 | Siemens Ag | Schaltungsanordnung zum Erkennen des Leerlaufs einer Last |
| DE19737628C1 (de) * | 1997-08-28 | 1999-01-21 | Siemens Ag | Smart-Schalter sowie Verfahren zur Open-Load-Diagnose desselben im AUS-Zustand |
| US6166893A (en) * | 1998-12-21 | 2000-12-26 | Semiconductor Components Industries, Llc | Semiconductor load driver circuit and method therefor |
| DE19920465C1 (de) * | 1999-05-04 | 2000-11-02 | Siemens Ag | Verfahren zur Open-Load-Diagnose einer Schaltstufe |
| IT1313832B1 (it) * | 1999-10-28 | 2002-09-23 | St Microelectronics Srl | Circuito non lineare per il controllo di assenza di carico in circuiti tipo low-side driver |
| DE10154763A1 (de) * | 2001-11-09 | 2003-05-22 | Continental Teves Ag & Co Ohg | Verfahren und Schaltungsanordnung zur Erkennung eines Defekts von Halbleiterschaltelementen und deren Verwendung in elektronischen Bremskraft- und Fahrdynamikreglern |
| DE10301693B4 (de) * | 2003-01-17 | 2006-08-24 | Infineon Technologies Ag | MOSFET-Schaltung mit reduzierten Ausgangsspannungs-Schwingungen bei einem Abschaltvorgang |
| JP4606190B2 (ja) * | 2004-03-30 | 2011-01-05 | ローム株式会社 | 電圧制御装置および電圧制御方法、ならびにそれを利用した電子機器 |
| EP1797625B1 (en) * | 2004-09-28 | 2010-06-09 | Freescale Semiconductor Inc. | Power supply apparatus with overload protection |
| WO2006056232A1 (en) * | 2004-11-26 | 2006-06-01 | Freescale Semiconductor, Inc. | Power switching apparatus with open-load detection |
| DE102005010337B4 (de) * | 2005-03-07 | 2013-02-21 | Infineon Technologies Austria Ag | Bauelementanordnung mit einem Bipolartransistor und einem Lastunterbrechungsdetektor |
| US20070188426A1 (en) * | 2006-02-10 | 2007-08-16 | Al-Aid Corporation | LED driver circuit |
| DE102008018244B3 (de) * | 2008-04-10 | 2009-11-19 | Continental Automotive Gmbh | Vorrichtung und Verfahren zum Erkennen eines Fehlers in einer Leistungsbrückenschaltung |
| US9480193B2 (en) | 2013-11-24 | 2016-10-25 | Semiconductor Components Industries, Llc | Load detection circuit and method |
| US10338126B2 (en) * | 2016-04-15 | 2019-07-02 | Infineon Technologies Ag | Open load detection in output stages |
| US11489479B2 (en) | 2017-08-03 | 2022-11-01 | Cummins Inc. | Open load diagnostics for loads that are PWM controlled |
| KR102471752B1 (ko) | 2017-09-21 | 2022-11-29 | 삼성전자주식회사 | 연산 증폭 회로, 그것을 포함하는 데이터 구동 회로, 및 그것들의 동작 방법 |
| US11255920B2 (en) * | 2020-02-10 | 2022-02-22 | Texas Instruments Incorporated | Open load detection circuits |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE448333B (sv) * | 1982-02-18 | 1987-02-09 | Ericsson Telefon Ab L M | Elektronisk sekring ingaende i ett distributionssystem for likstrom |
| FR2642176B1 (fr) * | 1989-01-20 | 1991-05-03 | Sgs Thomson Microelectronics | Dispositif et procede de detection du passage d'un courant dans un transistor mos |
| JP3068146B2 (ja) * | 1990-01-08 | 2000-07-24 | 日本電気株式会社 | 半導体集積回路 |
| US5079456A (en) * | 1990-11-05 | 1992-01-07 | Motorola, Inc. | Current monitoring and/or regulation for sense FET's |
| DE4122653C2 (de) * | 1991-07-09 | 1996-04-11 | Daimler Benz Ag | Steuerbare Halbleiterschalteinrichtung mit integrierter Strombegrenzung und Übertemperaturabschaltung |
| US5220207A (en) * | 1991-09-03 | 1993-06-15 | Allegro Microsystems, Inc. | Load current monitor for MOS driver |
| US5272392A (en) * | 1992-12-04 | 1993-12-21 | North American Philips Corporation | Current limited power semiconductor device |
-
1992
- 1992-10-21 FR FR9212903A patent/FR2697115B1/fr not_active Expired - Fee Related
-
1993
- 1993-10-18 EP EP93420408A patent/EP0594517B1/fr not_active Expired - Lifetime
- 1993-10-18 DE DE69323151T patent/DE69323151T2/de not_active Expired - Fee Related
- 1993-10-19 US US08/138,849 patent/US5438286A/en not_active Expired - Lifetime
- 1993-10-21 JP JP5285580A patent/JPH06224723A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0594517B1 (fr) | 1999-01-20 |
| EP0594517A1 (fr) | 1994-04-27 |
| DE69323151D1 (de) | 1999-03-04 |
| FR2697115A1 (fr) | 1994-04-22 |
| FR2697115B1 (fr) | 1995-01-06 |
| DE69323151T2 (de) | 1999-06-24 |
| US5438286A (en) | 1995-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06224723A (ja) | 開放負荷検出回路 | |
| US6246555B1 (en) | Transient current and voltage protection of a voltage regulator | |
| US7602206B2 (en) | Method of forming a transistor diagnostic circuit | |
| US5325258A (en) | Power transistor driver circuit with current sensing and current overprotection and method for protecting power transistor from overcurrent | |
| US6225797B1 (en) | Circuit for limiting inrush current through a transistor | |
| US9000811B2 (en) | Driver circuit with controlled gate discharge current | |
| US6570367B2 (en) | Voltage generator with standby operating mode | |
| US20090128106A1 (en) | Power supply controller and semiconductor device | |
| US7576526B2 (en) | Overcurrent detection circuit | |
| US4874967A (en) | Low power voltage clamp circuit | |
| US6369556B2 (en) | Power supply control device and method | |
| US6940320B2 (en) | Power control system startup method and circuit | |
| JPH0954620A (ja) | 電源監視回路 | |
| US8390265B2 (en) | Circuit for generating reference voltage of semiconductor memory apparatus | |
| US5825234A (en) | Switch-control integrated circuit | |
| US7359171B2 (en) | Current limiting circuit and output circuit including the same | |
| US20080278124A1 (en) | Method and circuit for generating output voltages from input voltage | |
| JP2004364280A (ja) | 線形および飽和領域で動作可能なパワーｍｏｓｆｅｔ用電流センス | |
| US5572465A (en) | Power supply configured sensing scheme for flash EEPROM | |
| US20090219083A1 (en) | Electric circuit device | |
| US7233473B2 (en) | Protection circuit and method for floating power transfer device | |
| JPH056682A (ja) | 書き込まれているセルの書き込まれていないセルに対するしきい値のジヤンプから独立した動作フイールドを有するｅｐｒｏｍメモリセルのための読み出し装置 | |
| JPS5994925A (ja) | 電気制御装置用の集積化パワ−オン・リセツト回路 | |
| US20230085390A1 (en) | Electronic circuitry, electronic system, and driving method | |
| JP2927847B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |