JPH06224192A - Manufacture of semiconductor device - Google Patents
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- JPH06224192A JPH06224192A JP5010597A JP1059793A JPH06224192A JP H06224192 A JPH06224192 A JP H06224192A JP 5010597 A JP5010597 A JP 5010597A JP 1059793 A JP1059793 A JP 1059793A JP H06224192 A JPH06224192 A JP H06224192A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ポリシリコンから形成
される電極配線及び抵抗素子を有する半導体装置及びそ
の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an electrode wiring and a resistance element formed of polysilicon and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体装置への高速化・高密度化
の要求は益々高くなっている。これを満足するため、長
く複雑な製造工程とこれに伴う歩留まりの低下が避けら
れず、製造コストを押し上げている。ＳＲＡＭ（Static
Random Access Memory ）においても例外では無く、特
に高速化の要求は強く、ゲ−ト電極の低抵抗化は重要な
課題となっている。一般に、ＳＲＡＭとしてＭＯＳＦＥ
Ｔ４個と高抵抗の素子２個で構成する高抵抗負荷方式の
ものが用いられる。このため、高抵抗素子として使用さ
れるポリシリコン層と、低抵抗が要求されるゲ−ト電極
配線層の材料として使用される高濃度に不純物を含むポ
リシリコン層とが存在する。いずれもポリシリコンから
形成されており、高抵抗素子と低抵抗のゲ−ト電極配線
とを形成するには複雑な製造工程を必要とする。2. Description of the Related Art In recent years, there has been an increasing demand for higher speed and higher density semiconductor devices. In order to satisfy this, a long and complicated manufacturing process and the accompanying reduction in yield are unavoidable, which increases the manufacturing cost. SRAM (Static
Random Access Memory) is no exception, and there is a strong demand for higher speed, and lowering the resistance of the gate electrode is an important issue. Generally, SRAM is used as SRAM.
A high resistance load type, which is composed of four Ts and two high resistance elements, is used. Therefore, there are a polysilicon layer used as a high-resistance element and a polysilicon layer containing impurities at a high concentration used as a material for a gate electrode wiring layer that requires low resistance. Both are made of polysilicon, and a complicated manufacturing process is required to form a high resistance element and a low resistance gate electrode wiring.
【０００３】高抵抗素子と低抵抗なゲ−ト電極配線層と
を形成する方法の一つとして、特公平４−１５６１７に
開示されている。以下、図２を用いて説明する。半導体
基板２０１上に素子分離用酸化膜２０２及びゲ−ト酸化
膜２０３を形成後、全面にノンド−プトポリシリコン層
２０４を形成する。ノンド−プトポリシリコン層２０４
の高抵抗素子形成予定領域にレジストパタ−ン２０５を
形成した後、ノンド−プトポリシリコン層２０４に不純
物、例えばリンをド−ピングする（図２（ａ））。それ
により低抵抗なド−プトポリシリコン層２０４ａが形成
され、ゲ−ト電極配線層及び高抵抗素子との形成予定領
域にレジストパタ−ン２０６を選択的に形成する（図２
（ｂ））。次に、ド−プトポリシリコンに最適なエッチ
ング条件により、ゲ−ト電極配線層となるド−プトポリ
シリコン層２０４ａと高抵抗素子となるノンド−プトポ
リシリコン層２０４をエッチング加工する（図２
（ｃ））。A method for forming a high resistance element and a low resistance gate electrode wiring layer is disclosed in Japanese Patent Publication No. 4-15617. This will be described below with reference to FIG. After the element isolation oxide film 202 and the gate oxide film 203 are formed on the semiconductor substrate 201, a non-doped polysilicon layer 204 is formed on the entire surface. Non-doped polysilicon layer 204
After forming a resist pattern 205 in the high resistance element formation planned region, an impurity such as phosphorus is doped into the non-doped polysilicon layer 204 (FIG. 2A). As a result, the low-resistance doped polysilicon layer 204a is formed, and the resist pattern 206 is selectively formed in the region where the gate electrode wiring layer and the high-resistance element are to be formed (FIG. 2).
(B)). Next, under the optimum etching conditions for the doped polysilicon, the doped polysilicon layer 204a to be the gate electrode wiring layer and the non-doped polysilicon layer 204 to be the high resistance element are etched (FIG. 2).
(C)).
【０００４】この様な方法によると、更に高速化・高密
度化を進めるうえで以下の問題がある。高速化を図るに
はゲ−ト電極配線の低抵抗化する方法があるが、 （１）．その方法の一であるゲ−ト電極配線用のド−プ
トポリシリコン層２０４ａの膜厚を上げることは、ノン
ド−プトポリシリコン層２０４の膜厚を上げることとな
り高抵抗素子の抵抗を下げる結果となるため難しいこ
と。 （２）．ゲ−ト電極配線層に高融点金属を利用するに
は、上記方法であるとゲ−ト電極配線材料と抵抗素子材
料とは同じものが使用される為、高融点金属の利用は不
可能であること。According to such a method, there are the following problems in further increasing the speed and density. There is a method of lowering the resistance of the gate electrode wiring in order to increase the speed, but (1). Increasing the film thickness of the doped polysilicon layer 204a for the gate electrode wiring, which is one of the methods, increases the film thickness of the non-doped polysilicon layer 204, and lowers the resistance of the high resistance element. It is difficult because (2). In order to use the high melting point metal for the gate electrode wiring layer, the above method uses the same material for the gate electrode wiring material and the resistance element material. To be.
【０００５】また高密度化に関しては、高抵抗素子の形
成におけるレジストパタ−ン２０４とレジストパタ−ン
２０５の合わせずれｘ（図２（ｂ））を考慮しなければ
ならず、通常０．５μｍを必要とする。前記合わせずれ
ｘは、ゲ−ト電極配線層と高抵抗素子間距離ｙ（図２
（ｂ））に含まれ、高密度化の妨げとなっている。Further, in order to increase the density, it is necessary to consider the misalignment x (FIG. 2B) between the resist pattern 204 and the resist pattern 205 in the formation of the high resistance element, and usually 0.5 μm is required. And The misalignment x is a distance y between the gate electrode wiring layer and the high resistance element (see FIG.
It is contained in (b)) and hinders high density.
【０００６】更に、図２（ｃ）に示されるようなエッチ
ング残渣２０４ｂが問題となる。エッチング加工はド−
プトポリシリコン層２０４ａに適したエッチング条件で
行われるため、ド−プトポリシリコンよりエッチングレ
−トの遅いノンド−プトポリシリコン層２０４がエッチ
ング残渣２０４ｂとして残る。このエッチング残渣２０
４ｂは図２（ｃ）以降の工程において、基板から容易に
脱離して歩留り低下に繋がるダストの原因となることは
周知の事実である。Further, the etching residue 204b as shown in FIG. 2C poses a problem. The etching process is
Since the etching is performed under the etching conditions suitable for the doped polysilicon layer 204a, the non-doped polysilicon layer 204 having a slower etching rate than the doped polysilicon remains as an etching residue 204b. This etching residue 20
It is a well-known fact that 4b easily becomes detached from the substrate in the steps after FIG. 2 (c) and causes dust that reduces the yield.
【０００７】上記方法の欠点を解決する方法として、図
３に示す方法がある。まず、半導体基板２０１上に素子
分離用酸化膜２０２及びゲ−ト酸化膜２０３を形成後、
全面にド−プトポリシリコン層２０４ａ及び高融点金属
（例えば、Ｗ）を用いたシリサイド層２０７を形成す
る。ゲ−ト電極配線形成予定領域にレジストパタ−ン２
０８を形成する（図３（ａ））。次に、エッチングを施
し、ド−プトポリシリコン層２０４ａ及びシリサイド層
２０７からなるゲ−ト電極配線を形成する。ソ−ス・ド
レイン用の不純物導入工程や熱工程を行った後、絶縁膜
２０９を形成する（図３（ｂ））。絶縁膜２０９上に高
抵抗素子となるノンド−プトポリシリコン層２０４を形
成する（図３（ｃ））。As a method for solving the drawbacks of the above method, there is a method shown in FIG. First, after forming the element isolation oxide film 202 and the gate oxide film 203 on the semiconductor substrate 201,
A doped polysilicon layer 204a and a silicide layer 207 using a refractory metal (for example, W) are formed on the entire surface. A resist pattern 2 is formed in the area for forming the gate electrode wiring.
No. 08 is formed (FIG. 3A). Next, etching is performed to form a gate electrode wiring composed of the doped polysilicon layer 204a and the silicide layer 207. An insulating film 209 is formed after performing a source / drain impurity introduction step and a heating step (FIG. 3B). A non-doped polysilicon layer 204 to be a high resistance element is formed on the insulating film 209 (FIG. 3C).
【０００８】この方法であると、ゲ−ト電極配線層と高
抵抗素子とに用いられるポリシリコンは別個に形成する
為、高融点金属の利用が可能となりゲ−ト電極配線の低
抵抗化は容易である。また、ゲ−ト電極配線と高抵抗素
子とは各々最適なエッチング条件で加工されるため、エ
ッチングレ−トの相違に起因したエッチング残渣の発生
は無い。According to this method, since the gate electrode wiring layer and the polysilicon used for the high resistance element are separately formed, a refractory metal can be used and the resistance of the gate electrode wiring can be reduced. It's easy. Further, since the gate electrode wiring and the high resistance element are processed under optimum etching conditions, no etching residue is generated due to the difference in etching rate.
【０００９】しかしながら、図２に示す方法と比べ製造
工程が複雑となり、製造コストが増加する。また、周知
のように高融点金属の特徴である熱での不安定性から、
高融点金属形成後の熱工程を極力小さくする必要がある
が、絶縁膜２０９の形成工程、ノンド−プトポリシリコ
ン２０４の積層工程等の熱を伴う工程があり、高融点金
属が脱離する可能性がある。However, as compared with the method shown in FIG. 2, the manufacturing process is complicated and the manufacturing cost is increased. Also, as is well known, from the instability under heat that is a characteristic of refractory metals,
Although it is necessary to minimize the heat process after forming the refractory metal, there are processes involving heat such as the step of forming the insulating film 209 and the step of laminating the non-doped polysilicon 204, and the refractory metal can be desorbed. There is a nature.
【００１０】更に、高抵抗素子２０４のエッチング加工
には最適化されたポリシリコンエッチング条件で行われ
るが、下地である絶縁膜２０９の表面の凹凸形状を原因
とするエッチング加工寸法のバラツキ及びノンド−プト
ポリシリコン層２０４の膜厚のバラツキにより、抵抗値
のコントロ−ルが難しい。絶縁膜２０９の表面形状の凹
凸は高温の熱処理により解消できるが、高融点金属が脱
離する原因になる他、ＭＯＳトランジスタの不純物拡散
による性能低下をもたらす為、絶縁膜２０９の表面の凹
凸形状は充分解消することは困難である。Further, the etching process of the high resistance element 204 is performed under the optimized polysilicon etching conditions. However, variations in the etching process dimension due to the uneven shape of the surface of the underlying insulating film 209 and non-defects. It is difficult to control the resistance value due to the variation in the film thickness of the polysilicon layer 204. Although the unevenness of the surface shape of the insulating film 209 can be eliminated by high-temperature heat treatment, the unevenness of the surface of the insulating film 209 is caused because the refractory metal is desorbed and the performance of the MOS transistor is deteriorated due to impurity diffusion. It is difficult to eliminate it sufficiently.
【００１１】加えて、その後の金属配線工程において、
配線は下地段差に弱く段差形状を充分に滑らかにするこ
とが望まれるが、高融点金属の脱離を防止のため高温熱
処理による平坦化は不可能である。そのため、金属配線
工程前に形成されるパッシベ−ション膜を厚膜化するこ
ともできるが、パッシベ−ション膜形成工程後のコンタ
クト形成工程においてコンタクト加工を困難にすると共
に、コンタクト部での段差が大きく金属配線の段線に繋
がることになる。従って、いずれにしても、高温熱処理
が不可能なことは、金属配線の長期信頼性を低下させる
要因になる。In addition, in the subsequent metal wiring process,
The wiring is weak to the underlying step and it is desired to make the step shape sufficiently smooth, but planarization by high temperature heat treatment is impossible in order to prevent detachment of the refractory metal. Therefore, although the passivation film formed before the metal wiring process can be thickened, contact processing becomes difficult in the contact forming process after the passivation film forming process, and a step at the contact portion is formed. It will be largely connected to the step line of the metal wiring. Therefore, in any case, the impossibility of high-temperature heat treatment causes a decrease in long-term reliability of the metal wiring.
【００１２】[0012]
【発明が解決しようとする課題】上述に示すように、い
ずれの方法を用いても高速化・高密度化は困難である。
仮に、高融点金属を用いて電極配線の低抵抗化をするこ
とで高速化を図ったとしても、計り知れない製造コスト
の増加と設計の困難さ、更に歩留りの低下と信頼性の低
下を伴っている。As described above, it is difficult to achieve high speed and high density regardless of which method is used.
Even if the high-melting-point metal is used to reduce the resistance of the electrode wiring to achieve higher speed, the immeasurable increase in manufacturing cost, design difficulty, lower yield and lower reliability are involved. ing.
【００１３】それ故に、本発明の目的は、ポリシリコン
からなる電極配線層及び高抵抗素子とを有する半導体装
置を形成する際に、ポリシリコンのエッチング残渣を防
止すること及び電極配線層に高融点金属を容易に利用す
ることを可能にする半導体装置の製造方法を提供するこ
とである。Therefore, an object of the present invention is to prevent etching residues of polysilicon and to form a high melting point in the electrode wiring layer when forming a semiconductor device having an electrode wiring layer made of polysilicon and a high resistance element. It is an object of the present invention to provide a method for manufacturing a semiconductor device that enables easy use of metal.
【００１４】[0014]
【課題を解決するための手段】本発明にかかる半導体装
置は、第一導電型の半導体基板の表面に絶縁膜を介して
設けられたポリシリコン層からなる抵抗素子と、前記絶
縁膜を介して設けられ少なくとも前記ポリシリコン層を
含む電極配線層とを有し、前記抵抗素子及び前記電極配
線層とを形成する前記ポリシリコン層は同一の工程で形
成される。According to another aspect of the present invention, there is provided a semiconductor device including a resistance element formed of a polysilicon layer provided on a surface of a semiconductor substrate of a first conductivity type via an insulating film and the insulating film. The polysilicon layer which is provided and has at least the electrode wiring layer including the polysilicon layer, and which forms the resistance element and the electrode wiring layer is formed in the same step.
【００１５】半導体基板上に絶縁膜を介してポリシリコ
ン層を形成する工程と、前記ポリシリコン層上にド−ピ
ング防止膜を形成する工程と、前記ド−ピング防止膜を
マスクとし前記ポリシリコン層に不純物をド−ピングす
る工程と、前記不純物がド−ピングされたポリシリコン
層をエッチング加工することにより、電極配線層を形成
すると同時に前記ド−ピング防止膜をマスクに自己整合
的に抵抗素子を形成する工程とを具備する半導体装置の
製造方法である。A step of forming a polysilicon layer on a semiconductor substrate with an insulating film interposed therebetween, a step of forming a doping prevention film on the polysilicon layer, and the polysilicon using the doping prevention film as a mask. A step of doping impurities into the layer and an etching process of the polysilicon layer doped with the impurities to form an electrode wiring layer and at the same time perform self-alignment with the doping prevention film as a mask. And a step of forming an element.
【００１６】また、前記不純物がド−ピングされたポリ
シリコン層上に高融点シリサイド層を形成後、前記高融
点シリサイド層及び前記不純物がド−ピングされたポリ
シリコン層をエッチング加工をすることにより、ポリサ
イドからなる電極配線層を形成すると同時に前記ド−ピ
ング防止膜をマスクに自己整合的に前記ポリシリコン層
からなる抵抗素子とを形成する。By forming a refractory silicide layer on the impurity-doped polysilicon layer and then etching the refractory silicide layer and the impurity-doped polysilicon layer. At the same time as forming an electrode wiring layer made of polycide, a resistance element made of the polysilicon layer is formed in a self-aligned manner using the doping prevention film as a mask.
【００１７】[0017]
【作用】本発明にかかる半導体装置の製造方法によれ
ば、前記抵抗素子は前記ド−ピング防止膜を用いて自己
整合的にエッチングされるため、前記抵抗素子の側壁部
分にエッチング残渣は発生しない。また、抵抗素子を自
己整合的に形成することにより、前記電極配線層と前記
抵抗素子間距離は必要最小限とすることが可能である。
更に、下地段差の平坦化を図る必要がないため、高融点
金属の剥がれの原因となる高温の熱工程を極力回避する
ことができ、前記電極配線層のポリサイド化が容易とな
る。According to the method of manufacturing a semiconductor device of the present invention, since the resistance element is etched in a self-aligned manner using the doping prevention film, no etching residue is generated on the side wall portion of the resistance element. . Further, by forming the resistance element in a self-aligning manner, it is possible to minimize the distance between the electrode wiring layer and the resistance element.
Furthermore, since it is not necessary to flatten the underlying step, it is possible to avoid the high temperature heating process that causes the peeling of the refractory metal as much as possible, and it becomes easy to make the electrode wiring layer polycide.
【００１８】[0018]
【実施例】以下、本発明の一実施例を図１より説明す
る。図１は、ポリシリコンを用いて形成される電極配線
層及び抵抗素子を有する半導体装置、例えばＳＲＡＭの
製造方法を示した図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a diagram showing a method of manufacturing a semiconductor device having an electrode wiring layer formed of polysilicon and a resistance element, for example, an SRAM.
【００１９】Ｐ型の半導体基板１０１にＬＯＣＯＳ法に
より６００ｎｍの素子分離用酸化膜１０２を形成し、半
導体基板１０１上に熱酸化法によりゲ−ト酸化膜１０３
を形成する。次に、半導体基板１０１表面をＬＰＣＶＤ
法によりノンド−プトポリシリコン層１０４により被覆
する。その後、ノンド−プトポリシリコン層１０４上に
ＣＶＤ法によってＳｉＯ2 膜２００ｎｍ堆積し、リソグ
ラフィ−技術とエッチング加工技術により、抵抗素子形
成予定領域のみにド−ピング防止膜となるＳｉＯ2 膜１
０５を形成する。該ＳｉＯ2 膜１０５をマスクにノンド
−プトポリシリコン層１０４にリンをイオン注入する。
但し、ド−ピング防止膜として、シリコン窒化膜を用い
ても構わない（図１（ａ））。A 600 nm element isolation oxide film 102 is formed on a P-type semiconductor substrate 101 by the LOCOS method, and a gate oxide film 103 is formed on the semiconductor substrate 101 by the thermal oxidation method.
To form. Next, the surface of the semiconductor substrate 101 is subjected to LPCVD.
The non-doped polysilicon layer 104 is covered by the method. Thereafter, throat - hept SiO 2 film was 200nm is deposited a polysilicon layer 104 CVD method on lithography - the technology and etching technology, the resistance element forming region only de - SiO 2 film 1 serving as a ping preventing film
Form 05. Phosphorus is ion-implanted into the non-doped polysilicon layer 104 using the SiO 2 film 105 as a mask.
However, a silicon nitride film may be used as the doping prevention film (FIG. 1A).
【００２０】次に、前記リンが添加され形成されたド−
プトポリシリコン層１０６及びＳｉＯ2 膜１０５上にシ
リサイド層、例えばＷＳｉ膜１０７を３００ｎｍ形成す
る。ここで、シリサイド層を形成する際に用いる高融点
金属として、ＭｏＳｉ，ＴｉＳｉ等を用いても構わな
い。続いて、ＷＳｉ膜１０７上にゲ−ト電極配線層形成
予定領域にレジストパタ−ン１０８を形成する（図１
（ｂ））。Next, the phosphorus-containing dopant formed
A silicide layer, for example, a WSi film 107 having a thickness of 300 nm is formed on the put polysilicon layer 106 and the SiO 2 film 105. Here, MoSi, TiSi, or the like may be used as the refractory metal used when forming the silicide layer. Then, a resist pattern 108 is formed on the WSi film 107 in the area where the gate electrode wiring layer is to be formed (FIG. 1).
(B)).
【００２１】レジストパタ−ン１０８をマスクにＷＳｉ
膜１０７をエッチング除去し、その後レジストパタ−ン
１０８及びＳｉＯ2 膜１０５とをマスクにド−プトポリ
シリコン層１０６をエッチング加工する。それにより、
ド−プトポリシリコン層１０６とＷＳｉ膜１０７からな
るポリサイド構造のゲ−ト電極配線層が形成されると同
時に、ノンド−プトポリシリコン層１０４からなる抵抗
素子とが形成される。ここで、抵抗素子はＳｉＯ2 膜１
０５を用いて自己整合的に形成される（図１（ｃ））。Using the resist pattern 108 as a mask, WSi
The film 107 is removed by etching, and then the doped polysilicon layer 106 is etched by using the resist pattern 108 and the SiO 2 film 105 as a mask. Thereby,
A gate electrode wiring layer having a polycide structure composed of the doped polysilicon layer 106 and the WSi film 107 is formed, and at the same time, a resistance element composed of the non-doped polysilicon layer 104 is formed. Here, the resistance element is the SiO 2 film 1
It is formed in a self-aligned manner using No. 05 (FIG. 1 (c)).
【００２２】以下の工程として、いずれも周知の技術を
もって、Ａｌ配線及びパッシベ−ション膜形成工程等を
経て半導体装置が製造される。その際に抵抗素子を形成
するに用いたＳｉＯ2 膜１０５は、Ａｌ配線における下
地段差低減のため図１（ｃ）以降の工程で取り除いて良
い。As the following steps, a semiconductor device is manufactured by a well-known technique through an Al wiring and passivation film forming step and the like. At that time, the SiO 2 film 105 used for forming the resistance element may be removed in the step after FIG.
【００２３】上記製造方法によると、ＳｉＯ2 膜１０５
は、ノンド−プトポリシリコン層１０４にリンをイオン
注入する際（図１（ａ））と、抵抗素子を形成する際の
エッチングの際（図１（ｃ））とにマスクとして用いら
れる。抵抗素子を形成するには２度のマスクが必要であ
るが、ＳｉＯ2 膜１０５を用いることによりマスク同士
の合わせずれを考慮する必要がなく大密度化・大容量化
が可能である。また、ゲ−ト電極配線層及び抵抗素子と
を同時に形成する際に、ド−プトポリシリコン層１０６
のみをエッチングするため、エッチングレ−トの違いに
起因したエッチング残渣の発生がない。According to the above manufacturing method, the SiO 2 film 105 is formed.
Is used as a mask when phosphorus is ion-implanted into the non-doped polysilicon layer 104 (FIG. 1A) and during etching when forming a resistance element (FIG. 1C). Although a mask needs to be provided twice to form the resistance element, by using the SiO 2 film 105, it is possible to increase the density and the capacity without considering the misalignment between the masks. Further, when the gate electrode wiring layer and the resistance element are simultaneously formed, the doped polysilicon layer 106 is formed.
Since only the etching is performed, no etching residue is generated due to the difference in etching rate.
【００２４】更に、抵抗素子となるノンド−プトポリシ
リコン層１０４の下地段差は、素子分離用酸化膜１０２
しか無く、ノンド−プトポリシリコン層１０４の膜厚は
均一であり、上記膜厚のバラツキに起因したエッチング
残渣の発生は無く、歩留り向上に繋がる。Further, the underlying step of the non-doped polysilicon layer 104 which becomes the resistance element is the oxide film 102 for element isolation.
However, the film thickness of the non-doped polysilicon layer 104 is uniform, no etching residue is generated due to the variation in the film thickness, and the yield is improved.
【００２５】加えて、Ａｌ配線工程等を施す場合にも、
Ａｌ配線下地となるゲ−ト電極配線層及び抵抗素子上に
形成される絶縁膜の段差も低減されることから、コンタ
クト開穴を容易とすると同時に、配線段線不良は勿論、
配線の長期信頼性が向上される。その上、前記絶縁膜の
段差の低減により、高融点金属の剥がれの原因となるＷ
Ｓｉ膜１０７形成後の高温の熱処理を必要とせず、ゲ−
ト電極配線層のポリサイド化が容易であり高速化を図る
ことができる。In addition, when performing an Al wiring process, etc.,
Since the step difference between the gate electrode wiring layer serving as the base of the Al wiring and the insulating film formed on the resistance element is also reduced, it is easy to open the contact hole and, at the same time, not only the wiring line defect is caused.
The long-term reliability of wiring is improved. In addition, the reduction in the step of the insulating film causes the peeling of the refractory metal, W.
The high temperature heat treatment after the formation of the Si film 107 is not required,
The gate electrode wiring layer can be easily polycide, and the speed can be increased.
【００２６】尚、ゲ−ト電極配線層をド−プトポリシリ
コン層１０６とＷＳｉ膜１０７からなるポリサイド構造
とせず、ド−プトポリシリコン層１０６のみとすること
もできる。また、抵抗素子として働くノンド−プトポリ
シリコン層１０４の抵抗値をコントロ−ルの為ド−ピン
グが必要な場合、ＳｉＯ2 膜１０５に予め不純物を含ん
だものを用い、固層拡散法を用いて選択的にノンド−プ
トポリシリコン層１０４にド−ピングしても良く、工程
簡略化を図ることができる。また、ノンド−プトポリシ
リコン層１０４へのド−ピングには、ＳｉＯ2 膜１０５
を用いるため、イオン注入法の他、周知のリン拡散法及
び固相拡散法等が使用できることから、工程の自由度が
増し、限られた設備でも製造可能となり、製造コスト削
減に繋がる。The gate electrode wiring layer may not be the polycide structure composed of the doped polysilicon layer 106 and the WSi film 107, but may be the doped polysilicon layer 106 only. When the resistance value of the non-doped polysilicon layer 104 which functions as a resistance element needs to be controlled for control, a SiO 2 film 105 containing impurities in advance is used and a solid layer diffusion method is used. Alternatively, the non-doped polysilicon layer 104 may be selectively doped to simplify the process. In addition, the SiO 2 film 105 is used for doping the non-doped polysilicon layer 104.
In addition to the ion implantation method, the well-known phosphorus diffusion method, solid phase diffusion method, and the like can be used, so that the degree of freedom in the process is increased, and manufacturing can be performed with limited equipment, leading to a reduction in manufacturing cost.
【００２７】[0027]
【発明の効果】本発明によれば、ポリシリコンからなる
抵抗素子と電極配線層とを同時に形成する際にも、電極
配線層のポリサイド化が容易であると共に、抵抗素子の
側壁にポリシリコンのエッチング残渣を発生することが
ない。電極配線層のポリサイド化により高速化を図るこ
とができる。また、抵抗素子を自己整合的に形成するた
め、抵抗素子と電極配線層間との距離を最小限とするこ
とが可能であるため、高密度化・大容量化を図ることが
できる。According to the present invention, even when the resistance element made of polysilicon and the electrode wiring layer are simultaneously formed, the electrode wiring layer can be easily polycide and the sidewall of the resistance element can be made of polysilicon. No etching residue is generated. The polycide of the electrode wiring layer can increase the speed. Further, since the resistance element is formed in a self-aligned manner, the distance between the resistance element and the electrode wiring layer can be minimized, so that high density and large capacity can be achieved.
【図１】本発明の一実施例の半導体装置の製造方法を示
す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】従来技術によるＳＲＡＭ一実施例の製造方法を
示す断面図である。FIG. 2 is a cross-sectional view showing the manufacturing method of the SRAM according to the embodiment of the prior art.
【図３】従来技術によるＳＲＡＭの他の実施例の製造方
法を示す断面図である。FIG. 3 is a cross-sectional view showing a method of manufacturing an SRAM according to another embodiment of the prior art.
１０１…半導体基板、１０２…素子分離用酸化膜 １０３…ゲ−ト酸化膜、１０４…ノンド−プトポリシリ
コン層 １０５…ＳｉＯ2 膜、１０６…ド−プトポリシリコン層 １０７…ＷＳｉ膜、１０８…レジストパタ−ン101 ... Semiconductor substrate, 102 ... Element isolation oxide film 103 ... Gate oxide film, 104 ... Non-doped polysilicon layer 105 ... SiO 2 film, 106 ... Dop polysilicon layer 107 ... WSi film, 108 ... Resist pattern -
Claims (3)
れ、ポリシリコンからなる抵抗素子及び電極配線層とを
有する半導体装置を形成する際に、 前記半導体基板上に前記絶縁膜を介してノンド−プトポ
リシリコン層を形成する工程と、 前記ノンド−プトポリシリコン層上に前記抵抗素子の形
状に対応するド−ピング防止膜を形成する工程と、 前記ド−ピング防止膜をマスクとして用い、前記ノンド
−プトポリシリコン層に不純物を添加してド−プトポリ
シリコン層を形成する工程と、 前記ド−プトポリシリコン層上にレジストパタ−ンを形
成する工程と、 前記レジストパタ−ン及び前記ド−ピン防止膜をマスク
に、前記ド−プトポリシリコン層をエッチングし、前記
ノンド−プトポリシリコン層からなる前記抵抗素子と前
記ド−プトポリシリコン層からなる電極配線層とを同時
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。1. When forming a semiconductor device having a resistance element and an electrode wiring layer made of polysilicon provided on a semiconductor substrate via an insulating film, a non-doped semiconductor device is formed on the semiconductor substrate via the insulating film. A step of forming a doped polysilicon layer, a step of forming a doping prevention film corresponding to the shape of the resistance element on the non-doped polysilicon layer, and using the doping prevention film as a mask, A step of adding impurities to the non-doped polysilicon layer to form a doped polysilicon layer; a step of forming a resist pattern on the doped polysilicon layer; the resist pattern and the resist pattern; -Using the pin prevention film as a mask, the doped polysilicon layer is etched to form the non-doped polysilicon layer and the resistive element and the doped polysilicon layer. The method of manufacturing a semiconductor device characterized by comprising the step of forming a composed of Con layer electrode wiring layer at the same time.
れ、ポリシリコンからなる抵抗素子及び電極配線層とを
有する半導体装置を形成する際に、 前記半導体基板上に前記絶縁膜を介してノンド−プトポ
リシリコン層を形成する工程と、 前記ノンド−プトポリシリコン層上に前記抵抗素子の形
状に対応するド−ピング防止膜を形成する工程と、 前記ド−ピング防止膜をマスクとして用い、前記ノンド
−プトポリシリコン層に不純物を添加してド−プトポリ
シリコン層を形成する工程と、 前記ド−プトポリシリコン層及び前記ド−ピング防止膜
上にシリサイド層を形成する工程と、 前記シリサイド層上にレジストパタ−ンを形成する工程
と、 前記レジストパタ−ン及び前記ド−ピン防止膜をマスク
として用い、前記シリサイド層及び前記ド−プトポリシ
リコン層をエッチングし、前記シリサイド層及び前記ノ
ンド−プトポリシリコン層からなる前記抵抗素子と前記
ド−プトポリシリコン層からなる電極配線層とを同時に
形成する工程とを具備することを特徴とする半導体装置
の製造方法。2. When forming a semiconductor device having a resistance element and an electrode wiring layer made of polysilicon provided on a semiconductor substrate via an insulating film, a non-doped semiconductor device is formed on the semiconductor substrate via the insulating film. A step of forming a doped polysilicon layer, a step of forming a doping prevention film corresponding to the shape of the resistance element on the non-doped polysilicon layer, and using the doping prevention film as a mask, Forming a doped polysilicon layer by adding impurities to the non-doped polysilicon layer; forming a silicide layer on the doped polysilicon layer and the anti-doping film; Forming a resist pattern on the silicide layer; and using the resist pattern and the de-pinning prevention film as a mask, the silicide layer and the doping pattern. A step of etching the top polysilicon layer to simultaneously form the resistance element formed of the silicide layer and the non-doped polysilicon layer and the electrode wiring layer formed of the doped polysilicon layer. And a method for manufacturing a semiconductor device.
膜が、シリコン酸化膜またはシリコン窒化膜であること
を特徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device, wherein the doping prevention film according to claim 1 is a silicon oxide film or a silicon nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010597A JPH06224192A (en) | 1993-01-26 | 1993-01-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010597A JPH06224192A (en) | 1993-01-26 | 1993-01-26 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224192A true JPH06224192A (en) | 1994-08-12 |
Family
ID=11754657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5010597A Pending JPH06224192A (en) | 1993-01-26 | 1993-01-26 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224192A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716863A (en) * | 1995-06-01 | 1998-02-10 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having elements different in gate oxide thickness and resistive elements |
-
1993
- 1993-01-26 JP JP5010597A patent/JPH06224192A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716863A (en) * | 1995-06-01 | 1998-02-10 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having elements different in gate oxide thickness and resistive elements |
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