JPH06216381A - Device parameter extractor - Google Patents

Device parameter extractor

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JPH06216381A
JPH06216381A JP5005227A JP522793A JPH06216381A JP H06216381 A JPH06216381 A JP H06216381A JP 5005227 A JP5005227 A JP 5005227A JP 522793 A JP522793 A JP 522793A JP H06216381 A JPH06216381 A JP H06216381A
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gate
length
drain
pinch
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Kiyoshi Takeuchi
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Abstract

PURPOSE:To accurately extract the length of a pinchoff region of a parameter of a MISFET model for a circuit simulation. CONSTITUTION:Data of gate voltage VG dependence of a drain current ID regarding a plurality of MISFETs having different gate lengths L is measured or input, a value (VG-VTH) obtained by subtracting a threshold value VTH from the gate voltage VG and a drain voltage VD are fixed, a regression line R = aL+b for relating mutual resistance R = (VG-VTH)ID and the length L of a plurality of (VG-VTH) are introduced, and coordinates (R0, L0) for converging the plurality of the lines to one point are decided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、デバイス・パラメータ
の抽出装置に関し、特にMISFETのピンチオフ領域
長を抽出する機能を有するデバイス・パラメータ抽出装
置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device parameter extracting device, and more particularly to a device parameter extracting device having a function of extracting the pinch-off region length of MISFET.

【0002】[0002]

【従来の技術】回路シミュレーションを行うにあたって
は、回路シミュレータに組み込まれたデバイス・モデル
が実際のデバイス特性を再現するようにパラメータ抽出
を行う。通常のパラメータ抽出の方法を以下に説明す
る。MISFETのドレイン電流IDを与えるデバイス
・モデルは、パラメータの組(p1,…,pN)と3個の
印加電圧(ソース端子の電位を基準点にとれば、ドレイ
ン電圧VD,ゲート電圧V0,基板電圧VSUB)を含む次
のような一般式で表される。 ID=f(p1,…,pN;VD,VG,VSUB) (1)
2. Description of the Related Art In conducting circuit simulation, parameters are extracted so that a device model incorporated in a circuit simulator reproduces actual device characteristics. A normal parameter extraction method will be described below. The device model for giving the drain current I D of the MISFET is a set of parameters (p 1 , ..., P N ) and three applied voltages (drain voltage V D , gate voltage when the potential of the source terminal is taken as a reference point). It is represented by the following general formula including V 0 and substrate voltage V SUB ). I D = f (p 1 , ..., P N ; V D , V G , V SUB ) (1)

【0003】パラメータは、通常物理的意味を持つもの
であり、移動度,飽和速度,ゲート長,チャネル幅など
がある。このうちゲート長など直接測定できる素子寸法
は予め与えておき、抽出の対象とはしない。パラメータ
の数Nは、高精度のモデルでは数10個である。一方、
実測されたデバイスの特性が ID=g(VD,VG,VSUB) (2) で表されるとする。一般的なパラメータ抽出とは、上記
2式が着目する印加電圧範囲全体において、ほぼ一致す
るようにp1〜pNを選択することである。具体的には、
測定を行ったM個の印加電圧の組のうちi番目の印加電
圧での上記2式の値をそれぞれfi,giとおいたとき、
自乗誤差E=Σ(fi−gi2を最小とするようにパラ
メータp1〜pNを決定する。その導出においては、計算
機プログラムを利用した反復法が一般に用いられる。こ
れは、まず試行的なp1〜pNの初期値を与え、そこから
出発して反復的にp1〜pNを更新していき、その変化が
十分小さくなるまで繰り返すという方法である。
Parameters usually have physical meaning, and include mobility, saturation speed, gate length, and channel width. Of these, the device dimensions such as the gate length that can be directly measured are given in advance and are not subject to extraction. The number N of parameters is several tens in a high-precision model. on the other hand,
It is assumed that the measured device characteristics are represented by I D = g (V D , V G , V SUB ) (2). The general parameter extraction is to select p 1 to p N so that the above two equations substantially match in the entire applied voltage range of interest. In particular,
When the values of the above-mentioned two equations at the i-th applied voltage of the set of M applied voltages measured are respectively denoted by f i and g i ,
The parameters p 1 to p N are determined so that the squared error E = Σ (f i −g i ) 2 is minimized. In the derivation, an iterative method using a computer program is generally used. This is a method of first giving a trial initial value of p 1 to p N , starting from that, repeatedly updating p 1 to p N, and repeating until the change becomes sufficiently small.

【0004】上記のパラメータ抽出においては、単一素
子の特性から式(1)の素子寸法など一部を除くすべて
のパラメータを決定する。ところが、単純にこの方法を
適用すると、モデル中のパラメータは、もともと物理的
に意味を持っているにも関わらず、抽出された値が物理
的常識からかけ離れたものになることが多い。これは式
(1)で表されるモデルが完全には実際の特性と一致し
ないにも関わらず、式(1)と実測との微妙なずれをも
とに無理に多数のパラメータを決定しようとするためで
ある。この欠点を補完するため、しばしば物理的に重要
なパラメータは、上記方法を適用する前に別途測定し決
定される。一例を挙げれば、移動度μEFF(VG−VTH
関数である)は、ゲート長L,チャネル幅Wが比較的大
きな素子(パラメータ抽出対象の素子とは別のものでよ
い)について、微小なドレイン電圧VDを印加したとき
のドレイン電流IDを測定し、 ID=(W/L)μEFFOX(VG−VTH)VD (3) なる関係から計算することができる。ここで、COXは単
位面積あたりのゲート酸化膜の容量であり、別途測定可
能である。式(3)は、VD《VG−VTHのときのみ正確
に成立するが、この簡単な関係が成立する条件で測定を
行うことで他のパラメータとは独立に予めμEFFを決定
しておくことができる。他の例として、ゲート長Lと実
効チャネル長LEFFとのずれΔL=L−LEFF、及びソー
ス・ドレイン端子の寄生抵抗値REXを導出する方法が特
開昭54−26667号公報に記載されている。これ
は、ゲート長の異なる複数の素子について、ドレイン電
圧VDが微小なときのソース・ドレイン間抵抗値を測定
することにより、上記値を測定するものである。
In the above parameter extraction, all parameters except a part such as the element size of the equation (1) are determined from the characteristics of a single element. However, if this method is simply applied, the parameters in the model often have physical meanings, but the extracted values often deviate from physical common sense. This is because even though the model represented by equation (1) does not completely match the actual characteristics, it is attempted to forcefully determine a large number of parameters based on the subtle deviation between equation (1) and actual measurement. This is because To compensate for this drawback, often physically important parameters are measured and determined separately before applying the above method. As an example, the mobility μ EFF (which is a function of V G −V TH ) is calculated for an element having a relatively large gate length L and channel width W (which may be different from the element from which the parameter is extracted). the drain current I D upon application of a small drain voltage V D is measured, be calculated from I D = (W / L) μ EFF C OX (V G -V TH) V D (3) the relationship it can. Here, C ox is the capacitance of the gate oxide film per unit area and can be measured separately. Equation (3) is true only when V D << V G −V TH , but μ EFF is determined in advance independently of other parameters by performing measurement under the condition that this simple relationship holds. Can be kept. As another example, the deviation [Delta] L = L-L EFF of the gate length L and the effective channel length L EFF, and according to methods JP 54-26667 to derive the parasitic resistance R EX of the source-drain terminal Has been done. This is to measure the above-mentioned value by measuring the resistance value between the source and the drain when the drain voltage V D is very small for a plurality of elements having different gate lengths.

【0005】[0005]

【発明が解決しようとする課題】物理的に意味のあるパ
ラメータ群で記述されたMISFETのモデル式におい
て、反復法だけでは物理的に意味のあるパラメータを抽
出することは困難である。反復法に従来の個別のパラメ
ータ抽出法を組み合わせることで、この点は改善が可能
であるが、個別抽出ができないパラメータについては解
決されず、特にピンチオフ点の位置については、従来抽
出方法がなかった。
In the model equation of MISFET described by the physically meaningful parameter group, it is difficult to extract the physically meaningful parameter only by the iterative method. This point can be improved by combining the iterative method with the conventional individual parameter extraction method. However, there is no conventional extraction method for the position of the pinch-off point, especially for the parameters that cannot be individually extracted. .

【0006】さて、もしモデルが物理的に無意味なパラ
メータにより与えられていると、各種パラメータを変化
させた場合のモデル特性は、実際の素子のパラメータを
変化させた場合と食い違ってしまう。特に問題となるの
は、特性のゲート長依存性が食い違う点である。すなわ
ち、ゲート長がL1の素子を用いて抽出されたパラメー
タにおいて、L1を別の値L2に変更したときのモデル特
性は、ゲート長がL2である実際の素子特性と異なって
しまう。この現象は、ドレイン電圧VDが小さいバイア
ス領域(線形領域)の特性については前に述べたΔL,
EXを正しく求めておくことで大幅に改善することがで
きるが、ドレイン電圧VDが大きいバイアス範囲(飽和
領域)では、依然として食違いが大きい。その最大の要
因は、飽和領域でのドレイン電流に直接関与するピンチ
オフ点が正しく抽出できないことにある。
If the model is given by physically meaningless parameters, the model characteristics when various parameters are changed are different from those when the actual device parameters are changed. A particular problem is that the gate length dependence of the characteristics is inconsistent. That is, in the parameters extracted by using the element having the gate length L 1 , the model characteristics when L 1 is changed to another value L 2 are different from the actual element characteristics when the gate length is L 2. . This phenomenon is caused by the above-mentioned ΔL, which is the characteristic of the bias region (linear region) where the drain voltage V D is small.
Although it can be greatly improved by correctly obtaining R EX , the discrepancy is still large in the bias range (saturation region) where the drain voltage V D is large. The biggest reason is that the pinch-off point directly related to the drain current in the saturation region cannot be extracted correctly.

【0007】キャリアがソースからドレインに向かって
走るにつれて速度を増し、ついにその速度が飽和する点
をピンチオフ点と呼び、この点からドレインまでをピン
チオフ領域と称する。ピンチオフ領域では、キャリアは
強い電界に引かれてドレイン引き抜かれるため、MIS
FETの飽和電流を決定する実質的なチャネル長は、ソ
ースからピンチオフ点までの長さとなる。従って、飽和
ドレイン電流を正しく記述するには、この長さを正確に
知る必要がある。
The point at which the speed increases as the carriers run from the source to the drain and the speed finally saturates is called the pinch-off point, and from this point to the drain is called the pinch-off region. In the pinch-off region, carriers are attracted to a strong electric field and drain is extracted.
The substantial channel length that determines the FET saturation current is the length from the source to the pinch-off point. Therefore, to describe the saturated drain current correctly, it is necessary to know this length accurately.

【0008】従来のパラメータ抽出法では、ピンチオフ
点の位置が正しく記述できないため、特に飽和電流のゲ
ート長L依存性が正しく再現できなかった。すなわち、
いくつかのLの異なる素子を使用する場合は、全ての素
子について別々のパラメータ抽出を行う必要があった。
さらにゲート長のばらつきの影響を評価する場合、モデ
ル・パラメータのゲート長の値を想定されるばらつき分
だけ変化させて回路シミュレーションを行い、回路特性
の変化を調べるのであるが、このような評価が不正確に
なるという欠点があった。
In the conventional parameter extraction method, the position of the pinch-off point cannot be correctly described, so that the dependency of the saturation current on the gate length L cannot be accurately reproduced. That is,
If several L different elements were used, it was necessary to perform separate parameter extraction for all elements.
Furthermore, when evaluating the effect of variations in gate length, circuit simulation is performed by changing the gate length value of the model parameter by the expected variation, and changes in circuit characteristics are investigated. It had the drawback of being inaccurate.

【0009】本発明の目的は、回路シミュレーション用
MISFETモデルのパラメータであるピンチオフ領域
長を正確に抽出するデバイス・パラメータ抽出装置を提
供することにある。
An object of the present invention is to provide a device / parameter extraction device for accurately extracting the pinch-off region length which is a parameter of the MISFET model for circuit simulation.

【0010】[0010]

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るデバイス・パラメータ抽出装置は、ゲ
ート長Lの異なる複数のMISFETに関するドレイン
電流IDのゲート電圧VG依存性のデータを少なくとも1
個の印加ドレイン電圧VDについて測定又は入力する機
能と、ゲート電圧VGからしきい値電圧VTHを差し引い
た値VG−VTHとドレイン電圧VDとを固定して、複数の
G−VTHについて、相互抵抗R=(VG−VTH)/ID
とゲート長Lとを関係づける回帰直線R=aL+bを導
出する機能と、前記複数の直線が一点に収斂する座標R
0,L0)を決定する機能とを有するものである。
In order to achieve the above object, the device parameter extracting apparatus according to the present invention obtains the data of the gate voltage V G dependency of the drain current I D regarding a plurality of MISFETs having different gate lengths L. At least 1
Pieces a function of measured or inputted for applying the drain voltage V D of, by fixing the gate voltage V value obtained by subtracting the threshold voltage V TH from G V G -V TH and the drain voltage V D, a plurality of V G for -V TH, cross resistance R = (V G -V TH) / I D
And a function of deriving a regression line R = aL + b that correlates the gate length L with the coordinate R at which the plurality of straight lines converge at one point.
0 , L 0 ).

【0011】また、前記しきい値電圧VTHは測定又は入
力されたドレイン電流IDのゲート電圧VG依存性のデー
タから抽出するものである。
The threshold voltage V TH is extracted from the measured or input drain current I D dependence on the gate voltage V G.

【0012】[0012]

【作用】ゲート長Lの異なる複数のMISFETに関す
るドレイン電流IDのゲート電圧VG依存性のデータを測
定又は入力し、ゲート電圧VGからしきい値電圧VTH
差し引いた値VG−VTHとドレイン電圧VDとを固定し
て、複数のVG−VTHについて相互抵抗R=(VG
TH)/IDとゲート長Lとを関係づける回帰直線R=
aL+bを導出し、これら複数の直線が一点に収斂する
座標(R0,L0)を決定する。
The data V G -V obtained by subtracting the threshold voltage V TH from the gate voltage V G by measuring or inputting the data of the gate voltage V G dependency of the drain current I D for a plurality of MISFETs having different gate lengths L. With TH and drain voltage V D fixed, mutual resistance R = (V G − for a plurality of V G −V TH
V TH ) / I D and regression line R = relating the gate length L =
Then, aL + b is derived, and the coordinates (R 0 , L 0 ) where these straight lines converge to one point are determined.

【0013】[0013]

【実施例】以下、本発明の実施例を図により説明する。Embodiments of the present invention will be described below with reference to the drawings.

【0014】(実施例1)図1は、本発明の第1の実施
例を示すブロック図である。本実施例は、キーボード等
の入力装置1と、プログラム制御により動作するデータ
処理装置2と、ディスプレイ装置等の出力装置3と、電
気計測装置4とから構成される。
(Embodiment 1) FIG. 1 is a block diagram showing a first embodiment of the present invention. The present embodiment includes an input device 1 such as a keyboard, a data processing device 2 that operates under program control, an output device 3 such as a display device, and an electrical measuring device 4.

【0015】データ処理装置2は、計測制御部21と、
しきい値電圧抽出部22と、回帰直線導出部23と、ピ
ンチオフ領域長計算部24とを備える。電気計測装置4
は、計測部41と、素子取付部42とを備える。
The data processor 2 includes a measurement controller 21 and
A threshold voltage extraction unit 22, a regression line derivation unit 23, and a pinch-off region length calculation unit 24 are provided. Electric measuring device 4
Includes a measuring unit 41 and an element mounting unit 42.

【0016】次に図1及び図2を参照して、本実施例の
動作について説明する。まず、パラメータ抽出を行う対
象の素子と同一プロセスによって製造されたゲート長L
の異なる複数のMISFETからなる被測定素子群5を
用意し、予めこれを素子取付部42に取り付けておく。
素子取付部42は、ウェハ状態の素子にプローブ(針)
を立てる場合は、プローバ,パッケージに組み込まれた
素子を測定する場合はパッケージ取付用のソケットであ
る。測定対象素子は、素子取付部42を介して電気的に
計測部41に接続される。
Next, the operation of this embodiment will be described with reference to FIGS. First, the gate length L manufactured by the same process as the device for which the parameter extraction is performed
The device under test group 5 composed of a plurality of different MISFETs is prepared and attached to the device mounting portion 42 in advance.
The element mounting portion 42 is a probe (needle) for the element in the wafer state.
Is a prober when standing up, and a socket for mounting a package when measuring an element incorporated in a package. The element to be measured is electrically connected to the measuring section 41 via the element mounting section 42.

【0017】計測制御部21は、計測部41を制御し
て、前記複数の測定対象素子のドレイン電流ID対ゲー
ト電圧VG特性を測定し、そのデータを取り込む(ステ
ップS1)。この測定は、ドレイン電圧VDを固定し、
少なくとも1個のドレイン電圧値について行う。例え
ば、nチャネル素子の場合は、VD=0.1,3.5V
において、VG=0〜5Vを0.5Vきざみで変化させ
てドレイン電流IDを測定する。通常測定は、前記複数
の測定対象素子を順次切り替えながら行う。その切り替
えは、計測部41内に備えられたスイッチを切り替える
か、又は素子取付部42としてプローバを使用する場合
に、素子取付部42のプローブ(針)を立てる位置を移
動することで行う。これら切り替えは計測制御部21に
より制御される。
The measurement control unit 21 controls the measurement unit 41 to measure the drain current I D vs. gate voltage V G characteristics of the plurality of measurement target elements and fetches the data (step S1). In this measurement, the drain voltage V D is fixed,
This is performed for at least one drain voltage value. For example, in the case of an n-channel element, V D = 0.1,3.5V
In, the drain current I D is measured by changing V G = 0 to 5 V in 0.5 V steps. The normal measurement is performed while sequentially switching the plurality of measurement target elements. The switching is performed by switching a switch provided in the measuring unit 41, or when a prober is used as the element mounting unit 42, by moving a position where a probe (needle) of the element mounting unit 42 is set. The switching is controlled by the measurement control unit 21.

【0018】測定されたID対VG特性データは、しきい
値電圧抽出部22に供給される。しきい値電圧抽出部2
2は、前記ID対VG特性のデータよりしきい値電圧VTH
を抽出する(ステップS2)。VTHとは、MISFET
がオン状態とオフ状態のちょうど境界とみなされるゲー
ト電圧である。VTHは、例えばVDが十分小さい(0.
1V程度以下)とき、ID対VGプロットの傾きが最大と
なる点での接線をID=0にまで延ばした点でのVGと定
義する。この定義に基づいてVTHを抽出するには、ステ
ップS1においてVDが微小な場合のID対VG特性を測
定しておく必要があるが、本発明の目的であるピンチオ
フ領域長の抽出には、この方法が望ましい。別の定義で
は、IDがある値(一例を上げれば、1μA)となるゲ
ート電圧と定義する。いずれにしても、VTHは、入力さ
れたID対VG特性から導出することができる。しきい値
THの抽出は、ゲート長依存性が小さいと思われる場合
は1個の測定対象素子に対して行えば良く、厳密を期す
には、全測定対象素子に対して個別に求める。また、厳
密には、しきい値電圧は、ドレイン電圧VD依存性があ
るから、測定を行った各々のVDについて抽出を行って
も良い。
The measured I D vs. V G characteristic data is supplied to the threshold voltage extraction unit 22. Threshold voltage extraction unit 2
2 is the threshold voltage V TH from the data of the I D vs. V G characteristics.
Is extracted (step S2). V TH is MISFET
Is the gate voltage that is regarded as the boundary between the ON state and the OFF state. For V TH , for example, V D is sufficiently small (0.
Approximately 1 V or less), the tangent line at the point where the slope of the I D vs. V G plot is maximum is defined as V G at the point where I D = 0. In order to extract V TH based on this definition, it is necessary to measure the I D vs. V G characteristics when V D is very small in step S1, but the extraction of the pinch-off region length which is the object of the present invention. This method is desirable. In another definition, I D is defined as a gate voltage at a certain value (1 μA in the example). In any case, V TH can be derived from the input I D vs. V G characteristic. The threshold value V TH may be extracted for one element to be measured when the gate length dependency is considered to be small. To be exact, it is individually calculated for all elements to be measured. Strictly speaking, since the threshold voltage has a drain voltage V D dependency, each V D that has been measured may be extracted.

【0019】以下に述べる作業は、一般には測定を行っ
た複数のドレイン電圧VDについて行う。そのとき、各
ステップを全てのVDについて並行して行ってもよい
し、それぞれのVDについて全ステップを行うことを繰
り返しても良いが、これは、本発明の本質とは関係な
い。そこで、以下では単一のVDに対する動作のみを説
明する。
The work described below is generally performed for a plurality of measured drain voltages V D. Then, it may be performed in parallel the steps for all V D, may be repeated to perform all the steps for each V D, which is not related to the essence of the present invention. Therefore, only the operation for a single V D will be described below.

【0020】しきい値電圧抽出部22により求められた
THの値は、ID対VG特性のデータとともに回帰直線導
出部23に供給される。回帰直線導出部23は、まずV
G−VTHが特定の値V1,V2,…,VNとなるときのID
を各ゲート長Lに対して求める。V1〜VNとしては、例
えば1,1.5,2,2.5,3Vとする。V1〜VN
対応するVGは、必ずしも測定を行ったVGと一致しない
から、IDを補間により決定する。ただし、VTHのL依
存性を無視する場合は、V1〜VNとして測定を行ったV
GそのものにVTHを加えたものとし(すなわちVG−VTH
のかわりにVGそのものを使用し)、IDに関する補間を
省略しても良い。次に各V1〜VNに対して、R=(VG
−VTH)/IDのゲート長Lに対するプロットに関し、
回帰直線R=aL+bの係数aとbを最小自乗法などに
より導出する(ステップS3)。R対Lのプロットの例
を図3に示す。これは、チャネル幅1μm,ゲート酸化
膜厚10nmのnチャネルMOSFETのデータであ
る。プロットが測定点,直線群は各VG−VTHでのデー
タに対する回帰直線群である。V1〜VNに対応する複数
の直線はほぼ一点に収斂する。
The value of V TH obtained by the threshold voltage extracting unit 22 is supplied to the regression line deriving unit 23 together with the data of the I D vs. V G characteristic. The regression line deriving unit 23 first calculates V
G -V TH certain values V 1, V 2, ..., I D when the V N
Is calculated for each gate length L. The V 1 to V N are, for example, 1,1.5,2,2.5,3V. Since V G corresponding to V 1 to V N does not always match the measured V G , I D is determined by interpolation. However, when ignoring the L dependence of V TH , V 1 -V N was measured as V
It is assumed that V TH is added to G itself (that is, V G −V TH
Instead of V G itself), the interpolation for I D may be omitted. Then for each V 1 ~V N, R = ( V G
-V TH ) / ID Plot against gate length L,
The coefficients a and b of the regression line R = aL + b are derived by the least square method or the like (step S3). An example of an R vs. L plot is shown in FIG. This is data for an n-channel MOSFET having a channel width of 1 μm and a gate oxide film thickness of 10 nm. The plot is a measurement point, and the straight line group is a regression straight line group for the data at each V G -V TH . A plurality of straight lines corresponding to V 1 to V N converge at almost one point.

【0021】以上で求められた、各VG−VTH=V1〜V
Nに対する回帰直線の係数aとbは、ピンチオフ領域長
抽出部24に供給される。ピンチオフ領域長抽出部24
は、aとbの値に演算を施して、前記の直線が一点に収
斂する座標を求める(ステップS4)。その座標を(L
0,R0)とおけば、L−L0は、ソースとピンチオフ点
との距離に相当する。すなわち、L0とは、図4におい
てゲート長と実効チャネル長のずれΔLとピンチオフ領
域超LPとの和ΔL+LPに等しい。ΔLは、すでに述べ
たように別途抽出することができ、その値が分かってい
れば、LPが同時に判明する。以上により計算されたL0
又はLPの値は、出力装置4に出力される(ステップS
5)。
Each V G -V TH = V 1 to V obtained as described above
The coefficients a and b of the regression line with respect to N are supplied to the pinch-off area length extraction unit 24. Pinch-off area length extraction unit 24
Computes the values of a and b to obtain the coordinates where the straight line converges at one point (step S4). The coordinates are (L
0 , R 0 ), L−L 0 corresponds to the distance between the source and the pinch-off point. That is, L 0 is equal to the sum ΔL + L P of the deviation ΔL between the gate length and the effective channel length and the pinch-off region super L P in FIG. ΔL can be separately extracted as described above, and if its value is known, L P can be found at the same time. L 0 calculated as above
Alternatively, the value of L P is output to the output device 4 (step S
5).

【0022】L0を計算するには、図3に示すような直
線のうち2本を選び、その交点の座標をaとbとから求
めればよい。特にVG−VTHとしてV1とV2,V2
3,…のようにVG−VTHが近接する2直線について
(L0,R0)を順次計算していくことでL0のVG−VTH
依存性を求めることができる。また、複数のVG−VTH
についての平均的なL0を計算してもよい。一例とし
て、2本の直線の複数の組から求めたL0の平均を求め
れば良い。また、別の例としてR0の分散を最小化する
ようにL0を決めるには、 L0=−Cov(a,b)/Var(a) (4) と計算すればよい。ここでCov(a,b)とVar
(a)はそれぞれaとbとの共分散,aの分散を表す。
To calculate L 0 , two lines out of the straight lines shown in FIG. 3 may be selected and the coordinates of their intersections may be obtained from a and b. L by going especially V G -V TH as V 1 and V 2, V 2 and V 3, ... for 2 straight lines V G -V TH is closer to the (L 0, R 0) sequentially calculate 0 V G -V TH
Dependency can be calculated. Also, multiple V G -V TH
An average L 0 for may be calculated. As an example, the average of L 0 obtained from a plurality of sets of two straight lines may be obtained. Further, as another example, in order to determine L 0 so as to minimize the variance of R 0 , L 0 = −Cov (a, b) / Var (a) (4) may be calculated. Where Cov (a, b) and Var
(A) represents the covariance of a and b, and the variance of a, respectively.

【0023】(実施例2)図5は、本発明の第2の実施
例を示すブロック図である。本実施例は、キーボード等
の入力装置1と、プログラム制御により動作するデータ
処理装置2と、ディスプレイ装置等の出力装置3とから
構成される。
(Embodiment 2) FIG. 5 is a block diagram showing a second embodiment of the present invention. This embodiment comprises an input device 1 such as a keyboard, a data processing device 2 which operates under program control, and an output device 3 such as a display device.

【0024】データ処理装置2は、データ入力部25
と、しきい値電圧抽出部22と、回帰直線抽出部23
と、ピンチオフ領域長計算部24とを備える。
The data processing device 2 has a data input section 25.
, Threshold voltage extraction unit 22 and regression line extraction unit 23
And a pinch-off area length calculation unit 24.

【0025】次に図5と図2を参照して、本実施例の動
作について説明する。本実施例は、第1の実施例におけ
る素子特性の測定を行う機能を取り除き、代わりにID
対VG特性のデータを外部から入力するようにしたもの
である。
Next, the operation of this embodiment will be described with reference to FIGS. The present embodiment removes the function of measuring the element characteristics in the first embodiment, and replaces it with I D
The data of the V G characteristic is input from the outside.

【0026】その動作においては、まず、何らかの方法
で用意されたID対VG特性データがデータ入力部25に
入力される(ステップS1)。そのデータはしきい値電
圧抽出部に供給され、以下の動作は第1の実施例と同様
である。
In the operation, first, the I D vs. V G characteristic data prepared by some method is input to the data input unit 25 (step S1). The data is supplied to the threshold voltage extractor, and the following operation is the same as that of the first embodiment.

【0027】本実施例では、ID対VG特性データとし
て、別途測定装置により採取されたものや、デバイス・
シミュレーションにより計算されたものなどを使用し、
キーボードや可搬型補助記憶装置(フロッピーディスク
など)を介してデータ入力部25に供給する。
In this embodiment, as the I D vs. V G characteristic data, data collected by a separate measuring device or device
Use the one calculated by simulation,
The data is supplied to the data input unit 25 via a keyboard or a portable auxiliary storage device (such as a floppy disk).

【0028】図3に示すような交点がピンチオフ点と対
応する根拠を以下に説明するMISFETの飽和ドレイ
ン電流IDは、近似的に次の関係式を満足する。 R=(VG−VTH)/ID ={2/WμEFFOX(VG−VTH)}(L−L0) +(1/WCOXSAT) (5) ここで、L−L0はソースからピンチオフ点までの距
離,Wはチャネル幅,μEFFは実効移動度,COXは単位
面積あたりのゲート酸化膜の容量,vSATはキャリアの
飽和速度である。L0はピンチオフ領域LPにゲート長L
と実効チャネル長LEFFのずれΔLを加算した長さに等
しく、その大きさはゲート長Lによらずほぼ一定であ
り、ゲート電圧VG依存性も小さい。また、式(5)の
最右辺の第2の項のゲート電圧VG依存性は小さい。従
って、式(5)は、R対L平面上の直線に対応し、この
直線は、VG−VTHを変化させても、固定した点(L0
1/WCOXSAT)を通過する。従って、このような固
定点の座標からピンチオフ点を知ることができる。
The saturation drain current I D of the MISFET whose grounds for explaining that the intersection shown in FIG. 3 corresponds to the pinch-off point will approximately satisfy the following relational expression. R = (V G -V TH) / I D = {2 / Wμ EFF C OX (V G -V TH)} (L-L 0) + (1 / WC OX v SAT) (5) where, L -L 0 is the distance from the source to the pinch-off point, W is the channel width, μ EFF is the effective mobility, C OX is the capacitance of the gate oxide film per unit area, and v SAT is the saturation velocity of carriers. L 0 is the gate length L in the pinch-off region L P
Is equal to the sum of the deviation ΔL of the effective channel length L EFF , the magnitude thereof is substantially constant regardless of the gate length L, and the gate voltage V G dependency is small. Further, the dependency of the second term on the rightmost side of the equation (5) on the gate voltage V G is small. Thus, equation (5) corresponds to a straight line on the R vs. L plane, this straight line is V G -V be a varied TH, fixed point (L 0,
1 / WC OX v SAT ). Therefore, the pinch-off point can be known from the coordinates of such fixed points.

【0029】以上の説明では、素子の寸法としてゲート
長Lを使用してきたが、これに代えて設計上のゲート長
や実効チャネル長LEFF=L−ΔLを用いてもよい。特
にLの代わりに実効チャネル長を用いた場合、抽出され
たL0はピンチオフ領域長LPと等しくなる。
Although the gate length L is used as the element size in the above description, the designed gate length or the effective channel length L EFF = L-ΔL may be used instead. Particularly when the effective channel length is used instead of L, the extracted L 0 becomes equal to the pinch-off region length L P.

【0030】[0030]

【発明の効果】以上説明したように本発明によるデバイ
ス・パラメータ抽出装置は、ゲート長Lの異なる複数の
MISFETを用い、かつ式(5)に示した簡単な関係
式を利用してMISFETのピンチオフ点を示すパラメ
ータL0を抽出する。このため、単一のMISFETの
特性を複雑なモデル式にフィッティングを行う従来のパ
ラメータ抽出法では不可能であった、物理的に正しいピ
ンチオフ点の抽出を高精度で行うことが可能である。ま
た、本方法によるパラメータを用いることにより、回路
シミュレーションの精度、特に抽出対象素子と異なるゲ
ート長を持つ素子に対するシミュレーションの精度を向
上できるという効果を有する。
As described above, the device parameter extracting apparatus according to the present invention uses a plurality of MISFETs having different gate lengths L and uses the simple relational expression shown in Expression (5) to pinch off the MISFET. A parameter L 0 indicating a point is extracted. Therefore, physically correct pinch-off points can be extracted with high accuracy, which was impossible with the conventional parameter extraction method that fits the characteristics of a single MISFET to a complicated model formula. Further, by using the parameters of this method, there is an effect that it is possible to improve the accuracy of circuit simulation, particularly the accuracy of simulation for an element having a gate length different from the extraction target element.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を説明するブロック図で
ある。
FIG. 1 is a block diagram illustrating a first embodiment of the present invention.

【図2】第1及び第2の実施例を説明するフローチャー
トである。
FIG. 2 is a flowchart illustrating first and second embodiments.

【図3】相互抵抗Rとゲート長Lの関係の例を示す図で
ある。
FIG. 3 is a diagram showing an example of a relationship between mutual resistance R and gate length L.

【図4】L0とピンチオフ領域長LPとの関係を説明する
ための図である。
FIG. 4 is a diagram for explaining the relationship between L 0 and the pinch-off region length L P.

【図5】本発明の第2の実施例を説明するブロック図で
ある。
FIG. 5 is a block diagram illustrating a second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 入力装置 2 データ処理装置 3 出力装置 4 電気計測装置 5 被測定素子群 21 計測制御部 22 しきい値電圧抽出部 23 回帰直線導出部 24 ピンチオフ領域長抽出部 25 データ入力部 41 計測部 42 素子取付部 DESCRIPTION OF SYMBOLS 1 input device 2 data processing device 3 output device 4 electric measuring device 5 device to be measured 21 measurement control unit 22 threshold voltage extracting unit 23 regression line deriving unit 24 pinch-off region length extracting unit 25 data input unit 41 measuring unit 42 element Mounting part

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 ゲート長Lの異なる複数のMISFET
に関するドレイン電流IDのゲート電圧VG依存性のデー
タを少なくとも1個の印加ドレイン電圧VDについて測
定又は入力する機能と、 ゲート電圧VGからしきい値電圧VTHを差し引いた値VG
−VTHとドレイン電圧VDとを固定して、複数のVG−V
THについて、相互抵抗R=(VG−VTH)/IDとゲート
長Lとを関係づける回帰直線R=aL+bを導出する機
能と、 前記複数の直線が一点に収斂する座標(R0,L0)を決
定する機能とを有することを特徴とするデバイス・パラ
メータ抽出装置。
1. A plurality of MISFETs having different gate lengths L
Drain current I and a function of measuring or input for at least one of the applied drain voltage V D of the gate voltage V G data dependencies and D, the value V G of the gate voltage V G minus the threshold voltage V TH about
-V TH and drain voltage V D are fixed and a plurality of V G -V is set.
For TH, cross resistance R = (V G -V TH) / I D and a and a function of deriving a regression line R = aL + b that relates the gate length L, the coordinates of the plurality of straight lines converge to one point (R 0, L 0 ), and a device parameter extraction device having a function of determining L 0 ).
【請求項2】 前記しきい値電圧VTHは測定又は入力さ
れたドレイン電流IDのゲート電圧VG依存性のデータか
ら抽出することを特徴とする請求項1に記載のデバイス
・パラメータ抽出装置。
2. The device parameter extracting apparatus according to claim 1, wherein the threshold voltage V TH is extracted from data of the gate voltage V G dependency of the measured or input drain current I D. .
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305253A (en) * 2001-04-05 2002-10-18 Oki Electric Ind Co Ltd Method of extracting parameter for circuit simulation
JP2005005691A (en) * 2003-05-16 2005-01-06 Semiconductor Energy Lab Co Ltd Method for evaluating field effect transistor

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