JPH0621364A - Semiconductor device - Google Patents

Semiconductor device

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JPH0621364A
JPH0621364A JP4175643A JP17564392A JPH0621364A JP H0621364 A JPH0621364 A JP H0621364A JP 4175643 A JP4175643 A JP 4175643A JP 17564392 A JP17564392 A JP 17564392A JP H0621364 A JPH0621364 A JP H0621364A
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JP
Japan
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region
electrode
formed
conductivity type
film
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JP4175643A
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Japanese (ja)
Inventor
Kazuyuki Hamada
Maho Ushikubo
和之 濱田
真帆 牛久保
Original Assignee
Sharp Corp
シャープ株式会社
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Abstract

PURPOSE:To obtain a semiconductor device enabling simplification of a process, by forming an electrode on a laminated ferroelectric film. CONSTITUTION:When a voltage of -Vcc is impressed on an electrode 15 and a silicon substrate 1 is grounded, the part of a P2T film 12 covered with the electrode 15 is polarized upward and, therefore, holes are induced in the surface of the silicon substrate 1 in the part of a P region 2 between a drain region 4 and a source region 5. When a voltage of +Vcc is impressed on an electrode 16 and the silicon substrate 1 is grounded likewise, the part of the P2T film 12 covered with the electrode 16 is polarized downward and, therefore, electrons are induced in the surface of the silicon substrate 1 having no impurities between the drain region 4 and the source region 5. Accordingly, a Pn junction is formed between the drain region and the source region by the holes and the electrons and a ferroelectric film in an isolating region can be prepared simultaneously when a gate ferroelectric film of FET is prepared. Therefore a process of isolating discrete FETs can be simplified.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体装置に関する。 The present invention relates to a semiconductor device. さらに詳しくはプレーナ型のFET構造を持つ不揮発性メモリにおいて個々のFET間の分離領域に強誘電体膜を用いた半導体装置に関する。 And more particularly to a semiconductor device using a ferroelectric film in a nonvolatile memory having a FET structure of a planar type isolation region between the individual FET.

【0002】 [0002]

【従来の技術及び発明が解決しようとする課題】一般に、MOSFET間の配線を絶縁膜の上で行うと、2つのMOSFET間では同じようなMOS構造となるために、配線の電圧により絶縁膜の下でチャネルが形成され、リークが発生することがある。 Generally BACKGROUND OF INVENTION Problems to be Solved], when the wiring between MOSFET on the insulating film, in order in between the two MOSFET having the same kind of MOS structure, the voltage of the wiring insulating film a channel is formed below, it may leak. このリークをなくすために、従来CMOS集積回路におけるnMOSFET To eliminate this leakage, nMOSFET in conventional CMOS integrated circuits
とpMOSFETの分離をフィールド絶縁膜を厚くする、表面不純物密度を高くする等の方法が使われてきた。 And thickening the field insulating film separation pMOSFET, methods such as increasing the surface impurity density have been used.

【0003】しかしながら、フィールド絶縁膜を厚くする方法は、絶縁膜が厚くなりすぎてMOSFETのゲート絶縁膜との段差が大きくなり、配線時に断線を生じる恐れがあった。 However, the method of increasing the field insulating film, the step of the gate insulating film of the MOSFET becomes too thick insulating film is increased, there may occur a wire breakage during wire. また表面不純物密度を高くする方法ではnMOSFETとpMOSFETを分離するためには2 In the method of increasing the surface impurity density in order to separate the nMOSFET and the pMOSFET 2
つのMOSFET間に不純物をドープする必要があり、 One of the must doping impurities between MOSFET,
製造工程が多くなるという問題があった。 There has been a problem that the manufacturing process is increased.

【0004】 [0004]

【課題を解決するための手段及び作用】かくして、本発明によれば第1の導電型を有する半導体基板の一表面層に、第1の導電型とは反対の第2の導電型を有する不純物領域と、該不純物領域の一表面層に相対向して配設された第1の導電型を有する一対の高濃度不純物領域と、 SUMMARY and action for solving Thus, in one surface layer of a semiconductor substrate having a first conductivity type according to the present invention, the impurity and the first conductivity type having a second conductivity type opposite a region, a pair of high-concentration impurity region having a first conductivity type disposed to face to one surface layer of the impurity region,
該第1の高濃度不純物領域をまたぐように前記半導体基板表面上に形成された強誘電体膜及び該強誘電体膜上に形成された電極からなる素子と、前記第2の導電型を有する不純物領域に接することなく前記半導体基板の一表面層に相対向して配設された第2の導電型からなる一対の高濃度不純物領域と、該第2の導電型を有する高濃度不純物領域をまたぐように前記半導体基板表面上に形成された強誘電体膜及び該強誘電体膜上に形成された電極からなる素子と、前記素子間を分離するように前記半導体基板上に形成された強誘電体膜及び該強誘電体膜上に形成された2つの電極を具備することを特徴とする半導体装置が提供される。 Has a device consisting of said strongly formed on a semiconductor substrate surface dielectric film and the ferroelectric film formed on the electrode so as to straddle the high concentration impurity regions of the first, the second conductivity type a pair of high concentration impurity regions of a second conductivity type disposed to face to one surface layer of the semiconductor substrate without contacting the impurity regions, the high concentration impurity region having a second conductivity type wherein the semiconductor substrate surface made of a ferroelectric film and ferroelectric film formed on the electrodes formed on the element, the intensity is formed on the semiconductor substrate so as to separate between the elements so as to straddle the semiconductor device is provided which is characterized by comprising the dielectric film and the ferroelectric film two electrodes formed on.

【0005】使用される基板としては、半導体材料であれば特に限定されるものではないがシリコン基板等が好ましい。 [0005] As the substrate used is not particularly limited as long as the semiconductor material, but silicon substrate and the like are preferable. n型又はp型の第1の導電型の基板の一表面層に、第1の導電型である基板とは反対の第2の導電型を有する不純物領域を形成する。 On one surface layer of the n-type or p-type first conductivity type of the substrate, the substrate is a first conductivity type to form impurity regions of a second conductivity type opposite. そのための注入イオンとして、p型の導電領域とする場合はホウ素等が挙げられ、n型の導電層とする場合はP,As等が挙げられる。 As implanted ions for the, to the p-type conductivity region include boron and the like, if the n-type conductive layer is P, As, and the like. 注入条件としては30〜150KeV、1×10 The implantation conditions 30~150KeV, 1 × 10 12 12
〜5×10 13 ions/cm 2程度の濃度でイオン注入したのち、例えば非酸化性雰囲気中600〜1300℃で5分〜1時間程度アニール処理することによって形成することができる。 After ion implantation at a concentration of about ~5 × 10 13 ions / cm 2 , it can be formed by 5 minutes to 1 hour or so annealed at 600 to 1300 ° C. in for example a non-oxidizing atmosphere.

【0006】第2の導電型を有する不純物領域の一表面層に、第1の導電型を有する一対の高濃度不純物領域(ソース領域及びドレイン領域)を形成する。 [0006] one surface layer of the impurity region having a second conductivity type, to form a pair of high concentration impurity region having a first conductivity type (source region and drain region). そのための注入イオンとして、p +型の導電領域とする場合はホウ素等が挙げられ、n +型の導電層とする場合はP,A As implanted ions for the, to the p + -type conductive region include boron and the like, if the n + -type conductive layer P, A
s等が挙げられる。 s, and the like. 注入条件としては、10〜50Ke The implantation conditions, 10~50Ke
V、1×10 15 〜5×10 16 ions/cm 2程度の濃度でイオン注入したのち、例えば非酸化性雰囲気中600〜13 V, 1 × 10 15 ~5 × 10 16 ions / cm 2 about concentration After ion implantation, for example in a non-oxidizing atmosphere 600-13
00℃で5分〜1時間程度アニール処理することによって形成することができる。 00 ° C. In can be formed by 5 minutes to 1 hour or so annealed.

【0007】n型又はp型の第1の導電型の基板の一表面層に、第2の導電型領域に接することなく第2の導電型を有する一対の高濃度不純物領域(ソース領域及びドレイン領域)を形成する。 [0007] n-type or one surface layer of the p-type first conductivity type of the substrate, a pair of high concentration impurity regions (the source region and a drain of the second conductivity type not in contact with the second conductivity type region forming a region). そのための注入イオンとして、p +型の導電領域とする場合はホウ素等が挙げられ、n +型の導電層とする場合はP,As等が挙げられる。 As implanted ions for the, to the p + -type conductive region include boron and the like, if the n + -type conductive layer is P, As, and the like. 注入条件としては10〜50KeV、1×10 15 The implantation conditions 10~50KeV, 1 × 10 15 ~
5×10 16 ions/cm 2程度の濃度でイオン注入したのち、 After ion implantation 5 × 10 16 ions / cm 2 about concentration,
例えば非酸化性雰囲気中600〜1300℃で5分〜1 For example 5 minutes at 600 to 1300 ° C. in a non-oxidizing atmosphere to 1
時間程度アニール処理することによって形成することができる。 It can be formed by the time the order annealed.

【0008】次に強誘電体膜をMOCVD法、スパッタリング法等によって、第1の導電型を有する高濃度不純物領域、第2の導電型を有する高濃度不純物領域をまたぐように積層し、同時に各素子間を分離するように半導体基板上に積層する。 [0008] Next strength MOCVD method dielectric film, by sputtering or the like, the high concentration impurity region having a first conductivity type, laminated so as to straddle the high concentration impurity region having a second conductivity type, each time laminated on the semiconductor substrate so as to separate the elements. 使用できる強誘電体膜としてはチタン酸ジルコン酸鉛(PZT)、PLZT等が挙げられ,この強誘電体膜9は公知の方法、例えばPZTを用いる場合、MOCVD法によってPb(C 254 、Z Ferroelectric The film of lead zirconate titanate which can be used (PZT), PLZT, and the like, the ferroelectric film 9 in a known manner, for example, the case of using PZT, by the MOCVD method Pb (C 2 H 5) 4, Z
n(DPM) 4及びTi(i−C 374等を用いて膜厚0.1〜10μmで形成することが好ましい。 It is preferably formed with a thickness 0.1~10μm with n (DPM) 4 and Ti (i-C 3 H 7 ) 4 and the like.

【0009】次に、積層された強誘電体膜上に電極を形成する。 [0009] Next, electrodes are formed on the stacked ferroelectric film. ここで同時に各素子間を分離するように半導体基板上に積層された強誘電体膜上の電極は、各素子間の境を中心として5〜10nmの間隔で2つ形成する。 Here stacked on the semiconductor substrate so as to separate the respective elements simultaneously ferroelectric film on the electrode, two formed at intervals of 5~10nm around a boundary between adjacent elements. この電極の形成方法としては公知の方法、例えば、金属ターゲットを用いるスパッタリング法、CVD法あるいは蒸着法等によって形成することができ、電極の膜厚は0.1〜10μm程度が好ましい。 Known method as a method of forming the electrode, for example, a sputtering method using a metal target can be formed by a CVD method or vapor deposition method, the film thickness of the electrode is about 0.1~10μm are preferred. また電極に使用される材料としては、例えばAl、Pt等、通常電極として用いられる金属を用いることができる。 As is also the material used for the electrode, it is possible to use a metal used for example Al, Pt, etc., as a normal electrode.

【0010】以上の工程によって本発明の半導体装置が形成できる。 [0010] Semiconductors device forming the present invention by the above process.

【0011】 [0011]

【実施例】以下図1に基づいてさらに詳細に説明する。 Further described in detail with reference to EXAMPLES The following Figure 1.
図1は本発明の強誘電体記憶素子の断面構造を示した図である。 Figure 1 is a diagram showing a sectional structure of a ferroelectric memory device of the present invention. 1は第1の導電型を有するn型シリコン基板、 1 n-type silicon substrate having a first conductivity type,
2はn型シリコン基板表面層にほう素をドープした第2 2 the second doped with boron in the n-type silicon substrate surface layer
の導電型を有する不純物領域であるp領域、3及び4はp領域2のシリコン基板表面層にリンを高濃度にドープした第1の導電型を有するn +高濃度不純物領域であるソース領域及びドレイン領域、5及び6はn型シリコン基板表面層にほう素を高濃度にドープした第2の導電型を有するp +高濃度不純物領域であるソース領域及びドレイン領域、7及び9はn +領域及びp +領域のソース電極、8及び10はn +領域及びp +領域のドレイン電極、 P region is an impurity region having a conductivity type, 3 and 4 are a source region and a n + high concentration impurity region having a first conductivity type which is heavily doped with phosphorus in the silicon substrate surface layer of p region 2 drain region, 5 and 6 are the source and drain regions are p + high concentration impurity region having a second conductivity type which is heavily doped with boron to a n-type silicon substrate surface layer, 7 and 9 n + region and a source electrode of the p + regions, 8 and 10 the drain electrode of the n + region and p + region,
11、12及び13はソース電極とドレイン電極間のシリコン基板1の表面上に形成された強誘電体膜、14、 11, 12 and 13 the ferroelectric film was formed on the surface of the silicon substrate 1 between the source electrode and the drain electrode, 14,
15、16及び17は強誘電体膜11、12及び13上に積層された電極である。 15, 16 and 17 are stacked on the ferroelectric film 11, 12 and 13 electrodes.

【0012】作製方法は以下の通りである。 [0012] The manufacturing method is as follows. n型シリコン基板1を熱酸化して酸化膜膜を形成し、所望の領域の酸化膜をエッチングによって除去した。 The n-type silicon substrate 1 to form an oxide film layer is thermally oxidized and removed by etching the oxide film on the desired area. 次に露出したn Then exposed n
型シリコン基板1の表面層にほう素を100KeV、1 The boron in the surface layer of the type silicon substrate 1 100 KeV, 1
×10 13 ions/cm 2でイオン注入し、1000℃でアニール処理を施してp領域2を形成した。 Ion-implanted in the × 10 13 ions / cm 2, to form the p region 2 is subjected to annealing treatment at 1000 ° C.. 次に露出させた領域に熱酸化法によって酸化膜を形成し、所望の領域の酸化膜をエッチングによって除去した。 The oxide film formed by thermal oxidation in a region exposed was then removed by etching the oxide film on the desired area. 次に露出させたp p the next exposed
領域2の表面層にリンを50KeV、5×10 15 ions/c Phosphorus in the surface layer of the region 2 50KeV, 5 × 10 15 ions / c
m 2でイオン注入し、1000℃でアニール処理を施してn +領域であるソース領域3及びドレイン領域4を形成した。 m 2 in ion implantation to form a source region 3 and drain region 4 and n + region annealed at 1000 ° C.. 次に露出させた領域に熱酸化法によって酸化膜を形成した。 To form an oxide film by then thermal oxidation in a region exposed. さらにp領域2に接しない基板1の領域にイオン注入するために所望の領域の酸化膜をエッチングによって除去した。 The oxide film of a desired region is removed by etching in order to further ion-implanted into a region of the substrate 1 not in contact with the p region 2. 次に露出させた基板1の表面層にほう素を20KeV、5×10 15 ions/cm 2でイオン注入し、 Ion implantation was then boron into the surface layer of the substrate 1 being exposed at 20KeV, 5 × 10 15 ions / cm 2,
1000℃でアニール処理を施してp +領域であるソース領域5及びドレイン領域6を形成し、露出させた領域に熱酸化法によって酸化膜を形成した。 And annealed at 1000 ° C. to form a source region 5 and drain region 6 and p + regions, to form an oxide film by thermal oxidation in a region exposed.

【0013】次にソース領域3とドレイン領域4、ソース領域5とドレイン領域6及びソース領域5とドレイン領域4の間の酸化膜をエッチングで除去し、露出したシリコン基板1の表面上に膜厚300nmでPZT膜(P [0013] Then the source region 3 and the drain region 4, an oxide film between the source region 5 and drain region 6 and the source region 5 and the drain region 4 is removed by etching, the film thickness on the exposed surface of the silicon substrate 1 300nm in the PZT film (P
t(Zr 1-X Ti X )O 3 :X=0.3〜0.6)11、 t (Zr 1-X Ti X ) O 3: X = 0.3~0.6) 11,
12及び13をPb(C 254 、Zn(DPM) 4及びTi(i−C 374を用いてMOCVD法によって形成し、全面に熱酸化法によって酸化膜を形成した。 12 and 13 are formed by Pb (C 2 H 5) 4 , Zn (DPM) 4 and Ti (i-C 3 H 7 ) MOCVD method using 4, an oxide film was formed by the entire surface thermal oxidation.

【0014】次に、ソース領域3及び5、ドレイン領域4及び6、PZT膜11、12及び13及びPZT膜1 [0014] Then, the source region 3 and 5, the drain region 4 and 6, the PZT film 11, 12 and 13 and the PZT film 1
2上の酸化膜をエッチングで取り除き、それぞれAl電極7、8、9、10、14、15、16及び17をスパッタ法により膜厚0.3μmで形成した。 Removing the oxide film on the two by etching, it was formed to have a film thickness of 0.3μm by sputtering an Al electrode 7,8,9,10,14,15,16 and 17 respectively. ここで電極1 Wherein the electrode 1
5及び16はn型基板1とp型拡散領域との境を中心として10nmの間隔で積層しPZT膜12を十分覆うように作製した。 5 and 16 was prepared as a PZT film 12 laminated in border 10nm intervals around the the n-type substrate 1 and the p-type diffusion region covered sufficiently.

【0015】この素子の動作は次の通りである。 [0015] The operation of this device is as follows. 電極1 Electrode 1
5に−V CCの電圧を印加し、シリコン基板1を接地することにより、PZT膜12のうち電極15によって覆われている部分は上向きに分極する。 5 a voltage of -V CC is applied to, by grounding the silicon substrate 1, the portion covered by the electrodes 15 of the PZT film 12 is polarized upward. このため、ドレイン領域4とソース領域5の間のp領域2の部分のシリコン基板1の表面には正孔が誘起される。 Therefore, the surface of the silicon substrate 1 in the p region 2 of the portion between the drain region 4 and the source region 5 holes are induced. 同様に、電極16 Similarly, the electrode 16
に+V CCの電圧を印加し、シリコン基板1を接地することにより、PZT膜12のうち電極16によって覆われている部分は下向きに分極する。 Applying a voltage of + V CC to, by grounding the silicon substrate 1, the portion covered by the electrodes 16 of the PZT film 12 is polarized downward. このため、ドレイン領域4とソース領域5の間の不純物拡散のないシリコン基板1の表面に電子が誘起される。 Thus, electrons are induced in the impurity-free diffusion surface of the silicon substrate 1 between the drain region 4 and the source regions 5. この誘起された正孔と電子によりドレイン領域4とソース領域5の間にpn結合が形成され、従来の表面不純物密度を高くして分離する方法と同等な効果が得られる。 The pn junction between the induced drain regions 4 by holes and electrons and the source region 5 is formed, same effect as a method of separating by increasing the conventional surface impurity density.

【0016】 [0016]

【発明の効果】この素子構造によれば、分離領域の強誘電体膜がFETのゲート強誘電体膜作製時に同時に作製できるので、個々のFETを分離するプロセスが簡略化され、低コスト化が実現できる。 Effect of the Invention According to this device structure, since the ferroelectric film of the isolation region can be produced at the same time producing a gate ferroelectric film of FET, the process is simplified to separate the individual FET, cost reduction realizable.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体装置の概略断面図である。 1 is a schematic cross-sectional view of a semiconductor device of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 n型シリコン基板 2 p型ドープ領域 3 n +ソース領域 4 n +ドレイン領域 5 p +ソース領域 6 p +ドレイン領域 7、8、9、10 電極 11、12、13 強誘電体膜 14、15、16、17 電極 1 n-type silicon substrate 2 p-type doped region 3 n + source region 4 n + drain region 5 p + source region 6 p + drain region 7, 8, 9, 10 electrode 11, 12, 13 ferroelectric films 14 and 15 , 16, 17 electrode

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の導電型を有する半導体基板の一表面層に、第1の導電型とは反対の第2の導電型を有する不純物領域と、該不純物領域の一表面層に相対向して配設された第1の導電型を有する一対の高濃度不純物領域と、該第1の高濃度不純物領域をまたぐように前記半導体基板表面上に形成された強誘電体膜及び該強誘電体膜上に形成された電極からなる素子と、前記第2の導電型を有する不純物領域に接することなく前記半導体基板の一表面層に相対向して配設された第2の導電型からなる一対の高濃度不純物領域と、該第2の導電型を有する高濃度不純物領域をまたぐように前記半導体基板表面上に形成された強誘電体膜及び該強誘電体膜上に形成された電極からなる素子と、前記素子間を分離するように前記半導体基板上に形成 To 1. A one surface layer of a semiconductor substrate having a first conductivity type, the impurity region having a second conductivity type opposite the first conductivity type, opposite to the one surface layer of the impurity region first pair of high-concentration impurity region having a conductivity type, the ferroelectric film and ferroelectric formed on the semiconductor substrate surface so as to straddle the high concentration impurity regions of the first arranged by an element made of formed on the body layer electrode, formed of the second conductivity type disposed to face to one surface layer of the semiconductor substrate without contacting the impurity region having a second conductivity type a pair of high concentration impurity regions, from the semiconductor substrate strength is formed on the surface dielectric layer and the ferroelectric film formed on the electrode so as to straddle the high concentration impurity region having a second conductivity type an element comprising, formed on said semiconductor substrate so as to separate between the elements された強誘電体膜及び該強誘電体膜上に形成された2つの電極を具備することを特徴とする半導体装置。 The semiconductor device characterized by comprising two electrodes formed on the ferroelectric film and ferroelectric film.
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