JPH06208476A - 冗長アレイパリティキャッシングシステム - Google Patents
冗長アレイパリティキャッシングシステムInfo
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- JPH06208476A JPH06208476A JP5008578A JP857893A JPH06208476A JP H06208476 A JPH06208476 A JP H06208476A JP 5008578 A JP5008578 A JP 5008578A JP 857893 A JP857893 A JP 857893A JP H06208476 A JPH06208476 A JP H06208476A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 冗長記憶アレイシステムのＩ／Ｏ特性を改善
するため、所要記憶ユニットアクセス数を最小限に抑制
し、記憶サブシステム特性を改善する。 【構成】 ＲＲＲ−パリティキャッシュ５及びＲＲＲ−
パリティブロックを判定しＲＲＲパリティキャッシュ５
に対してキャッシュするコントローラ３を有する。ＲＲ
Ｒ−パリティブロックは、古いデータブロック及びこれ
と同じ冗長度行から読み出された古いパリティブロック
の排他的論理和に等しい。 【効果】 ＲＲＲ−パリティブロックをキャッシングす
ることにより、書き込みインテンシブ記憶ユニット作用
は最大３Ｉ／Ｏアクセス分低減される。
するため、所要記憶ユニットアクセス数を最小限に抑制
し、記憶サブシステム特性を改善する。 【構成】 ＲＲＲ−パリティキャッシュ５及びＲＲＲ−
パリティブロックを判定しＲＲＲパリティキャッシュ５
に対してキャッシュするコントローラ３を有する。ＲＲ
Ｒ−パリティブロックは、古いデータブロック及びこれ
と同じ冗長度行から読み出された古いパリティブロック
の排他的論理和に等しい。 【効果】 ＲＲＲ−パリティブロックをキャッシングす
ることにより、書き込みインテンシブ記憶ユニット作用
は最大３Ｉ／Ｏアクセス分低減される。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
におけるデータ記憶、特に冗長記憶アレイシステムの入
出力特性を改善する方法及び装置に関する。
におけるデータ記憶、特に冗長記憶アレイシステムの入
出力特性を改善する方法及び装置に関する。
【０００２】
【従来の技術】データ処理システムは、一般に、一又は
複数の記憶ユニットを備えている。この記憶ユニット
は、少なくとも一の中央処理装置（ＣＰＵ）に接続され
る。記憶ユニットの機能は、ＣＰＵが特定のデータ処理
タスクを実行する際に用いるデータ及びプログラムを記
憶することである。現在のコンピュータシステムには、
種々のタイプの記憶ユニットが使用されている。典型的
なコンピュータシステムは、一又は複数の大容量テープ
ユニット及び／又はディスクドライブ（磁気、光学又は
半導体）を備えている。
複数の記憶ユニットを備えている。この記憶ユニット
は、少なくとも一の中央処理装置（ＣＰＵ）に接続され
る。記憶ユニットの機能は、ＣＰＵが特定のデータ処理
タスクを実行する際に用いるデータ及びプログラムを記
憶することである。現在のコンピュータシステムには、
種々のタイプの記憶ユニットが使用されている。典型的
なコンピュータシステムは、一又は複数の大容量テープ
ユニット及び／又はディスクドライブ（磁気、光学又は
半導体）を備えている。
【０００３】最近では、極めて信頼性の高いディスクア
レイデータ記憶システムが市販されている。カリフォル
ニア大学バークレーの研究グループは、“A Case for R
edundant Arrays of Inexpensive Disks(RAID)”，Patt
erson et al.，Proc.ACM SIGMOID，1988.6に、“廉価デ
ィスクの冗長アレイ（ＲＡＩＤ）”というアーキテクチ
ャとして５つのアーキテクチャを示し、多くの異なるタ
イプのディスクアレイを記載している。
レイデータ記憶システムが市販されている。カリフォル
ニア大学バークレーの研究グループは、“A Case for R
edundant Arrays of Inexpensive Disks(RAID)”，Patt
erson et al.，Proc.ACM SIGMOID，1988.6に、“廉価デ
ィスクの冗長アレイ（ＲＡＩＤ）”というアーキテクチ
ャとして５つのアーキテクチャを示し、多くの異なるタ
イプのディスクアレイを記載している。
【０００４】そのうちＲＡＩＤ１アーキテクチャでは、
「ミラー」データ記憶を構成するよう複数のデータ記憶
ユニットが対で使用され、各データ記憶ユニットの全デ
ータの複製コピーが、対を成す他のデータ記憶ユニット
上に保持される。ＲＡＩＤ１アーキテクチャは、特にタ
ンデムコンピュータ社によって数多く製造されている。
「ミラー」データ記憶を構成するよう複数のデータ記憶
ユニットが対で使用され、各データ記憶ユニットの全デ
ータの複製コピーが、対を成す他のデータ記憶ユニット
上に保持される。ＲＡＩＤ１アーキテクチャは、特にタ
ンデムコンピュータ社によって数多く製造されている。
【０００５】ＲＡＩＤ２アーキテクチャでは、データの
各ワードや各ワードに対する誤り検出訂正（ＥＤＣ）ビ
ットが、各ビット毎にそれぞれ別体のディスクドライブ
に記憶される。例えば米国特許第４，７２２，０８５号
（発明者：フローラ他）に開示されているディスクドラ
イブメモリは、複数の比較的小さく独立して動作するデ
ィスクサブシステムを用いて、大規模、大容量で極めて
高いフォールトトレランス及び極めて広いデータ転送帯
域幅を有するディスクドライブを実現している。データ
オーガナイザは、３２ビットの各データワードに７ビッ
トのＥＤＣを付加することにより、誤り検出訂正機能を
付与している。ＥＤＣとしては、周知のハミングコード
を用いる。この結果得られる３９ビットのワードは、３
９個のディスクドライブに各ディスク当たり１ビットず
つ書き込まれる。従って、３９個のディスクドライブの
内のいずれかが故障したとしても、残りの３８ビットを
用い、さらに各ディスクドライブから順次読み出される
各データワードをワードバイワードベースで用いること
により、元の３９ビットを再現できる。これにより、高
いフォールトトレランスを得ることが可能である。
各ワードや各ワードに対する誤り検出訂正（ＥＤＣ）ビ
ットが、各ビット毎にそれぞれ別体のディスクドライブ
に記憶される。例えば米国特許第４，７２２，０８５号
（発明者：フローラ他）に開示されているディスクドラ
イブメモリは、複数の比較的小さく独立して動作するデ
ィスクサブシステムを用いて、大規模、大容量で極めて
高いフォールトトレランス及び極めて広いデータ転送帯
域幅を有するディスクドライブを実現している。データ
オーガナイザは、３２ビットの各データワードに７ビッ
トのＥＤＣを付加することにより、誤り検出訂正機能を
付与している。ＥＤＣとしては、周知のハミングコード
を用いる。この結果得られる３９ビットのワードは、３
９個のディスクドライブに各ディスク当たり１ビットず
つ書き込まれる。従って、３９個のディスクドライブの
内のいずれかが故障したとしても、残りの３８ビットを
用い、さらに各ディスクドライブから順次読み出される
各データワードをワードバイワードベースで用いること
により、元の３９ビットを再現できる。これにより、高
いフォールトトレランスを得ることが可能である。
【０００６】ＲＡＩＤ３アーキテクチャの基本的な発想
は、各ディスクドライブ記憶ユニット内部にフォールト
又はデータエラーを検出する手段を持たせる点にある。
従って、誤りの位置を検出するための付加的な情報を記
憶する必要がない。すなわち、簡易型のパリティベース
誤り訂正を用いることができる。このアークテクチャで
は、故障が生じ得る全ての記憶ユニットの内容の排他的
論理和が求められ、これによりパリティ情報が生成され
る。得られたパリティ情報は、単一の冗長記憶ユニット
に記憶される。もしある記憶ユニットが故障したなら
ば、その記憶ユニット上のデータは、他の記憶ユニット
上のデータと冗長記憶ユニット上のパリティ情報との排
他的論理和を求めることによって再構築できる。必要で
あれば、故障したを新たな記憶ユニットと交換し、再構
築されたデータをその上に記憶させることも可能であ
る。このような構成は、ＲＡＩＤ１のようにミラー記憶
のためのディスクを必要とするアーキテクチャより有利
である。すなわち、誤り訂正等のための冗長な記憶ユニ
ットが、Ｎ個の記憶ユニット当たり１個で済む。ＲＡＩ
Ｄ３アーキテクチャの他の特徴としては、ＲＡＩＤ２と
同様に各ディスクドライブが接続状態で動作することの
他、単一のディスクドライブがパリティユニットとして
使用されることが挙げられる。ＲＡＩＤ３アーキテクチ
ャをインプリメントした例としては、マイクロポリス社
パラレルドライブアレイモデル１８０４ＳＣＳＩがあ
る。これは、４個のディスクドライブを並列かつ同期さ
せて使用すると共に、冗長パリティドライブ１個使用し
たものである。４個のディスクドライブのいずれかが故
障した場合、パリティディスクドライブ上に記憶された
パリティビットを用いることで対処できる。ＲＡＩＤ３
システムの他の例は、Ouchi の米国特許第４，０９２，
７３２号に記載されている。
は、各ディスクドライブ記憶ユニット内部にフォールト
又はデータエラーを検出する手段を持たせる点にある。
従って、誤りの位置を検出するための付加的な情報を記
憶する必要がない。すなわち、簡易型のパリティベース
誤り訂正を用いることができる。このアークテクチャで
は、故障が生じ得る全ての記憶ユニットの内容の排他的
論理和が求められ、これによりパリティ情報が生成され
る。得られたパリティ情報は、単一の冗長記憶ユニット
に記憶される。もしある記憶ユニットが故障したなら
ば、その記憶ユニット上のデータは、他の記憶ユニット
上のデータと冗長記憶ユニット上のパリティ情報との排
他的論理和を求めることによって再構築できる。必要で
あれば、故障したを新たな記憶ユニットと交換し、再構
築されたデータをその上に記憶させることも可能であ
る。このような構成は、ＲＡＩＤ１のようにミラー記憶
のためのディスクを必要とするアーキテクチャより有利
である。すなわち、誤り訂正等のための冗長な記憶ユニ
ットが、Ｎ個の記憶ユニット当たり１個で済む。ＲＡＩ
Ｄ３アーキテクチャの他の特徴としては、ＲＡＩＤ２と
同様に各ディスクドライブが接続状態で動作することの
他、単一のディスクドライブがパリティユニットとして
使用されることが挙げられる。ＲＡＩＤ３アーキテクチ
ャをインプリメントした例としては、マイクロポリス社
パラレルドライブアレイモデル１８０４ＳＣＳＩがあ
る。これは、４個のディスクドライブを並列かつ同期さ
せて使用すると共に、冗長パリティドライブ１個使用し
たものである。４個のディスクドライブのいずれかが故
障した場合、パリティディスクドライブ上に記憶された
パリティビットを用いることで対処できる。ＲＡＩＤ３
システムの他の例は、Ouchi の米国特許第４，０９２，
７３２号に記載されている。
【０００７】ＲＡＩＤ４アーキテクチャは、ＲＡＩＤ３
アーキテクチャと同様のパリティ誤り訂正技術を用いて
いるが、次の各点でより改良されたものである。まず、
各ディスクドライブのアクチュエータの動作を分離する
ことにより小ファイルのランダム読み出し性能を向上さ
せている。また、ブロックストライピングとして知られ
るように、各ディスクにデータを読み出し及び書き込む
際の最小単位（通常はディスクセクタ）をより大きくす
ることができる。ＲＡＩＤ４アーキテクチャは、更に、
パリティユニットとして使用される記憶ユニットが１個
である点を特徴としている。
アーキテクチャと同様のパリティ誤り訂正技術を用いて
いるが、次の各点でより改良されたものである。まず、
各ディスクドライブのアクチュエータの動作を分離する
ことにより小ファイルのランダム読み出し性能を向上さ
せている。また、ブロックストライピングとして知られ
るように、各ディスクにデータを読み出し及び書き込む
際の最小単位（通常はディスクセクタ）をより大きくす
ることができる。ＲＡＩＤ４アーキテクチャは、更に、
パリティユニットとして使用される記憶ユニットが１個
である点を特徴としている。
【０００８】ＲＡＩＤ５アーキテクチャは、パリティ誤
り訂正技術及び独立アクチュエータの点で、ＲＡＩＤ４
アーキテクチャと共通する思想に基づいている。ただ
し、使用可能な全ディスクドライブにデータ及びパリテ
ィ情報を分散させることによって、書き込み特性を改善
している。通常、セットを構成するＮ＋１個の記憶ユニ
ット（いわゆる冗長群）は、それぞれ、同じ大きさのア
ドレス領域（ブロック）の集合として扱われる。通常、
各記憶ユニットのブロック数は等しい。冗長群中の各記
憶ユニットは個別にアドレス空間を形成しており、各記
憶ユニットにおいて同じアドレス範囲を占有するブロッ
クの集合はストライプと呼ばれる。従って、各ストライ
プは、Ｎ＋１個のブロックから構成されている。これら
のうちＮ個はデータブロック、他の１個はパリティブロ
ックである。パリティブロックは、当該ストライプのパ
リティ情報から構成されている。ストライプが異なる
と、パリティブロックが存在するブロックも異なる。冗
長群中のデータを変形（modify）するたびに実行される
パリティ更新動作は、従って、逐次異なる記憶ユニット
に分散して実行されるため、ある特定の記憶ユニットに
パリティ更新動作が集中することはない。例えば、ある
ＲＡＩＤ５システムが５個のディスクドライブから構成
されているとする。このシステムでは、第１ストライプ
のパリティ情報は第５ドライブに、第２ストライプのパ
リティ情報は第４ドライブに、第３ストライプのパリテ
ィ情報は第３ドライブに、それぞれ書き込まれるといっ
た具合に、ストライプの番号とドライブの番号はヘリカ
ルな関係を有している（もちろん、他の関係も可能であ
る）。従って、ＲＡＩＤ４のようにあるディスクドライ
ブが全パリティ情報を記憶することはない。ＲＡＩＤ５
は、例えばクラーク他の米国特許第４，７６１，７８５
号に記載されている。
り訂正技術及び独立アクチュエータの点で、ＲＡＩＤ４
アーキテクチャと共通する思想に基づいている。ただ
し、使用可能な全ディスクドライブにデータ及びパリテ
ィ情報を分散させることによって、書き込み特性を改善
している。通常、セットを構成するＮ＋１個の記憶ユニ
ット（いわゆる冗長群）は、それぞれ、同じ大きさのア
ドレス領域（ブロック）の集合として扱われる。通常、
各記憶ユニットのブロック数は等しい。冗長群中の各記
憶ユニットは個別にアドレス空間を形成しており、各記
憶ユニットにおいて同じアドレス範囲を占有するブロッ
クの集合はストライプと呼ばれる。従って、各ストライ
プは、Ｎ＋１個のブロックから構成されている。これら
のうちＮ個はデータブロック、他の１個はパリティブロ
ックである。パリティブロックは、当該ストライプのパ
リティ情報から構成されている。ストライプが異なる
と、パリティブロックが存在するブロックも異なる。冗
長群中のデータを変形（modify）するたびに実行される
パリティ更新動作は、従って、逐次異なる記憶ユニット
に分散して実行されるため、ある特定の記憶ユニットに
パリティ更新動作が集中することはない。例えば、ある
ＲＡＩＤ５システムが５個のディスクドライブから構成
されているとする。このシステムでは、第１ストライプ
のパリティ情報は第５ドライブに、第２ストライプのパ
リティ情報は第４ドライブに、第３ストライプのパリテ
ィ情報は第３ドライブに、それぞれ書き込まれるといっ
た具合に、ストライプの番号とドライブの番号はヘリカ
ルな関係を有している（もちろん、他の関係も可能であ
る）。従って、ＲＡＩＤ４のようにあるディスクドライ
ブが全パリティ情報を記憶することはない。ＲＡＩＤ５
は、例えばクラーク他の米国特許第４，７６１，７８５
号に記載されている。
【０００９】
【発明が解決しようとする課題】ＲＡＩＤ４と同様に、
ＲＡＩＤ５には、データブロックの変形の際にリードモ
ディファイドライトシーケンスが必要である。このシー
ケンスは、少なくとも４個の記憶ユニットに対する入出
力（Ｉ／Ｏ）アクセス、すなわち２個の読み出し及び２
個の書き込みから構成されている。具体的には、古いパ
リティブロックと古いデータブロックとが読み出され、
両者の排他的論理和が求められ、得られた排他的論理和
と新たなデータブロックとの排他的論理和が求められ
る。これにより得られるパリティブロックと上記新たな
データブロックはその後ディスクドライブへ書き込まれ
る。古いパリティブロックと古いデータブロックに係る
合計２個の読み出し動作は平行して実行でき、同様に、
新たなパリティブロックと新たなデータブロックに係る
合計２個の書き込み動作も平行して実行できる。従っ
て、ＲＡＩＤ４又はＲＡＩＤ５におけるデータブロック
の変形には、予備的な読み出し動作が不要である従来の
ディスクでのそれよりも長い時間がかかる。すなわち、
ＲＡＩＤ４又はＲＡＩＤ５においてデータブロックの変
形に係る書き込み動作を実行するにためには、読み出し
を実行した後ディスクドライブが回転して前位置に戻る
まで、待たなければならない。この回転待ち時間だけ
で、通常、データ変形動作に必要な時間のほぼ５０％を
占める。更に、データ変形動作を継続している間、２個
のディスク記憶ユニットが占有されるため、システム全
体のスループットが制限されてしまう。
ＲＡＩＤ５には、データブロックの変形の際にリードモ
ディファイドライトシーケンスが必要である。このシー
ケンスは、少なくとも４個の記憶ユニットに対する入出
力（Ｉ／Ｏ）アクセス、すなわち２個の読み出し及び２
個の書き込みから構成されている。具体的には、古いパ
リティブロックと古いデータブロックとが読み出され、
両者の排他的論理和が求められ、得られた排他的論理和
と新たなデータブロックとの排他的論理和が求められ
る。これにより得られるパリティブロックと上記新たな
データブロックはその後ディスクドライブへ書き込まれ
る。古いパリティブロックと古いデータブロックに係る
合計２個の読み出し動作は平行して実行でき、同様に、
新たなパリティブロックと新たなデータブロックに係る
合計２個の書き込み動作も平行して実行できる。従っ
て、ＲＡＩＤ４又はＲＡＩＤ５におけるデータブロック
の変形には、予備的な読み出し動作が不要である従来の
ディスクでのそれよりも長い時間がかかる。すなわち、
ＲＡＩＤ４又はＲＡＩＤ５においてデータブロックの変
形に係る書き込み動作を実行するにためには、読み出し
を実行した後ディスクドライブが回転して前位置に戻る
まで、待たなければならない。この回転待ち時間だけ
で、通常、データ変形動作に必要な時間のほぼ５０％を
占める。更に、データ変形動作を継続している間、２個
のディスク記憶ユニットが占有されるため、システム全
体のスループットが制限されてしまう。
【００１０】更に、一般には、第５の記憶ユニットに対
するＩ／Ｏアクセスも発生する。すなわち、初期的に新
たなデータを生成するには、ほとんどの場合古いデータ
ブロックが読み出され、その後ＣＰＵでデータ変形動作
が実行されることにより新たなデータブロックが生成さ
れるが、新たなパリティブロックを演算するためには記
憶ユニットコントローラが古いデータブロックを再度読
み出さなければならない。このような第５のＩ／Ｏアク
セスは、ＣＰＵで新たなデータブロックを完全に生成
し、かつ新たなデータブロックを古いデータブロックブ
ロック上に重ね書きする場合にのみ、回避されうる。
するＩ／Ｏアクセスも発生する。すなわち、初期的に新
たなデータを生成するには、ほとんどの場合古いデータ
ブロックが読み出され、その後ＣＰＵでデータ変形動作
が実行されることにより新たなデータブロックが生成さ
れるが、新たなパリティブロックを演算するためには記
憶ユニットコントローラが古いデータブロックを再度読
み出さなければならない。このような第５のＩ／Ｏアク
セスは、ＣＰＵで新たなデータブロックを完全に生成
し、かつ新たなデータブロックを古いデータブロックブ
ロック上に重ね書きする場合にのみ、回避されうる。
【００１１】このような書き込み特性ペナルティを有す
るにもかかわらず、ＲＡＩＤ５は、一般に普及し始めて
いる。それは、冗長度、良好な読み出し特性、優れた書
き込み特性を付与するためのオーバヘッドコストを抑え
つつ、高データ信頼性を実現しているからである。しか
しながら、やはり、冗長アレイデータ記憶サブシステム
の性能を改善できることが望まれている。特に、必要と
なる記憶ユニットアクセス数を最小限に抑制することに
よってＲＡＩＤ５記憶サブシステムの性能を改善するこ
とが、要望されている。
るにもかかわらず、ＲＡＩＤ５は、一般に普及し始めて
いる。それは、冗長度、良好な読み出し特性、優れた書
き込み特性を付与するためのオーバヘッドコストを抑え
つつ、高データ信頼性を実現しているからである。しか
しながら、やはり、冗長アレイデータ記憶サブシステム
の性能を改善できることが望まれている。特に、必要と
なる記憶ユニットアクセス数を最小限に抑制することに
よってＲＡＩＤ５記憶サブシステムの性能を改善するこ
とが、要望されている。
【００１２】本発明は、これらの問題を解決するもので
ある。
ある。
【００１３】
【課題を解決するための手段】本発明は、冗長記憶アレ
イシステムの入出力特性を改善する方法及び装置を提供
するものである。特に、本発明は、冗長記憶アレイシス
テムのコントローラ内に配置された“特殊パリティ”キ
ャッシング手段と、“残存冗長度行パリティ”（ＲＲＲ
−パリティ）ブロックたる量を求めキャッシングするコ
ントローラ手段と、を備える。ＲＲＲ−パリティブロッ
クは、ある冗長度行の古いデータ（ＯＤ）ブロックと等
しい。このＯＤブロックは、同一の冗長度行から読み出
された古いパリティ（ＯＰ）ブロックとの排他的論理和
演算の対象となる。ＯＤブロックには有用なデータが含
まれている必要はなく、冗長度行のパリティブロックを
演算するために使用されるビットパターンを見るための
ものであることに注意せよ。ＲＲＲ−パリティブロック
をキャッシングすることにより、書き込みインテンシブ
記憶ユニット動作は、最大３入出力（Ｉ／Ｏ）アクセス
分まで低減可能である。
イシステムの入出力特性を改善する方法及び装置を提供
するものである。特に、本発明は、冗長記憶アレイシス
テムのコントローラ内に配置された“特殊パリティ”キ
ャッシング手段と、“残存冗長度行パリティ”（ＲＲＲ
−パリティ）ブロックたる量を求めキャッシングするコ
ントローラ手段と、を備える。ＲＲＲ−パリティブロッ
クは、ある冗長度行の古いデータ（ＯＤ）ブロックと等
しい。このＯＤブロックは、同一の冗長度行から読み出
された古いパリティ（ＯＰ）ブロックとの排他的論理和
演算の対象となる。ＯＤブロックには有用なデータが含
まれている必要はなく、冗長度行のパリティブロックを
演算するために使用されるビットパターンを見るための
ものであることに注意せよ。ＲＲＲ−パリティブロック
をキャッシングすることにより、書き込みインテンシブ
記憶ユニット動作は、最大３入出力（Ｉ／Ｏ）アクセス
分まで低減可能である。
【００１４】本発明においては、ＯＤブロックが読み出
される際、対応するＲＲＲ−パリティブロックとの関連
でパリティキャッシング手段がチェックされる。これに
は次の２つの場合がある。
される際、対応するＲＲＲ−パリティブロックとの関連
でパリティキャッシング手段がチェックされる。これに
は次の２つの場合がある。
【００１５】（１）第１の場合は、キャッシュミスの場
合である。この場合には、読み出されたＯＤブロックに
対応するＯＰブロックも読み出され、これらに基づきＲ
ＲＲ−パリティブロックが演算及びキャッシングされ
る。この場合、前にアクセスされていないＯＤブロック
を読み出しＲＲＲ−パリティを発生するために、合計２
回の記憶ユニットＩ／Ｏアクセスが必要である。
合である。この場合には、読み出されたＯＤブロックに
対応するＯＰブロックも読み出され、これらに基づきＲ
ＲＲ−パリティブロックが演算及びキャッシングされ
る。この場合、前にアクセスされていないＯＤブロック
を読み出しＲＲＲ−パリティを発生するために、合計２
回の記憶ユニットＩ／Ｏアクセスが必要である。
【００１６】（２）第２の場合は、キャッシュヒットの
場合である。この場合には、所望のＯＤブロックに対応
するＲＲＲ−パリティブロックが既にキャッシュされて
いるため、ＯＤブロックの再読み出しのみで足りる。こ
の場合、前にアクセスされたＯＤブロックを読み出すた
めに、合計１回の記憶ユニット入出力アクセスが必要で
ある。
場合である。この場合には、所望のＯＤブロックに対応
するＲＲＲ−パリティブロックが既にキャッシュされて
いるため、ＯＤブロックの再読み出しのみで足りる。こ
の場合、前にアクセスされたＯＤブロックを読み出すた
めに、合計１回の記憶ユニット入出力アクセスが必要で
ある。
【００１７】いずれの場合でも、読み出されたＯＤブロ
ックのＣＰＵへの転送は、キャッシュチェック及び対応
するＯＰブロックの読み出しと、独立して実行される。
ックのＣＰＵへの転送は、キャッシュチェック及び対応
するＯＰブロックの読み出しと、独立して実行される。
【００１８】このような動作によって記憶装置上のデー
タを変形する場合としては、３種類の場合がある。第１
の場合は、ＯＤブロックを変形して新たなデータ（Ｎ
Ｄ）ブロックを生成する場合である。第２の場合は、Ｏ
Ｄブロックに基づかずにＣＰＵでＮＤブロックを生成
し、ＮＤブロックをＯＤブロック上に重ね書きする場合
である。第３の場合は、先に書き込まれたデータブロッ
クをＣＰＵで再度変形し、対応する最近書き込まれたデ
ータブロック上に重ね書きする場合である。
タを変形する場合としては、３種類の場合がある。第１
の場合は、ＯＤブロックを変形して新たなデータ（Ｎ
Ｄ）ブロックを生成する場合である。第２の場合は、Ｏ
Ｄブロックに基づかずにＣＰＵでＮＤブロックを生成
し、ＮＤブロックをＯＤブロック上に重ね書きする場合
である。第３の場合は、先に書き込まれたデータブロッ
クをＣＰＵで再度変形し、対応する最近書き込まれたデ
ータブロック上に重ね書きする場合である。
【００１９】第１の場合には、ＣＰＵは記憶ユニットか
らＯＤブロックを読み出し、データを変形してＮＤブロ
ックを生成する。ＮＤブロックを書き込む際、パリティ
キャッシング手段は、対応するＲＲＲ−パリティブロッ
クとの関連でチェックされる。これにはさらに、２種類
の状況がある。
らＯＤブロックを読み出し、データを変形してＮＤブロ
ックを生成する。ＮＤブロックを書き込む際、パリティ
キャッシング手段は、対応するＲＲＲ−パリティブロッ
クとの関連でチェックされる。これにはさらに、２種類
の状況がある。
【００２０】（１）第１の状況は、キャッシュミスであ
る。この状況では、重ね書きすべきＯＤブロックが、対
応するＯＰブロックと共に読み出される。さらに、読み
出されたＯＰブロックとＯＤブロックの排他的論理和が
求められ、これによりＲＲＲ−パリティブロックが生成
される。生成されたＲＲＲ−パリティブロックは、パリ
ティキャッシュ手段により記憶される。さらに、ＲＲＲ
−パリティブロックとＮＤブロックの排他的論理和演算
により、新たなパリティ（ＮＰ）ブロックが生成され
る。生成されたＮＰブロック及びＮＤブロックは、記憶
ユニットへ書き込まれる。このように、キャッシュミス
があった場合にＯＤブロックに基づくＮＤブロックを書
き込むために、原読み出し動作に必要な入出力アクセス
数に加え、４回の記憶ユニット入出力アクセスが、必要
となる。
る。この状況では、重ね書きすべきＯＤブロックが、対
応するＯＰブロックと共に読み出される。さらに、読み
出されたＯＰブロックとＯＤブロックの排他的論理和が
求められ、これによりＲＲＲ−パリティブロックが生成
される。生成されたＲＲＲ−パリティブロックは、パリ
ティキャッシュ手段により記憶される。さらに、ＲＲＲ
−パリティブロックとＮＤブロックの排他的論理和演算
により、新たなパリティ（ＮＰ）ブロックが生成され
る。生成されたＮＰブロック及びＮＤブロックは、記憶
ユニットへ書き込まれる。このように、キャッシュミス
があった場合にＯＤブロックに基づくＮＤブロックを書
き込むために、原読み出し動作に必要な入出力アクセス
数に加え、４回の記憶ユニット入出力アクセスが、必要
となる。
【００２１】（２）第２の状況は、キャッシュヒットで
ある。この状況では、すでにある時点において、重ね書
きすべきＯＤブロックが読み出されさらに対応するＲＲ
Ｒ−パリティブロックが得られていると見なすことがで
きる。この場合には、ＯＤブロック及びＯＰブロックを
再び読み出す必要がない。その代わりに、ＮＤブロック
とＲＲＲ−パリティブロックの排他的論理和演算が行わ
れ、ＮＰブロックが生成される。ＮＰブロック及びＮＤ
ブロックは、記憶ユニットへ書き込まれる。このよう
に、キャッシュヒットがあった場合にＯＤブロックに基
づくＮＤブロックを書き込むために、合計２回の記憶ユ
ニット入出力アクセスが、必要となる。
ある。この状況では、すでにある時点において、重ね書
きすべきＯＤブロックが読み出されさらに対応するＲＲ
Ｒ−パリティブロックが得られていると見なすことがで
きる。この場合には、ＯＤブロック及びＯＰブロックを
再び読み出す必要がない。その代わりに、ＮＤブロック
とＲＲＲ−パリティブロックの排他的論理和演算が行わ
れ、ＮＰブロックが生成される。ＮＰブロック及びＮＤ
ブロックは、記憶ユニットへ書き込まれる。このよう
に、キャッシュヒットがあった場合にＯＤブロックに基
づくＮＤブロックを書き込むために、合計２回の記憶ユ
ニット入出力アクセスが、必要となる。
【００２２】第２の場合には、ＣＰＵは、ＯＤブロック
に重ね書きすべきＮＤブロックを生成させる。ＣＰＵは
それ自身でＮＤブロックを生成するので、ＯＤブロック
を読み出してこれをＣＰＵへ伝送する記憶ユニット入出
力アクセスは必要なくなる。ＮＤブロックを書き込む際
には、対応するＲＲＲ−パリティブロックに対してパリ
ティキャッシング手段がチェックされる。この場合、次
の２種類の状況が存在する。
に重ね書きすべきＮＤブロックを生成させる。ＣＰＵは
それ自身でＮＤブロックを生成するので、ＯＤブロック
を読み出してこれをＣＰＵへ伝送する記憶ユニット入出
力アクセスは必要なくなる。ＮＤブロックを書き込む際
には、対応するＲＲＲ−パリティブロックに対してパリ
ティキャッシング手段がチェックされる。この場合、次
の２種類の状況が存在する。
【００２３】（１）第１の状況はキャッシュミスであ
る。この状況では、重ね書きすべきＯＤブロックが対応
するＯＰブロックと共に読み出される。さらに、ＯＰブ
ロックとＯＤブロックの排他的論理和演算によりＲＲＲ
−パリティブロックが生成され、パリティキャッシング
手段に記憶される。ＮＰブロックは、ＲＲＲ−パリティ
ブロックとＮＤブロックの排他的論理和演算により生成
される。ＮＰブロック及びＮＤブロックは、記憶ユニッ
トへ書き込まれる。このように、キャッシュミスがある
場合にＯＤブロックに基づかないＣＰＵ生成ＮＤブロッ
クを書き込むためには、合計４回の記憶ユニットＩ／Ｏ
アクセスが必要となる。
る。この状況では、重ね書きすべきＯＤブロックが対応
するＯＰブロックと共に読み出される。さらに、ＯＰブ
ロックとＯＤブロックの排他的論理和演算によりＲＲＲ
−パリティブロックが生成され、パリティキャッシング
手段に記憶される。ＮＰブロックは、ＲＲＲ−パリティ
ブロックとＮＤブロックの排他的論理和演算により生成
される。ＮＰブロック及びＮＤブロックは、記憶ユニッ
トへ書き込まれる。このように、キャッシュミスがある
場合にＯＤブロックに基づかないＣＰＵ生成ＮＤブロッ
クを書き込むためには、合計４回の記憶ユニットＩ／Ｏ
アクセスが必要となる。
【００２４】（２）第２の状況はキャッシュヒットであ
る。この状況では、重ね書きすべきＯＤブロックは最近
読み出されておりＲＲＲ−パリティブロックは既にキャ
ッシュされていると見なすことができる。ＯＤブロック
とＯＰブロックの再読み出しは必要ない。その代わり、
ＮＤブロックとＲＲＲ−パリティブロックの排他的論理
和演算により、ＮＰブロックが生成される。ＮＰブロッ
ク及びＮＤブロックは記憶ユニットへ書き込まれる。こ
のように、キャッシュヒットが存在する場合にＯＤブロ
ックに基づかないＣＰＵ生成ＮＤブロックを初期的に書
き込むために、合計２回の記憶ユニットＩ／Ｏアクセス
が、必要となる。
る。この状況では、重ね書きすべきＯＤブロックは最近
読み出されておりＲＲＲ−パリティブロックは既にキャ
ッシュされていると見なすことができる。ＯＤブロック
とＯＰブロックの再読み出しは必要ない。その代わり、
ＮＤブロックとＲＲＲ−パリティブロックの排他的論理
和演算により、ＮＰブロックが生成される。ＮＰブロッ
ク及びＮＤブロックは記憶ユニットへ書き込まれる。こ
のように、キャッシュヒットが存在する場合にＯＤブロ
ックに基づかないＣＰＵ生成ＮＤブロックを初期的に書
き込むために、合計２回の記憶ユニットＩ／Ｏアクセス
が、必要となる。
【００２５】第３の場合は、先の２つの場合のキャッシ
ュヒット状況の続きである。すなわち、ＮＤブロックが
ＣＰＵによって更に変形されることによりＮＤ´ブロッ
クが生成されたとき、書き込み動作においてキャッシュ
ヒットが再び発生した時には、対応するＲＲＲ−パリテ
ィブロックとＮＤ´ブロックの排他的論理和演算により
新たなパリティブロックＮＰ´が生成され、ＮＤ´ブロ
ックとＮＰ´ブロックが記憶ユニットに書き込まれる。
このように、最近書き込まれたＮＤブロックを変形書き
込みするために、合計２回の記憶ユニットＩ／Ｏアクセ
スが、必要となる。
ュヒット状況の続きである。すなわち、ＮＤブロックが
ＣＰＵによって更に変形されることによりＮＤ´ブロッ
クが生成されたとき、書き込み動作においてキャッシュ
ヒットが再び発生した時には、対応するＲＲＲ−パリテ
ィブロックとＮＤ´ブロックの排他的論理和演算により
新たなパリティブロックＮＰ´が生成され、ＮＤ´ブロ
ックとＮＰ´ブロックが記憶ユニットに書き込まれる。
このように、最近書き込まれたＮＤブロックを変形書き
込みするために、合計２回の記憶ユニットＩ／Ｏアクセ
スが、必要となる。
【００２６】また、本発明は、ＲＲＲ−パリティブロッ
ク生成動作を、キャッシュミスが存在するＯＤブロック
の読み出し毎には行わないように構成できる。この場
合、代わりに、ＲＲＲ−パリティブロックを、書き込み
サイクル上のキャッシュミス後にのみ発生させる。これ
により、先に述べた全ての読み出しに対し、冗長度行の
パリティ記憶ユニットへのＩ／Ｏアクセスを省略するこ
とができる。
ク生成動作を、キャッシュミスが存在するＯＤブロック
の読み出し毎には行わないように構成できる。この場
合、代わりに、ＲＲＲ−パリティブロックを、書き込み
サイクル上のキャッシュミス後にのみ発生させる。これ
により、先に述べた全ての読み出しに対し、冗長度行の
パリティ記憶ユニットへのＩ／Ｏアクセスを省略するこ
とができる。
【００２７】本発明の好適な実施例の詳細は、添付の図
面及び以下の説明に記載されている。本発明の詳細が認
識できれば、多くの付加的更新や変形は当業者にとって
自明となろう。
面及び以下の説明に記載されている。本発明の詳細が認
識できれば、多くの付加的更新や変形は当業者にとって
自明となろう。
【００２８】
【実施例】この欄の記載を通じて示される好適な各実施
例は、本発明方法がこれに限定されるものではなく、例
示的なものとして考えるべきである。
例は、本発明方法がこれに限定されるものではなく、例
示的なものとして考えるべきである。
【００２９】背景的情報 図１は、一般化された従来技術に係るＲＡＩＤシステム
のブロック図である。図に示されるように、ＣＰＵ１
は、入出力（Ｉ／Ｏ）バス２によりアレイコントローラ
３に接続されている。アレイコントローラ３は、一又は
複数のデバイスバス、例えばＳＣＳＩバス４により、複
数の記憶ユニットＳ１〜Ｓ５の各々に接続されている。
ただし、図では５個になっているが、これは一例にすぎ
ない。アレイコントローラ３は、ＣＰＵ１から独立して
記憶ユニットＳ１〜Ｓ５を制御するプログラマブルマル
チタスクプロセッサを有するのが好ましい。このような
プロセッサとしては、例えば、ＭＩＰＳ社（カリフォル
ニア州サニーベール）製のＭＩＰＳ Ｒ３０００ ＲＩ
ＳＣプロセッサ（商品名）を用いることができる。
のブロック図である。図に示されるように、ＣＰＵ１
は、入出力（Ｉ／Ｏ）バス２によりアレイコントローラ
３に接続されている。アレイコントローラ３は、一又は
複数のデバイスバス、例えばＳＣＳＩバス４により、複
数の記憶ユニットＳ１〜Ｓ５の各々に接続されている。
ただし、図では５個になっているが、これは一例にすぎ
ない。アレイコントローラ３は、ＣＰＵ１から独立して
記憶ユニットＳ１〜Ｓ５を制御するプログラマブルマル
チタスクプロセッサを有するのが好ましい。このような
プロセッサとしては、例えば、ＭＩＰＳ社（カリフォル
ニア州サニーベール）製のＭＩＰＳ Ｒ３０００ ＲＩ
ＳＣプロセッサ（商品名）を用いることができる。
【００３０】記憶ユニットＳ１〜Ｓ５は、種々の方法に
て、一又は複数の冗長度群へ分割しグループ分けするこ
とができる。しかし、説明の簡略化のため、以下に述べ
る例では、全記憶ユニットＳ１〜Ｓ５を包含する単一の
冗長度群のみを用いる。
て、一又は複数の冗長度群へ分割しグループ分けするこ
とができる。しかし、説明の簡略化のため、以下に述べ
る例では、全記憶ユニットＳ１〜Ｓ５を包含する単一の
冗長度群のみを用いる。
【００３１】当該技術分野において周知のように、各記
憶ユニットＳ１〜Ｓ５は、データ又は冗長度情報を記憶
する複数のブロックを有している。このような冗長記憶
アレイの最も一般的な形態では、冗長度情報は、冗長度
行又はストライプにおける全データブロックの単なる排
他的論理和である。冗長度行又はストライプは、単一尾
冗長度群（ここでは全記憶ユニットＳ１〜Ｓ５）に亘る
複数のブロックにより構成される。従って、全冗長度情
報が一の記憶ユニット、例えばＳ５に記憶されるＲＡＩ
Ｄ４アーキテクチャにおいて、各記憶ユニットＳ１〜Ｓ
５が２００個のブロックＢ１〜Ｂ２００を有し、各冗長
度行が１ブロックの深さを有するとすると、ある行ｎの
冗長度又はパリティのＰは、次の式により演算され、Ｓ
５上に記憶される。
憶ユニットＳ１〜Ｓ５は、データ又は冗長度情報を記憶
する複数のブロックを有している。このような冗長記憶
アレイの最も一般的な形態では、冗長度情報は、冗長度
行又はストライプにおける全データブロックの単なる排
他的論理和である。冗長度行又はストライプは、単一尾
冗長度群（ここでは全記憶ユニットＳ１〜Ｓ５）に亘る
複数のブロックにより構成される。従って、全冗長度情
報が一の記憶ユニット、例えばＳ５に記憶されるＲＡＩ
Ｄ４アーキテクチャにおいて、各記憶ユニットＳ１〜Ｓ
５が２００個のブロックＢ１〜Ｂ２００を有し、各冗長
度行が１ブロックの深さを有するとすると、ある行ｎの
冗長度又はパリティのＰは、次の式により演算され、Ｓ
５上に記憶される。
【００３２】Ｐｎ＝Ｓ１ｎ ＥＯＲ Ｓ２ｎ ＥＯＲ
Ｓ３ｎ ＥＯＲ Ｓ４ｎ 同様に、記憶ユニットＳ１〜Ｓ４のいずれかが故障した
場合に、故障した記憶ユニット上の全データブロック
は、他の記憶ユニット上の対応するデータブロック及び
パリティブロックから演算・再構築できることが周知で
ある。これは、各ブロックの排他的論理和演算により実
現できる。例えば、記憶ユニットＳ１が故障した場合に
は、Ｓ１上のデータは、次のように、ブロックバイブロ
ックベースで再演算できる。
Ｓ３ｎ ＥＯＲ Ｓ４ｎ 同様に、記憶ユニットＳ１〜Ｓ４のいずれかが故障した
場合に、故障した記憶ユニット上の全データブロック
は、他の記憶ユニット上の対応するデータブロック及び
パリティブロックから演算・再構築できることが周知で
ある。これは、各ブロックの排他的論理和演算により実
現できる。例えば、記憶ユニットＳ１が故障した場合に
は、Ｓ１上のデータは、次のように、ブロックバイブロ
ックベースで再演算できる。
【００３３】Ｓ１Ｄａｔａｎ＝Ｐｎ ＥＯＲ Ｓ２ｎ
ＥＯＲ Ｓ３ｎ ＥＯＲ Ｓ４ｎ 好適な実施例の構造 図２は、本発明の好適な実施例のブロック図である。こ
の図が図１と異なる点は、アレイコントローラ３に接続
されたＲＲＲ−パリティキャッシュ５を備えている点で
ある。この図では、ＲＲＲ−パリティキャッシュ５はア
レイコントローラ３と別個の部品として示されている
が、アレイコントローラ３の回路の一部としてもよい。
ＥＯＲ Ｓ３ｎ ＥＯＲ Ｓ４ｎ 好適な実施例の構造 図２は、本発明の好適な実施例のブロック図である。こ
の図が図１と異なる点は、アレイコントローラ３に接続
されたＲＲＲ−パリティキャッシュ５を備えている点で
ある。この図では、ＲＲＲ−パリティキャッシュ５はア
レイコントローラ３と別個の部品として示されている
が、アレイコントローラ３の回路の一部としてもよい。
【００３４】一般に、キャッシュは、小容量の高速固体
ランダムアクセスメモリ（ＲＡＭ）である。通常は、よ
り低速のデータ記憶ユニット、例えばペリフェラルデー
タ記憶ユニット上の情報の一部を記憶する。これによ
り、低速記憶媒体から直接読み出す場合と異なり、必要
な情報を必要なときにキャッシュから高速で得られる。
一般に、プロセッサがペリフェラルデータ記憶ユニット
へ読み出し要求を発すると、まずキャッシュがチェック
され、アドレスされたデータが存在し有効であるかどう
か判定される。この判定が成立する（キャッシュヒッ
ト）と、データはキャッシュからプロセッサへ供給され
る。逆に成立しない場合（キャッシュミス）、データは
ペリフェラルデータ記憶装置から読み出され、プロセッ
サに供給される。加えて、新たに読み出されたデータ
は、今後のアクセスのためにキャッシュ内に記憶され
る。もしキャッシュに十分な空きスペースが存在しない
場合には、新たに読み出されたデータはキャッシュ内の
より古いデータに重ね書きされる。
ランダムアクセスメモリ（ＲＡＭ）である。通常は、よ
り低速のデータ記憶ユニット、例えばペリフェラルデー
タ記憶ユニット上の情報の一部を記憶する。これによ
り、低速記憶媒体から直接読み出す場合と異なり、必要
な情報を必要なときにキャッシュから高速で得られる。
一般に、プロセッサがペリフェラルデータ記憶ユニット
へ読み出し要求を発すると、まずキャッシュがチェック
され、アドレスされたデータが存在し有効であるかどう
か判定される。この判定が成立する（キャッシュヒッ
ト）と、データはキャッシュからプロセッサへ供給され
る。逆に成立しない場合（キャッシュミス）、データは
ペリフェラルデータ記憶装置から読み出され、プロセッ
サに供給される。加えて、新たに読み出されたデータ
は、今後のアクセスのためにキャッシュ内に記憶され
る。もしキャッシュに十分な空きスペースが存在しない
場合には、新たに読み出されたデータはキャッシュ内の
より古いデータに重ね書きされる。
【００３５】本発明においては、ＲＲＲ−パリティキャ
ッシュ５は、記憶ユニットＳ１〜Ｓ５から読み出された
データをキャッシングするだけのものではない。ＲＲＲ
−パリティキャッシュ５は、記憶ユニットＳ１〜Ｓ５の
内容から求めた情報をキャッシングするために使用され
る。特に、ＲＲＲ−パリティキャッシュ５は、残存冗長
度行パリティ（ＲＲＲ−パリティ）ブロックたる量を記
憶する。ある冗長度行ＲＲＲ−パリティブロックは、同
じ冗長度行から読み出され現在存在しているデータブロ
ック又は古いパリティ（ＯＰ）ブロックと、同じ冗長度
行から読み出され現在存在している又は古いデータ（Ｏ
Ｄ）ブロックと、の排他的論理和に等しい。すなわち、 ＲＲＲ−パリティｎ＝ＯＰｎ ＥＯＲ ＯＤｎ ただし、ＯＤブロックは有用なデータを有している必要
はない。ＯＤブロックは、ある冗長度行のパリティブロ
ックを演算するために使用されたビットパターンを示す
ものである。このように、例えば、記憶ユニットが最初
に初期化されたとき、各データ記憶領域は特殊化された
又はランダムなビットパターンを含むこととなる。各デ
ータブロックの内容にかかわらず、冗長度ブロックは、
冗長度行における全データブロックの実際の（現在の）
内容から演算されなければならない。
ッシュ５は、記憶ユニットＳ１〜Ｓ５から読み出された
データをキャッシングするだけのものではない。ＲＲＲ
−パリティキャッシュ５は、記憶ユニットＳ１〜Ｓ５の
内容から求めた情報をキャッシングするために使用され
る。特に、ＲＲＲ−パリティキャッシュ５は、残存冗長
度行パリティ（ＲＲＲ−パリティ）ブロックたる量を記
憶する。ある冗長度行ＲＲＲ−パリティブロックは、同
じ冗長度行から読み出され現在存在しているデータブロ
ック又は古いパリティ（ＯＰ）ブロックと、同じ冗長度
行から読み出され現在存在している又は古いデータ（Ｏ
Ｄ）ブロックと、の排他的論理和に等しい。すなわち、 ＲＲＲ−パリティｎ＝ＯＰｎ ＥＯＲ ＯＤｎ ただし、ＯＤブロックは有用なデータを有している必要
はない。ＯＤブロックは、ある冗長度行のパリティブロ
ックを演算するために使用されたビットパターンを示す
ものである。このように、例えば、記憶ユニットが最初
に初期化されたとき、各データ記憶領域は特殊化された
又はランダムなビットパターンを含むこととなる。各デ
ータブロックの内容にかかわらず、冗長度ブロックは、
冗長度行における全データブロックの実際の（現在の）
内容から演算されなければならない。
【００３６】ＲＲＲ−パリティキャッシュ５は、あるい
は物理的に分離されたキャッシュユニットとして、ある
いはアレイコントローラ３内のメモリの一部として、種
々の方法で実現できる。その際、キャッシュをアドレス
及び制御するための専用ハードウェアや、アレイコント
ローラ３のタスクとして実行されるコンピュータプログ
ラムを用いる。更に、ＲＲＲ−パリティキャッシュ５に
係るキャッシングアルゴリズムには、キャッシュ内でデ
ータをパージするための周知アルゴリズムのいずれかと
することができる。例えば、“Least Recently Used ”
アルゴリズムによれば、キャッシュ内に記憶されている
情報の使用頻度がトラック毎に保持され、キャッシュが
記憶空間外にあるときに、最も最近に使用された情報が
パージされる。
は物理的に分離されたキャッシュユニットとして、ある
いはアレイコントローラ３内のメモリの一部として、種
々の方法で実現できる。その際、キャッシュをアドレス
及び制御するための専用ハードウェアや、アレイコント
ローラ３のタスクとして実行されるコンピュータプログ
ラムを用いる。更に、ＲＲＲ−パリティキャッシュ５に
係るキャッシングアルゴリズムには、キャッシュ内でデ
ータをパージするための周知アルゴリズムのいずれかと
することができる。例えば、“Least Recently Used ”
アルゴリズムによれば、キャッシュ内に記憶されている
情報の使用頻度がトラック毎に保持され、キャッシュが
記憶空間外にあるときに、最も最近に使用された情報が
パージされる。
【００３７】好適な実施例では、アレイコントローラ３
がＲＲＲ−パリティブロックを演算できかつこのブロッ
クをＲＲＲ−パリティキャッシュ５に記憶させることが
できるよう、ＲＲＲ−パリティキャッシュ５がアレイコ
ントローラ３に接続されている。同様に、アレイコント
ローラ３は、ＲＲＲ−パリティキャッシュ５内に記憶さ
れるべき対応するＲＲＲ−パリティブロックが、先の読
み書きにより得られたか否かを判定すべく、記憶ユニッ
トＳ１〜Ｓ５いずれかの特定のデータブロックに対する
読み出し要求によってアレイコントローラ３がＲＲＲ−
パリティキャッシュ５をアドレスする。このような目的
のためにキャッシュをどのようにアクセスしチェックす
るかということは、当業界において周知である。
がＲＲＲ−パリティブロックを演算できかつこのブロッ
クをＲＲＲ−パリティキャッシュ５に記憶させることが
できるよう、ＲＲＲ−パリティキャッシュ５がアレイコ
ントローラ３に接続されている。同様に、アレイコント
ローラ３は、ＲＲＲ−パリティキャッシュ５内に記憶さ
れるべき対応するＲＲＲ−パリティブロックが、先の読
み書きにより得られたか否かを判定すべく、記憶ユニッ
トＳ１〜Ｓ５いずれかの特定のデータブロックに対する
読み出し要求によってアレイコントローラ３がＲＲＲ−
パリティキャッシュ５をアドレスする。このような目的
のためにキャッシュをどのようにアクセスしチェックす
るかということは、当業界において周知である。
【００３８】ＲＲＲ−パリティキャッシュ５でキャッシ
ュヒットが発生したかキャッシュミスが発生したかによ
り、アレイコントローラ３は、記憶ユニットＳ１〜Ｓ５
のＩ／Ｏアクセスに関して異なる処理を実行する。
ュヒットが発生したかキャッシュミスが発生したかによ
り、アレイコントローラ３は、記憶ユニットＳ１〜Ｓ５
のＩ／Ｏアクセスに関して異なる処理を実行する。
【００３９】従来技術の方法 従来技術と本発明との相違をよりよく明確化するため、
図３にＲＡＩＤシステムに対する読み出し及び書き込み
の従来技術の方法を示したハイレベルフローチャートを
掲げる。図３における各ステップを、以下に述べる。
図３にＲＡＩＤシステムに対する読み出し及び書き込み
の従来技術の方法を示したハイレベルフローチャートを
掲げる。図３における各ステップを、以下に述べる。
【００４０】図３に示すように、データブロックを記憶
ユニットＳ１〜Ｓ５に書き込ませる経路は２つある。第
１の経路では、コントローラ３はＣＰＵ１からの読み出
しコマンドを受信する（３００）。アレイコントローラ
３は、要求されたＯＤブロックのアドレスを発生させ、
一又は複数の記憶ユニットＳ１〜Ｓ５からＯＤブロック
を読み出し、そしてＯＤブロックをＣＰＵ１へ伝送する
（３０１）。
ユニットＳ１〜Ｓ５に書き込ませる経路は２つある。第
１の経路では、コントローラ３はＣＰＵ１からの読み出
しコマンドを受信する（３００）。アレイコントローラ
３は、要求されたＯＤブロックのアドレスを発生させ、
一又は複数の記憶ユニットＳ１〜Ｓ５からＯＤブロック
を読み出し、そしてＯＤブロックをＣＰＵ１へ伝送する
（３０１）。
【００４１】ＣＰＵ１は、ＯＤブロックのデータを、ユ
ーザのアプリケーションプログラムに従って変形する。
ＯＤブロックが変形されると、該ブロックは更新された
又は新たなデータ（ＮＤ）ブロックに変換される（３０
２）。その後、ＣＰＵ１はＮＤブロックをアレイコント
ローラ３に伝送し、記憶ユニットＳ１〜Ｓ５への書き込
みに供する（３０３）。
ーザのアプリケーションプログラムに従って変形する。
ＯＤブロックが変形されると、該ブロックは更新された
又は新たなデータ（ＮＤ）ブロックに変換される（３０
２）。その後、ＣＰＵ１はＮＤブロックをアレイコント
ローラ３に伝送し、記憶ユニットＳ１〜Ｓ５への書き込
みに供する（３０３）。
【００４２】記憶ユニットＳ１〜Ｓ５のＲＡＩＤ特性を
保持するため、アレイコントローラ３は再び、対応ＮＤ
ブロックによって重ね書きされる各ＯＤブロックを読み
出し（３０４）、同じ冗長度行中の各対応ＯＰブロック
を読み出す（３０５）。アレイコントローラ３は、その
後、次式で示すように、ＯＰブロック、ＯＤブロック、
及びＮＤブロックの排他的論理和を求めることにより、
更新された又は新たなパリティ（ＮＰ）ブロックを演算
する（３０６）。
保持するため、アレイコントローラ３は再び、対応ＮＤ
ブロックによって重ね書きされる各ＯＤブロックを読み
出し（３０４）、同じ冗長度行中の各対応ＯＰブロック
を読み出す（３０５）。アレイコントローラ３は、その
後、次式で示すように、ＯＰブロック、ＯＤブロック、
及びＮＤブロックの排他的論理和を求めることにより、
更新された又は新たなパリティ（ＮＰ）ブロックを演算
する（３０６）。
【００４３】 ＮＰｎ＝ＯＰｎ ＥＯＲ ＯＤｎ ＥＯＲ ＮＤｎ 最後に、アレイコントローラ３は、ＮＤブロックを記憶
ユニットＳ１〜Ｓ５上の適切な位置へ書き込み（３０
７）、新たに演算されたＮＰブロックを、その冗長度行
に係る冗長度情報を有する記憶ユニット上の適切な位置
へ書き込む（３０８）。
ユニットＳ１〜Ｓ５上の適切な位置へ書き込み（３０
７）、新たに演算されたＮＰブロックを、その冗長度行
に係る冗長度情報を有する記憶ユニット上の適切な位置
へ書き込む（３０８）。
【００４４】ＯＤブロック及びＯＰブロックの読み出し
（３０４及び３０５）、そしてＮＤブロック及びＮＰブ
ロックの書き込み（３０７及び３０８）は、図３ではシ
ーケンシャルに示されているが、これらのステップは周
知の方法で平行して実行される。その理由は、各ブロッ
クは別個の記憶ユニット上にあって該各ユニットは互い
に独立的に機能するからである。もちろん、読み出しは
書き込みより先に行われる。
（３０４及び３０５）、そしてＮＤブロック及びＮＰブ
ロックの書き込み（３０７及び３０８）は、図３ではシ
ーケンシャルに示されているが、これらのステップは周
知の方法で平行して実行される。その理由は、各ブロッ
クは別個の記憶ユニット上にあって該各ユニットは互い
に独立的に機能するからである。もちろん、読み出しは
書き込みより先に行われる。
【００４５】ＣＰＵ１が記憶ユニットＳ１〜Ｓ５に記憶
された既存のＯＤブロックから独立してＮＤブロックを
発生させるとき、動作の他のモードが発生する。例え
ば、ＣＰＵ１は、バックアップテープ又は他の装置から
伝送されたデータを受信しているか、あるいは記憶ユニ
ットＳ１〜Ｓ５内に記憶されたデータへ前もってアクセ
スすることを必要としない直接ユーザ入力に基づく情報
を発生している。この結果、動作経路は、上述した各ス
テップとは若干異なることになる。図３にもどって、Ｃ
ＰＵ１が独立ＮＤブロック（３０９）を発生させた後、
当該ＣＰＵ１はＮＤブロックをアレイコントローラ３に
書き込みのために伝送する（３０３）。その後の、ＮＤ
ブロックによって重ね書きされるＯＤブロックのアクセ
ス、対応するＯＰブロックのアクセス（３０５）、ＮＰ
ブロックの演算（３０６）、並びにＮＤブロック及びＮ
Ｐブロックの書き込み（３０７及び３０８）の各ステッ
プは同じである。
された既存のＯＤブロックから独立してＮＤブロックを
発生させるとき、動作の他のモードが発生する。例え
ば、ＣＰＵ１は、バックアップテープ又は他の装置から
伝送されたデータを受信しているか、あるいは記憶ユニ
ットＳ１〜Ｓ５内に記憶されたデータへ前もってアクセ
スすることを必要としない直接ユーザ入力に基づく情報
を発生している。この結果、動作経路は、上述した各ス
テップとは若干異なることになる。図３にもどって、Ｃ
ＰＵ１が独立ＮＤブロック（３０９）を発生させた後、
当該ＣＰＵ１はＮＤブロックをアレイコントローラ３に
書き込みのために伝送する（３０３）。その後の、ＮＤ
ブロックによって重ね書きされるＯＤブロックのアクセ
ス、対応するＯＰブロックのアクセス（３０５）、ＮＰ
ブロックの演算（３０６）、並びにＮＤブロック及びＮ
Ｐブロックの書き込み（３０７及び３０８）の各ステッ
プは同じである。
【００４６】図３が示すように、後にＣＰＵ１によって
変形されるＯＤブロックの前読み出しの場合、記憶ユニ
ットＳ１〜Ｓ５に対する合計５回のＩ／Ｏアクセスが、
ＮＤブロックの書き込み及びアレイシステムの冗長度特
性の維持のために必要となる。図３において、Ｉ／Ｏア
クセスは特にシンボル＜Ｉ／Ｏ＞によって記されている
ことに留意せよ。ＯＤブロックから独立したＮＤブロッ
クがＣＰＵ１において発生する場合、ＮＤブロックを記
憶しそして記憶ユニットＳ１〜Ｓ５上に冗長度情報を更
新するために４回のＩ／Ｏアクセスが必要となる。
変形されるＯＤブロックの前読み出しの場合、記憶ユニ
ットＳ１〜Ｓ５に対する合計５回のＩ／Ｏアクセスが、
ＮＤブロックの書き込み及びアレイシステムの冗長度特
性の維持のために必要となる。図３において、Ｉ／Ｏア
クセスは特にシンボル＜Ｉ／Ｏ＞によって記されている
ことに留意せよ。ＯＤブロックから独立したＮＤブロッ
クがＣＰＵ１において発生する場合、ＮＤブロックを記
憶しそして記憶ユニットＳ１〜Ｓ５上に冗長度情報を更
新するために４回のＩ／Ｏアクセスが必要となる。
【００４７】本発明の第１実施例 図４及び図５は、本発明を用いたＲＡＩＤシステムに対
する読み出し及び書き込みの第１方法を示すハイレベル
フローチャートである。図４及び図５に示した各ステッ
プを下に説明する。
する読み出し及び書き込みの第１方法を示すハイレベル
フローチャートである。図４及び図５に示した各ステッ
プを下に説明する。
【００４８】図３に示した従来技術の方法同様にして、
第１動作モードでは、アレイコントローラ３はＣＰＵ１
から読み出しコマンドを受信する（４００）。アレイコ
ントローラ３は、その後ＲＲＲ−パリティキャッシュ５
をアドレスして、要求されたデータに対応するＲＲＲ−
パリティブロックがキャッシュ１内に含有されているか
どうかを判定する（４０１）。もしそうでなければ（キ
ャッシュミス）、アレイコントローラ３は要求されたＯ
Ｄブロックを関連記憶ユニットＳ１〜Ｓ５から読み出し
ＣＰＵ１へ伝送する（４０２）。アレイコントローラ３
は動作を継続し、要求されたＯＤブロックと同じ冗長度
行からＯＰブロックを読み出す（４０３）。そしてアレ
イコントローラ３は、式ＲＲＲ−パリティｎ＝ＯＰｎ＋
ＯＤｎを用いてその冗長度行のＲＲＲ−パリティブロッ
クを演算し、演算されたＲＲＲ−パリティブロックをＲ
ＲＲ−パリティキャッシュ５に記憶させる（キャッシン
グする）（４０４）。
第１動作モードでは、アレイコントローラ３はＣＰＵ１
から読み出しコマンドを受信する（４００）。アレイコ
ントローラ３は、その後ＲＲＲ−パリティキャッシュ５
をアドレスして、要求されたデータに対応するＲＲＲ−
パリティブロックがキャッシュ１内に含有されているか
どうかを判定する（４０１）。もしそうでなければ（キ
ャッシュミス）、アレイコントローラ３は要求されたＯ
Ｄブロックを関連記憶ユニットＳ１〜Ｓ５から読み出し
ＣＰＵ１へ伝送する（４０２）。アレイコントローラ３
は動作を継続し、要求されたＯＤブロックと同じ冗長度
行からＯＰブロックを読み出す（４０３）。そしてアレ
イコントローラ３は、式ＲＲＲ−パリティｎ＝ＯＰｎ＋
ＯＤｎを用いてその冗長度行のＲＲＲ−パリティブロッ
クを演算し、演算されたＲＲＲ−パリティブロックをＲ
ＲＲ−パリティキャッシュ５に記憶させる（キャッシン
グする）（４０４）。
【００４９】一方、もしアレイコントローラ３がマッチ
ングＲＲＲ−パリティブロックがＲＲＲ−パリティキャ
ッシュ５内にあると判定（キャッシュヒット）（４０
１）したならば、アレイコントローラ３は、要求された
ＯＤブロックを読み出してこれを単純にＣＰＵ１へ伝送
する（４０５）。キャッシュヒットの意味は、要求され
たＯＤブロックに対応するＲＲＲ−パリティブロックが
すでにキャッシュされているということである。従っ
て、ＯＤブロックのみが再び読み出されればすむ。いず
れの場合においても、ＯＤブロックのＣＰＵ１への伝送
は、アレイコントローラ３によってキャッシュチェッキ
ングから独立して実行され、またＲＲＲ−パリティブロ
ックを演算するための対応するＯＰブロックの必要な読
み出しから独立して行われる。本発明の実施において、
４０２又は４０５におけるＯＤブロックのＣＰＵ１への
読み出し及び伝送動作は、４０１においてなされた決定
前又は該決定と平行して実行することができる。これ
は、ＯＤブロックを可能なかぎり迅速にＣＰＵ１へ伝送
することによって性能が向上されるからである。
ングＲＲＲ−パリティブロックがＲＲＲ−パリティキャ
ッシュ５内にあると判定（キャッシュヒット）（４０
１）したならば、アレイコントローラ３は、要求された
ＯＤブロックを読み出してこれを単純にＣＰＵ１へ伝送
する（４０５）。キャッシュヒットの意味は、要求され
たＯＤブロックに対応するＲＲＲ−パリティブロックが
すでにキャッシュされているということである。従っ
て、ＯＤブロックのみが再び読み出されればすむ。いず
れの場合においても、ＯＤブロックのＣＰＵ１への伝送
は、アレイコントローラ３によってキャッシュチェッキ
ングから独立して実行され、またＲＲＲ−パリティブロ
ックを演算するための対応するＯＰブロックの必要な読
み出しから独立して行われる。本発明の実施において、
４０２又は４０５におけるＯＤブロックのＣＰＵ１への
読み出し及び伝送動作は、４０１においてなされた決定
前又は該決定と平行して実行することができる。これ
は、ＯＤブロックを可能なかぎり迅速にＣＰＵ１へ伝送
することによって性能が向上されるからである。
【００５０】要求されたＯＤブロックがＣＰＵ１によっ
て受信された後、ＣＰＵ１はＯＤブロックを変形してＮ
Ｄブロックを生成する（４０６）。もしＮＤブロックが
記憶されるのであれば、ＣＰＵ１はＮＤブロックをアレ
イコントローラ３へ伝送して記憶ユニットＳ１〜Ｓ５へ
の書き込みに供する（４０７）。書き込みコマンドに応
答して、アレイコントローラ３は、受信したＮＤブロッ
クに対応するＲＲＲ−パリティブロックをキャッシュが
有しているかどうかを判定すべく、ＲＲＲ−パリティキ
ャッシュ５をチェックする（４０８）。すなわち、アレ
イコントローラ３は、ＲＲＲ−パリティキャッシュ５を
アドレスし、ＮＤブロックが書き込まれる冗長度行デー
タブロック位置が前にアクセスされ、そして対応するＲ
ＲＲ−パリティブロックが演算及びキャッシュされてい
るかどうかを判定する。そうでない場合（キャッシュミ
ス）には、アレイコントローラ３はＮＤブロックにより
重ね書きされるデータブロックアドレスからＯＤブロッ
クを読み出し（４０９）、同じ冗長度行から、対応する
ＯＰブロックを読み出す（４１０）。その後、アレイコ
ントローラ３は、任意の周知のキャッシングアルゴリズ
ムを用いてＯＤブロック及びＯＰブロックから新たなＲ
ＲＲ−パリティブロックを演算及びキャッシングする
（４１１）。アレイコントローラ３は、また、ＮＰブロ
ックを、ＲＲＲ−パリティブロックとＮＤブロックとの
排他的論理和として（あるいは、これに代えてＯＰブロ
ックと、ＯＤブロックと、そしてＮＤブロックと、の排
他的論理和として）演算する（４１２）。アレイコンピ
ュータ３はその後ＮＤブロック（４１３）及びＮＰブロ
ック（４１４）を記憶ユニットＳ１〜Ｓ５上の適切な位
置に書き込む。
て受信された後、ＣＰＵ１はＯＤブロックを変形してＮ
Ｄブロックを生成する（４０６）。もしＮＤブロックが
記憶されるのであれば、ＣＰＵ１はＮＤブロックをアレ
イコントローラ３へ伝送して記憶ユニットＳ１〜Ｓ５へ
の書き込みに供する（４０７）。書き込みコマンドに応
答して、アレイコントローラ３は、受信したＮＤブロッ
クに対応するＲＲＲ−パリティブロックをキャッシュが
有しているかどうかを判定すべく、ＲＲＲ−パリティキ
ャッシュ５をチェックする（４０８）。すなわち、アレ
イコントローラ３は、ＲＲＲ−パリティキャッシュ５を
アドレスし、ＮＤブロックが書き込まれる冗長度行デー
タブロック位置が前にアクセスされ、そして対応するＲ
ＲＲ−パリティブロックが演算及びキャッシュされてい
るかどうかを判定する。そうでない場合（キャッシュミ
ス）には、アレイコントローラ３はＮＤブロックにより
重ね書きされるデータブロックアドレスからＯＤブロッ
クを読み出し（４０９）、同じ冗長度行から、対応する
ＯＰブロックを読み出す（４１０）。その後、アレイコ
ントローラ３は、任意の周知のキャッシングアルゴリズ
ムを用いてＯＤブロック及びＯＰブロックから新たなＲ
ＲＲ−パリティブロックを演算及びキャッシングする
（４１１）。アレイコントローラ３は、また、ＮＰブロ
ックを、ＲＲＲ−パリティブロックとＮＤブロックとの
排他的論理和として（あるいは、これに代えてＯＰブロ
ックと、ＯＤブロックと、そしてＮＤブロックと、の排
他的論理和として）演算する（４１２）。アレイコンピ
ュータ３はその後ＮＤブロック（４１３）及びＮＰブロ
ック（４１４）を記憶ユニットＳ１〜Ｓ５上の適切な位
置に書き込む。
【００５１】もし書き込まれるＮＤブロックに対応する
ＲＲＲ−パリティブロックがＲＲＲ−パリティキャッシ
ュ５内に見いだされるのであれば（キャッシュヒット）
（４０８）、アレイコントローラ３はキャッシュされた
ＲＲＲ−パリティブロック及びＮＤブロックからＮＰブ
ロックを演算し（４１２）、更新動作を完了するために
ＮＤブロック（４０３）及びＮＰブロック（４１４）の
書き込みをする、だけでよい。
ＲＲＲ−パリティブロックがＲＲＲ−パリティキャッシ
ュ５内に見いだされるのであれば（キャッシュヒット）
（４０８）、アレイコントローラ３はキャッシュされた
ＲＲＲ−パリティブロック及びＮＤブロックからＮＰブ
ロックを演算し（４１２）、更新動作を完了するために
ＮＤブロック（４０３）及びＮＰブロック（４１４）の
書き込みをする、だけでよい。
【００５２】従来技術と同様、ＣＰＵ１が既存のＯＤブ
ロックから独立してＮＤブロックを発生する時には別の
経路が存在する（４１５）。このような各ＮＤブロック
は、ＣＰＵ１によってアレイコントローラ３へ伝送さ
れ、記憶ユニットＳ１〜Ｓ５へ書き込まれる（４０
７）。ＲＲＲ−パリティキャッシュを試験する残存動作
（４０８）及びこれに従ってつづくスルーステップシー
ケンス４０９〜４１２又は４１２〜４１４は、上述した
通りである。
ロックから独立してＮＤブロックを発生する時には別の
経路が存在する（４１５）。このような各ＮＤブロック
は、ＣＰＵ１によってアレイコントローラ３へ伝送さ
れ、記憶ユニットＳ１〜Ｓ５へ書き込まれる（４０
７）。ＲＲＲ−パリティキャッシュを試験する残存動作
（４０８）及びこれに従ってつづくスルーステップシー
ケンス４０９〜４１２又は４１２〜４１４は、上述した
通りである。
【００５３】ＯＤブロックの初期読み出し中にキャッシ
ュミスが生じ（４０１）、またＲＲＲ−パリティブロッ
クの発生（４０４）にもかかわらずこのＯＤブロックに
基づくＮＤブロックの書き込み中に後段のキャッシュミ
スが発生（４０８）し得ることに留意されなければなら
ない。これはＮＤブロックに対する書き込み動作が開始
する前における他のデータブロックへの介入（interven
e ）Ｉ／Ｏアクセスにより、ＲＲＲ−パリティキャッシ
ュ５から対応ＲＲＲ−パリティブロックをパージできる
からである。
ュミスが生じ（４０１）、またＲＲＲ−パリティブロッ
クの発生（４０４）にもかかわらずこのＯＤブロックに
基づくＮＤブロックの書き込み中に後段のキャッシュミ
スが発生（４０８）し得ることに留意されなければなら
ない。これはＮＤブロックに対する書き込み動作が開始
する前における他のデータブロックへの介入（interven
e ）Ｉ／Ｏアクセスにより、ＲＲＲ−パリティキャッシ
ュ５から対応ＲＲＲ−パリティブロックをパージできる
からである。
【００５４】図４及び図５に示した種々の可能経路にお
けるＩ／Ｏアクセスの検査から明らかなように、多くの
場合Ｉ／Ｏアクセス数は、すなわちRead Modified Writ
e 動作に対しては４回のＩ／Ｏアクセス、そして初期Re
ad Modified Write 動作に対しては５回のＩ／Ｏアクセ
スを必要とする従来技術よりも低い。すべての経路は、
ショートハンド形態で次のように特徴づけられる： （１）キャッシュミス後の初期読み出し及びキャッシュ
ヒット後の書き込み（ステップシーケンス４０１〜４０
４、４０６〜４０８、４１２〜４１４）… ４回のＩ／
Ｏアクセス（従来技術よりも１向上） （２）キャッシュミス後の初期読み出し及びキャッシュ
ミス後の書き込み（ステップシーケンス４０１〜４０
４、４０６〜４１４）… ６回のＩ／Ｏアクセス（従来
技術よりも１劣化） （３）キャッシュヒット後の初期読み出し及びキャッシ
ュヒット後の書き込み（ステップシーケンス４０１、４
０５〜４０８、４１２〜４１４）… ３回のＩ／Ｏアク
セス（従来技術よりも２向上） （４）キャッシュヒット後の初期読み出し及びキャッシ
ュミス後の書き込み（ステップシーケンス４０１、４０
５〜４１４）… ５回のＩ／Ｏアクセス（従来技術と同
じ） （５）初期読み出しなしでのＮＤブロック発生、そして
キャッシュヒット後の書き込み（ステップシーケンス４
１５、４０７〜４０８、４１２〜４１４）… ２回のＩ
／Ｏアクセス（従来技術よりも２向上） （６）初期読み出しなしでのＮＤブロック発生、そして
キャッシュミス後の書き込み（ステップシーケンス４１
５、４０７〜４１４）… ４回のＩ／Ｏアクセス（従来
技術と同じ） このように、６通りの可能なシーケンスタイプのうち、
３個は従来技術における対応動作よりも少ないＩ／Ｏア
クセスを有し、２個は従来技術における対応動作と同じ
数のＩ／Ｏアクセスを有し、１個は従来技術における対
応動作よりも多いＩ／Ｏアクセスを有している。
けるＩ／Ｏアクセスの検査から明らかなように、多くの
場合Ｉ／Ｏアクセス数は、すなわちRead Modified Writ
e 動作に対しては４回のＩ／Ｏアクセス、そして初期Re
ad Modified Write 動作に対しては５回のＩ／Ｏアクセ
スを必要とする従来技術よりも低い。すべての経路は、
ショートハンド形態で次のように特徴づけられる： （１）キャッシュミス後の初期読み出し及びキャッシュ
ヒット後の書き込み（ステップシーケンス４０１〜４０
４、４０６〜４０８、４１２〜４１４）… ４回のＩ／
Ｏアクセス（従来技術よりも１向上） （２）キャッシュミス後の初期読み出し及びキャッシュ
ミス後の書き込み（ステップシーケンス４０１〜４０
４、４０６〜４１４）… ６回のＩ／Ｏアクセス（従来
技術よりも１劣化） （３）キャッシュヒット後の初期読み出し及びキャッシ
ュヒット後の書き込み（ステップシーケンス４０１、４
０５〜４０８、４１２〜４１４）… ３回のＩ／Ｏアク
セス（従来技術よりも２向上） （４）キャッシュヒット後の初期読み出し及びキャッシ
ュミス後の書き込み（ステップシーケンス４０１、４０
５〜４１４）… ５回のＩ／Ｏアクセス（従来技術と同
じ） （５）初期読み出しなしでのＮＤブロック発生、そして
キャッシュヒット後の書き込み（ステップシーケンス４
１５、４０７〜４０８、４１２〜４１４）… ２回のＩ
／Ｏアクセス（従来技術よりも２向上） （６）初期読み出しなしでのＮＤブロック発生、そして
キャッシュミス後の書き込み（ステップシーケンス４１
５、４０７〜４１４）… ４回のＩ／Ｏアクセス（従来
技術と同じ） このように、６通りの可能なシーケンスタイプのうち、
３個は従来技術における対応動作よりも少ないＩ／Ｏア
クセスを有し、２個は従来技術における対応動作と同じ
数のＩ／Ｏアクセスを有し、１個は従来技術における対
応動作よりも多いＩ／Ｏアクセスを有している。
【００５５】最悪の場合、対応するＲＲＲ−パリティブ
ロックをもたないＯＤブロックの読み出しのために２回
のＩ／Ｏアクセス（４０２及び４０３）が必要とされ、
その後、ＯＤブロックの書き込み動作が発生するより先
に、ＲＲＲ−パリティキャッシュ５からパージされる。
このようなパージには、ＯＤブロック及びＯＰブロック
の再読み出しを必要とし（４０９及び４１０）、これに
続いて総計６回のＩ／Ｏアクセスに対してＮＤブロック
及びＮＰブロックの書き込みが行われる（４１３及び４
１４）。
ロックをもたないＯＤブロックの読み出しのために２回
のＩ／Ｏアクセス（４０２及び４０３）が必要とされ、
その後、ＯＤブロックの書き込み動作が発生するより先
に、ＲＲＲ−パリティキャッシュ５からパージされる。
このようなパージには、ＯＤブロック及びＯＰブロック
の再読み出しを必要とし（４０９及び４１０）、これに
続いて総計６回のＩ／Ｏアクセスに対してＮＤブロック
及びＮＰブロックの書き込みが行われる（４１３及び４
１４）。
【００５６】しかし、もっと普通の場合には、まずＯＤ
ブロック及びＯＰブロックが読み出され、２回のＩ／Ｏ
アクセスに対してＲＲＲ−パリティブロックが演算及び
キャッシュされる（４０２〜４０４）。その後、もしＯ
Ｄブロックから求めたＮＤブロックが、ＲＲＲ−パリテ
ィキャッシュ５からの対応するＲＲＲ−パリティブロッ
クのパージが発生する前に書き込まれるならば、ＮＤブ
ロック及びＮＰブロックは総計４回のＩ／Ｏアクセスに
対して２回の付加Ｉ／Ｏアクセスのみで書き込むことが
できる。より重要な場合でも、もしＣＰＵ１内の同じデ
ータブロックが再び変更されると、このＮＤブロック
（ＮＤ´）に対する経路が４１５で開始される。再び、
もしＮＤ´ブロックがＲＲＲ−パリティキャッシュ５か
らの対応ＲＲＲ−パリティブロックのパージが発生する
前に書き込まれるならば、ＮＤ´ブロック及び付随する
ＮＰブロックは、ＮＤ´ブロックの書き込みによる総計
２回のＩ／Ｏアクセスに対して２回の付加Ｉ／Ｏアクセ
スのみで書き込むことが可能である。前に書き込まれか
つＲＲＲ−パリティキャッシュ５に対応するＲＲＲ−パ
リティブロックを有するデータブロックへの付加変更
は、２回のＩ／Ｏアクセスのみで完了する。あるタイプ
の処理においては、同じデータブロックに対するこのよ
うな反復変更は頻繁に生じ、このために従来技術と比し
て少ないＩ／Ｏアクセス数を要求する処理回数が増大す
る。
ブロック及びＯＰブロックが読み出され、２回のＩ／Ｏ
アクセスに対してＲＲＲ−パリティブロックが演算及び
キャッシュされる（４０２〜４０４）。その後、もしＯ
Ｄブロックから求めたＮＤブロックが、ＲＲＲ−パリテ
ィキャッシュ５からの対応するＲＲＲ−パリティブロッ
クのパージが発生する前に書き込まれるならば、ＮＤブ
ロック及びＮＰブロックは総計４回のＩ／Ｏアクセスに
対して２回の付加Ｉ／Ｏアクセスのみで書き込むことが
できる。より重要な場合でも、もしＣＰＵ１内の同じデ
ータブロックが再び変更されると、このＮＤブロック
（ＮＤ´）に対する経路が４１５で開始される。再び、
もしＮＤ´ブロックがＲＲＲ−パリティキャッシュ５か
らの対応ＲＲＲ−パリティブロックのパージが発生する
前に書き込まれるならば、ＮＤ´ブロック及び付随する
ＮＰブロックは、ＮＤ´ブロックの書き込みによる総計
２回のＩ／Ｏアクセスに対して２回の付加Ｉ／Ｏアクセ
スのみで書き込むことが可能である。前に書き込まれか
つＲＲＲ−パリティキャッシュ５に対応するＲＲＲ−パ
リティブロックを有するデータブロックへの付加変更
は、２回のＩ／Ｏアクセスのみで完了する。あるタイプ
の処理においては、同じデータブロックに対するこのよ
うな反復変更は頻繁に生じ、このために従来技術と比し
て少ないＩ／Ｏアクセス数を要求する処理回数が増大す
る。
【００５７】本発明の第２実施例 図６及び図７は、本発明を用いたＲＡＩＤシステムに対
する読み出し及び書き込みの第２の方法を示したハイレ
ベルフローチャートである。図６及び図７に示した各ス
テップを、以下に説明する。
する読み出し及び書き込みの第２の方法を示したハイレ
ベルフローチャートである。図６及び図７に示した各ス
テップを、以下に説明する。
【００５８】図４及び図５に示した方法と同じように、
第１動作モードでは、アレイコントローラ３はＣＰＵ１
から読み出しコマンドを受信する（５００）。アレイコ
ントローラ３は要求されたＯＤブロックを速やかに読み
出し、これをＣＰＵ１へ伝送する（５０１）。
第１動作モードでは、アレイコントローラ３はＣＰＵ１
から読み出しコマンドを受信する（５００）。アレイコ
ントローラ３は要求されたＯＤブロックを速やかに読み
出し、これをＣＰＵ１へ伝送する（５０１）。
【００５９】要求されたＯＤブロックがＣＰＵ１によっ
て受信された後、ＣＰＵ１はＯＤブロックを変形してＮ
Ｄブロックを生成する（５０２）。もしＮＤブロックが
記憶されるのであれば、ＣＰＵ１はＮＤブロックを記憶
ユニットＳ１〜Ｓ５への書き込みのためにアレイコント
ローラ３へ伝送する（５０３）。書き込みコマンドに応
答して、アレイコントローラ３はＲＲＲ−パリティキャ
ッシュ５をチェックして、受信されたＮＤブロックが対
応するＲＲＲ−パリティブロックをキャッシュに有して
いるかどうかを判定する（５０４）。すなわち、アレイ
コントローラ３はＲＲＲ−パリティキャッシュ５をアド
レスし、ＮＤブロックが書き込まれる冗長度行データブ
ロック位置が前にアクセスされているかどうか、そして
対応するＲＲＲ−パリティブロックが演算及びキャッシ
ュされているかどうかを判定する。もしそうでないので
あれば（キャッシュミス）、アレイコントローラ３はＮ
Ｄブロックにより重ね書きされるデータブロックアドレ
スからＯＤブロックを読み出し（５０５）、同じ冗長度
行から対応ＯＰブロックを読み出す（５０６）。アレイ
コントローラ３はその後、周知のキャッシングアルゴリ
ズムを用いてＯＤブロック及びＯＰブロックから新たな
ＲＲＲ−パリティブロックを演算及びキャッシングする
（５０７）。アレイコントローラ３はまた、ＮＰブロッ
クを、ＲＲＲ−パリティブロック及びＮＤブロックの排
他的論理和として（あるいは、ＯＰブロックと、ＯＤブ
ロックと、ＮＤブロックと、の排他的論理和として）演
算する（５０８）。そして、アレイコントローラ３は、
記憶ユニットＳ１〜Ｓ５上の適切な位置へＮＤブロック
及びＮＰブロックを書き出す（それぞれ５０９及び５１
０）。
て受信された後、ＣＰＵ１はＯＤブロックを変形してＮ
Ｄブロックを生成する（５０２）。もしＮＤブロックが
記憶されるのであれば、ＣＰＵ１はＮＤブロックを記憶
ユニットＳ１〜Ｓ５への書き込みのためにアレイコント
ローラ３へ伝送する（５０３）。書き込みコマンドに応
答して、アレイコントローラ３はＲＲＲ−パリティキャ
ッシュ５をチェックして、受信されたＮＤブロックが対
応するＲＲＲ−パリティブロックをキャッシュに有して
いるかどうかを判定する（５０４）。すなわち、アレイ
コントローラ３はＲＲＲ−パリティキャッシュ５をアド
レスし、ＮＤブロックが書き込まれる冗長度行データブ
ロック位置が前にアクセスされているかどうか、そして
対応するＲＲＲ−パリティブロックが演算及びキャッシ
ュされているかどうかを判定する。もしそうでないので
あれば（キャッシュミス）、アレイコントローラ３はＮ
Ｄブロックにより重ね書きされるデータブロックアドレ
スからＯＤブロックを読み出し（５０５）、同じ冗長度
行から対応ＯＰブロックを読み出す（５０６）。アレイ
コントローラ３はその後、周知のキャッシングアルゴリ
ズムを用いてＯＤブロック及びＯＰブロックから新たな
ＲＲＲ−パリティブロックを演算及びキャッシングする
（５０７）。アレイコントローラ３はまた、ＮＰブロッ
クを、ＲＲＲ−パリティブロック及びＮＤブロックの排
他的論理和として（あるいは、ＯＰブロックと、ＯＤブ
ロックと、ＮＤブロックと、の排他的論理和として）演
算する（５０８）。そして、アレイコントローラ３は、
記憶ユニットＳ１〜Ｓ５上の適切な位置へＮＤブロック
及びＮＰブロックを書き出す（それぞれ５０９及び５１
０）。
【００６０】もし書き込まれるＮＤブロックに対応する
ＲＲＲ−パリティブロックがＲＲＲ−パリティキャッシ
ュ５内に見いだされる（キャッシュヒット）ならば（５
０４）、アレイコントローラ３は、キャッシュされたＲ
ＲＲ−パリティブロック及びＮＤブロックからのＮＰブ
ロックを演算し（５０８）、そして更新動作を完了する
ためにＮＤブロック（５０９）及びＮＰブロック（５１
０）を書き出すだけですむ。
ＲＲＲ−パリティブロックがＲＲＲ−パリティキャッシ
ュ５内に見いだされる（キャッシュヒット）ならば（５
０４）、アレイコントローラ３は、キャッシュされたＲ
ＲＲ−パリティブロック及びＮＤブロックからのＮＰブ
ロックを演算し（５０８）、そして更新動作を完了する
ためにＮＤブロック（５０９）及びＮＰブロック（５１
０）を書き出すだけですむ。
【００６１】上述した第１実施例同様、ＣＰＵ１が既存
のＯＤブロックから独立してＮＤブロックを発生する時
に、別の経路が存在する（５１１）。このようなＮＤブ
ロックはＣＰＵ１によってアレイコントローラ３へ伝送
され、記憶ユニットＳ１〜Ｓ５へ書き込まれる（５０
３）。ＲＲＲ−パリティキャッシュのテストの残存動作
（５０４）及びこれに従って続くスルーステップシーケ
ンス５０５〜５１０又は５０８ー５１０は上述した通り
である。
のＯＤブロックから独立してＮＤブロックを発生する時
に、別の経路が存在する（５１１）。このようなＮＤブ
ロックはＣＰＵ１によってアレイコントローラ３へ伝送
され、記憶ユニットＳ１〜Ｓ５へ書き込まれる（５０
３）。ＲＲＲ−パリティキャッシュのテストの残存動作
（５０４）及びこれに従って続くスルーステップシーケ
ンス５０５〜５１０又は５０８ー５１０は上述した通り
である。
【００６２】本発明のこの第２実施例においては、各Ｒ
ＲＲ−パリティブロックの発生は、キャッシュミスが存
在するＯＤブロックのすべての読み出しのたびに起きる
わけではない。そうではなくて、ＲＲＲ−パリティブロ
ックは、書き込みサイクルにおけるキャッシュミス後に
のみ発生するものである。これにより、全ての読み出し
に対して冗長度行のパリティ記憶ユニットへのＩ／Ｏア
クセスを実行する必要はなくなる。アプリケーションの
中には、Ｉ／Ｏアクセスの全数が本実施例では上記第１
実施例と比べて少なくなるものもある。
ＲＲ−パリティブロックの発生は、キャッシュミスが存
在するＯＤブロックのすべての読み出しのたびに起きる
わけではない。そうではなくて、ＲＲＲ−パリティブロ
ックは、書き込みサイクルにおけるキャッシュミス後に
のみ発生するものである。これにより、全ての読み出し
に対して冗長度行のパリティ記憶ユニットへのＩ／Ｏア
クセスを実行する必要はなくなる。アプリケーションの
中には、Ｉ／Ｏアクセスの全数が本実施例では上記第１
実施例と比べて少なくなるものもある。
【００６３】図６及び図７に示した種々の可能経路に係
るＩ／Ｏアクセスの試験から明らかなように、Ｉ／Ｏア
クセス数は、多くの場合、Read Modified Write 動作に
対して４回、「初期Read Modified Write 」動作に対し
ては５回である従来技術よりもかなり低い。全ての経路
は、次のようなショートハンド形態で特徴づけられる。
るＩ／Ｏアクセスの試験から明らかなように、Ｉ／Ｏア
クセス数は、多くの場合、Read Modified Write 動作に
対して４回、「初期Read Modified Write 」動作に対し
ては５回である従来技術よりもかなり低い。全ての経路
は、次のようなショートハンド形態で特徴づけられる。
【００６４】（１）キャッシュヒット後の初期読み出し
及び書き込み（ステップシーケンス５０１〜５０４、５
０８〜５１０）… ３Ｉ／Ｏアクセス（従来技術より２
向上） （２）キャッシュミス後の初期読み出し及び書き込み
（ステップシーケンス５０１〜５１０）… ５Ｉ／Ｏア
クセス（従来技術と同じ） （３）初期読み出し、及びキャッシュヒット後の書き込
みなしのＮＤブロック発生（ステップシーケンス５１
１、５０３〜５０４、５０８〜５１０）… ２Ｉ／Ｏア
クセス（従来技術より２向上） （４）初期読み出し、キャッシュミス後の書き込みなし
のＮＤブロック発生（ステップシーケンス５１１、５０
３〜５１０）… ４Ｉ／Ｏアクセス（従来技術と同じ） このように、４個の可能動作シーケンスタイプのうち、
２個が従来技術における対応動作よりもＩ／Ｏアクセス
が少なく、２個が従来技術における対応動作と同じＩ／
Ｏアクセス数を有する。
及び書き込み（ステップシーケンス５０１〜５０４、５
０８〜５１０）… ３Ｉ／Ｏアクセス（従来技術より２
向上） （２）キャッシュミス後の初期読み出し及び書き込み
（ステップシーケンス５０１〜５１０）… ５Ｉ／Ｏア
クセス（従来技術と同じ） （３）初期読み出し、及びキャッシュヒット後の書き込
みなしのＮＤブロック発生（ステップシーケンス５１
１、５０３〜５０４、５０８〜５１０）… ２Ｉ／Ｏア
クセス（従来技術より２向上） （４）初期読み出し、キャッシュミス後の書き込みなし
のＮＤブロック発生（ステップシーケンス５１１、５０
３〜５１０）… ４Ｉ／Ｏアクセス（従来技術と同じ） このように、４個の可能動作シーケンスタイプのうち、
２個が従来技術における対応動作よりもＩ／Ｏアクセス
が少なく、２個が従来技術における対応動作と同じＩ／
Ｏアクセス数を有する。
【００６５】まとめ 本発明は、冗長記憶アレイシステムのＩ／Ｏ特性を改善
するための方法及び装置を提供するものである。特に、
本発明は、冗長記憶アレイシステムに対する特殊ＲＲＲ
−パリティキャッシュと、ＲＲＲ−パリティブロックを
決定及びキャッシングするための手段と、を備えてい
る。本発明は、多数のブロックが読み出され、その後に
これらのブロックの一部に対して書き込み動作が行われ
る上記の表により示されたものよりもＩ／Ｏアクセス動
作を大きく節約することができる。ＲＲＲ−パリティブ
ロックをキャッシングすることにより、書き込みインテ
ンシブ記憶ユニット動作は、従来技術に比して最大３回
のＩ／Ｏアクセス分低減させることができる。
するための方法及び装置を提供するものである。特に、
本発明は、冗長記憶アレイシステムに対する特殊ＲＲＲ
−パリティキャッシュと、ＲＲＲ−パリティブロックを
決定及びキャッシングするための手段と、を備えてい
る。本発明は、多数のブロックが読み出され、その後に
これらのブロックの一部に対して書き込み動作が行われ
る上記の表により示されたものよりもＩ／Ｏアクセス動
作を大きく節約することができる。ＲＲＲ−パリティブ
ロックをキャッシングすることにより、書き込みインテ
ンシブ記憶ユニット動作は、従来技術に比して最大３回
のＩ／Ｏアクセス分低減させることができる。
【００６６】本発明の多くの実施例を記載してきた。し
かしながら、種々の変更が本発明の技術思想及び範囲か
ら逸脱することなく実施可能であることが理解される。
たとえば、本発明はＲＡＩＤ３、ＲＡＩＤ４、又はＲＡ
ＩＤ５システムでも使用可能である。さらに、排他的論
理和により発生したパリティに加えて又は該パリティに
代えて、エラー補正方法を必要な冗長度情報に対して用
いることができる。米国特許出願番号第２７０，７１３
号（発明の名称 「アレイ型ディスクドライブシステム
及び方法」； 出願日 １９８８年１１月１４日； 本
発明の被譲渡人へ譲渡済み）には、Reed-Solomon符号が
開示されている。この文献に記載されている構造及び方
法によれば、排他的及びReed-Solomon（又は他のシステ
ム）冗長度双方が使用されるならば、本発明は２個の記
憶ユニットの損失を収納することができる。さらに、図
４乃至図７には特定のステップシーケンスが示されてい
るが、他の等価シーケンスが同じ機能を達成することが
可能とする。たとえば、図４及び図５においては、ＯＤ
ブロックを読み出すステップ（４０２又は４０５）は、
対応するＲＲＲ−パリティブロックに対してＲＲＲ−パ
リティキャッシュ５のチェッキングに先立つ。従って、
本発明は図示した特定の実施例に限定されるものではな
く、添付の特許請求の範囲によってのみ限定されるもの
であることが理解されなければならない。
かしながら、種々の変更が本発明の技術思想及び範囲か
ら逸脱することなく実施可能であることが理解される。
たとえば、本発明はＲＡＩＤ３、ＲＡＩＤ４、又はＲＡ
ＩＤ５システムでも使用可能である。さらに、排他的論
理和により発生したパリティに加えて又は該パリティに
代えて、エラー補正方法を必要な冗長度情報に対して用
いることができる。米国特許出願番号第２７０，７１３
号（発明の名称 「アレイ型ディスクドライブシステム
及び方法」； 出願日 １９８８年１１月１４日； 本
発明の被譲渡人へ譲渡済み）には、Reed-Solomon符号が
開示されている。この文献に記載されている構造及び方
法によれば、排他的及びReed-Solomon（又は他のシステ
ム）冗長度双方が使用されるならば、本発明は２個の記
憶ユニットの損失を収納することができる。さらに、図
４乃至図７には特定のステップシーケンスが示されてい
るが、他の等価シーケンスが同じ機能を達成することが
可能とする。たとえば、図４及び図５においては、ＯＤ
ブロックを読み出すステップ（４０２又は４０５）は、
対応するＲＲＲ−パリティブロックに対してＲＲＲ−パ
リティキャッシュ５のチェッキングに先立つ。従って、
本発明は図示した特定の実施例に限定されるものではな
く、添付の特許請求の範囲によってのみ限定されるもの
であることが理解されなければならない。
【図１】一般化された従来技術ＲＡＩＤシステムのブロ
ック図である。
ック図である。
【図２】 本発明に係るパリティキャッシングアレイコ
ントローラのブロック図である。
ントローラのブロック図である。
【図３】 ＲＡＩＤシステムに対する読み出し書き込み
の従来技術方法を示すハイレベルフローチャートであ
る。
の従来技術方法を示すハイレベルフローチャートであ
る。
【図４】 本発明を用いたＲＡＩＤシステムに対する第
１読み出し及び書き込み動作を示すハイレベルフローチ
ャートである。
１読み出し及び書き込み動作を示すハイレベルフローチ
ャートである。
【図５】 本発明を用いたＲＡＩＤシステムに対する第
１読み出し及び書き込み動作を示すハイレベルフローチ
ャートである。
１読み出し及び書き込み動作を示すハイレベルフローチ
ャートである。
【図６】 本発明を用いたＲＡＩＤシステムに対する読
み出し及び書き込み動作の第２の方法を示すハイレベル
フローチャートである。
み出し及び書き込み動作の第２の方法を示すハイレベル
フローチャートである。
【図７】 本発明を用いたＲＡＩＤシステムに対する読
み出し及び書き込み動作の第２の方法を示すハイレベル
フローチャートである。
み出し及び書き込み動作の第２の方法を示すハイレベル
フローチャートである。
【符号の説明】 １ ＣＰＵ ２ Ｉ／Ｏバス ３ アレイコントローラ ４ デバイスバス ５ ＲＲＲ−パリティキャッシュ Ｓ１〜Ｓ５ 記憶ユニット
Claims (28)
- 【請求項１】 データ及び冗長度情報をブロック形態で
記憶する複数の故障独立型データ記憶ユニットと、 上記複数のデータ記憶ユニットに係る残存冗長度行パリ
ティブロックのキャッシングを受け一時的に記憶するキ
ャッシング手段と、 上記複数のデータ記憶ユニット及びキャッシング手段に
接続された記憶ユニットコントローラ手段と、 を備え、 記憶ユニットコントローラ手段が、 上記複数のデータ記憶ユニットからのデータブロック及
び冗長度ブロックの読み出し並びに上記複数のデータ記
憶ユニットへのデータブロック及び冗長度ブロックの書
き込みを制御し、 上記複数のデータ記憶ユニットに係る残存冗長度行パリ
ティブロックを演算し、 演算された残存冗長度行パリティブロックをキャッシン
グ手段にキャッシングすることを特徴とする冗長記憶ア
レイシステム。 - 【請求項２】 請求項１記載のシステムにおいて、記憶
ユニットコントローラ手段が、あるデータブロックに対
応する残存冗長度行パリティブロックがキャッシング手
段に記憶されているか否かを判定することを特徴とする
冗長記憶アレイシステム。 - 【請求項３】 請求項１記載のシステムにおいて、少な
くとも一のデータ記憶ユニットから読み出されたデータ
ブロックと、このデータブロックに対応しかつ少なくと
も一のデータ記憶ユニットから読み出された冗長度ブロ
ックと、の排他的論理和演算により、各残存冗長度行パ
リティブロックが演算されることを特徴とする冗長記憶
アレイシステム。 - 【請求項４】 データ及び冗長度情報をブロック形態で
記憶する複数の故障独立型データ記憶ユニットと、 上記複数のデータ記憶ユニットに係る残存冗長度行パリ
ティブロックのキャッシングを受け一時的に記憶するキ
ャッシング手段と、 上記複数のデータ記憶ユニット及びキャッシング手段に
接続された記憶ユニットコントローラ手段と、 を備え、 記憶ユニットコントローラ手段が、 プロセッサから受信する少なくとも一のコマンドに応じ
て少なくとも一のデータ記憶ユニットから古いデータブ
ロックを読み取り、 キャッシング手段と通信することにより上記古いデータ
ブロックに対応する残存冗長度行パリティブロックが当
該キャッシング手段に記憶されているかどうかを判定
し、記憶されていない場合には、少なくとも一のデータ
記憶ユニットから上記古いデータブロックに対応する古
い冗長度ブロックを読み出し、上記古いデータブロック
及び上記古い冗長度ブロックから残存冗長度行パリティ
ブロックを演算し、演算した残存冗長度行パリティブロ
ックをキャッシング手段にキャッシングすることを特徴
とする冗長記憶アレイシステム。 - 【請求項５】 請求項４記載のシステムにおいて、上記
古いデータブロックと上記古い冗長度ブロックとの排他
的論理和演算により、残存冗長度行パリティブロックが
演算されることを特徴とする冗長記憶アレイシステム。 - 【請求項６】 データ及び冗長度情報をブロック形態で
記憶する複数の故障独立型データ記憶ユニットと、 上記複数のデータ記憶ユニットに係る残存冗長度行パリ
ティブロックのキャッシングを受け一時的に記憶するキ
ャッシング手段と、 上記複数のデータ記憶ユニット及びキャッシング手段に
接続され制御手段を含む記憶ユニットコントローラと、 を備え、 制御手段が、 プロセッサから新たなデータブロックを受信し、 キャッシング手段と通信することにより、上記新たなデ
ータブロックに対応しかつキャッシング手段に記憶され
ている残存冗長度行パリティブロックを再生し、キャッ
シング手段に当該残存冗長度行パリティブロックがキャ
ッシング手段に記憶されていない場合には、少なくとも
一のデータ記憶ユニットから上記新たなデータブロック
に対応する古いデータブロックを読み出し、少なくとも
一のデータ記憶ユニットから上記新たなデータブロック
に対応する古い冗長度ブロックを読み出し、上記古いデ
ータブロック及び上記古い冗長度ブロックから、上記新
たなデータブロックに対応する残存冗長度行パリティブ
ロックを演算し、演算された残存冗長度行パリティブロ
ックをキャッシング手段にキャッシングし、 上記新たなデータブロック及びこれに対応する上記残存
冗長度行パリティブロックから新たに冗長度ブロックを
生成し、 生成した新たな冗長度ブロックを少なくとも一のデータ
記憶ユニットに書き込み、 上記新たなデータブロックを上記古いデータブロック上
に重ね書きすることにより、 データブロックをモディファイすることを特徴とする冗
長記憶アレイシステム。 - 【請求項７】 請求項６記載のシステムにおいて、上記
古いデータブロックと上記古い冗長度ブロックとの排他
的論理和演算により、上記残存冗長度行パリティブロッ
クが演算されることを特徴とする冗長記憶アレイシステ
ム。 - 【請求項８】 請求項６記載のシステムにおいて、上記
古いデータブロック、上記古い冗長度ブロック及び上記
新たなデータブロックの排他的論理和演算により、上記
新たな冗長度ブロックが演算されることを特徴とする冗
長記憶アレイシステム。 - 【請求項９】 データ及び冗長度情報をブロック形態で
記憶する複数の故障独立型データ記憶ユニットと、 上記複数のデータ記憶ユニットに係る残存冗長度行パリ
ティブロックのキャッシングを受け一時的に記憶するキ
ャッシング手段と、 上記複数のデータ記憶ユニット及びキャッシング手段に
接続され制御手段を含む記憶ユニットコントローラと、 を備え、 制御手段が、 プロセッサから少なくとも一のコマンドを受信して少な
くとも一のデータ記憶ユニットから第１の古いデータブ
ロックを読み出し、 キャッシング手段と通信することにより第１の古いデー
タブロックに対応する第１の残存冗長度行パリティブロ
ックがキャッシング手段に記憶されているか否かを判定
し、記憶されていない場合には、少なくとも一のデータ
記憶ユニットから第１の古いデータブロックに対応する
第１の古い冗長度ブロックを読み出し、第１の古いデー
タブロック及び第１の古い冗長度ブロックから第１の残
存冗長度行パリティブロックを演算し、演算された第１
の残存冗長度行パリティブロックをキャッシング手段に
キャッシングし、 第１の古いデータブロックをプロセッサに送信し、 プロセッサから新たなデータブロックを受信し、 キャッシング手段と通信することにより上記新たなデー
タブロックに対応しかかつキャッシング手段に記憶され
ている第２の残存冗長度行パリティブロックを再生し、
第２の残存冗長度行パリティブロックがキャッシング手
段に記憶されていない場合には、少なくとも一のデータ
記憶ユニットから上記新たなデータブロックに対応する
第２の古いデータブロックを読み出し、少なくとも一の
データ記憶ユニットから上記新たなデータブロックに対
応する第２の古い冗長度ブロックを読み出し、第２の古
いデータブロック及び第２の古い冗長度ブロックから第
２の残存冗長度行パリティブロックを演算し、演算され
た第２の残存冗長度行パリティブロックをキャッシング
手段にキャッシングし、 上記新たなデータブロック及び上記第２の残存冗長度行
パリティブロックから新たな冗長度ブロックを生成し、 少なくとも一のデータ記憶ユニットに上記新たな冗長度
ブロックを書き込み、 上記新たなデータブロックを第２の古いデータブロック
上に重ね書きすることにより、 データブロックをモディファイすることを特徴とする冗
長記憶アレイシステム。 - 【請求項１０】 請求項９記載のシステムにおいて、第
１又は第２の古いデータブロックとこれに対応する第１
又は第２の古い冗長度ブロックとの排他的論理和演算に
より、第１又は第２の残存冗長度行パリティブロックが
それぞれ演算されることを特徴とする冗長記憶アレイシ
ステム。 - 【請求項１１】 請求項９記載のシステムにおいて、第
２の古いデータブロック、第２の古い冗長度ブロック及
び上記新たなデータブロックの排他的論理和演算によ
り、上記新たな冗長度ブロックが生成されることを特徴
とする冗長記憶アレイシステム。 - 【請求項１２】 データ及び冗長度情報をブロック形態
で記憶する複数の故障独立型データ記憶ユニットと、 上記複数のデータ記憶ユニットに係る残存冗長度行パリ
ティブロックのキャッシングを受け一時的に記憶するキ
ャッシング手段と、 上記複数のデータ記憶ユニット及びキャッシング手段に
接続され制御手段を含む記憶ユニットコントローラと、 を備え、 プロセッサから少なくとも一のコマンドを受信して少な
くとも一のデータ記憶ユニットから第１の古いデータブ
ロックを読み出し、 第１の古いデータブロックをプロセッサに送信し、 プロセッサから新たなデータブロックを受信し、 キャッシング手段と通信することにより上記新たなデー
タブロックに対応しかつキャッシング手段に記憶されて
いる残存冗長度行パリティブロックを再生し、この残存
冗長度行パリティブロックがキャッシング手段に記憶さ
れていない場合には、少なくとも一のデータ記憶ユニッ
トから上記新たなデータブロックに対応する第２の古い
データブロックを読み出し、少なくとも一のデータ記憶
ユニットから上記新たなデータブロックに対応する古い
冗長度ブロックを読み出し、第２の古いデータブロック
及び上記古い冗長度ブロックから上記新たなデータブロ
ックに対応する残存冗長度行パリティブロックを演算
し、演算された残存冗長度行パリティブロックをキャッ
シング手段にキャッシングし、 上記新たなデータブロック及び上記残存冗長度行パリテ
ィブロックから上記新たなデータブロックに対応する新
たな冗長度ブロックを生成し、 少なくとも一のデータ記憶ユニットに上記新たな冗長度
ブロックを書き込み、 上記新たなデータブロックを上記第２の古いデータブロ
ック上に重ね書きすることにより、 データブロックをモディファイすることを特徴とする冗
長記憶アレイシステム。 - 【請求項１３】 請求項１２記載のシステムにおいて、
第２の古いデータブロックと上記古い冗長度ブロックと
の排他的論理和演算により、上記残存冗長度行パリティ
ブロックが演算されることを特徴とする冗長記憶アレイ
システム。 - 【請求項１４】 請求項１２記載のシステムにおいて、
第２の古いデータブロック、上記古い冗長度ブロック及
び上記新たなデータブロックの排他的論理和演算によ
り、上記新たな冗長度ブロックが生成されることを特徴
とする冗長記憶アレイシステム。 - 【請求項１５】 コントローラと、コントローラに接続
されたキャッシュメモリと、コントローラに接続されデ
ータ及び冗長度情報をブロック形態で記憶する複数の故
障独立型データ記憶ユニットと、を含む冗長記憶アレイ
システムにおいて、 上記複数のデータ記憶ユニットに係る残存冗長度行パリ
ティブロックをキャッシングするステップを有すること
を特徴とする入出力特性改善方法。 - 【請求項１６】 請求項１５記載の方法において、ある
データブロックに対応する残存冗長度行パリティブロッ
クがキャッシュメモリに記憶されているか否かを判定す
るステップを有することを特徴とする入出力特性改善方
法。 - 【請求項１７】 請求項１５記載の方法において、少な
くとも一のデータ記憶ユニットから読み出されたデータ
ブロックと、このデータブロックに対応しかつ少なくと
も一のデータ記憶ユニットから読み出された冗長度ブロ
ックと、の排他的論理和演算により、各残存冗長度行パ
リティブロックが演算されることを特徴とする入出力特
性改善方法。 - 【請求項１８】 コントローラと、コントローラに接続
されたキャッシュメモリと、コントローラに接続されデ
ータ及び冗長度情報をブロック形態で記憶する複数の故
障独立型データ記憶ユニットと、を含む冗長記憶アレイ
システムにおいて、 少なくとも一のコマンドをプロセッサから受信するステ
ップと、 受信したコマンドに応じて少なくとも一のデータ記憶ユ
ニットから古いデータブロックを読み出すステップと、 上記古いデータブロックに対応する残存冗長度行パリテ
ィブロックがキャッシュメモリに記憶されているか否か
を判定し、記憶されていない場合には、少なくとも一の
データ記憶ユニットから上記古いデータブロックに対応
する古い冗長度ブロックを読み出し、上記古いデータブ
ロック及び上記古い冗長度ブロックから残存冗長度行パ
リティブロックを演算し、演算された残存冗長度行パリ
ティブロックをキャッシュメモリにキャッシングするス
テップと、 を有することを特徴とする入出力特性改善方法。 - 【請求項１９】 請求項１８記載の方法において、上記
古いデータブロックと上記古い冗長度ブロックとの排他
的論理和演算により上記残存冗長度行パリティブロック
が演算されることを特徴とする入出力特性改善方法。 - 【請求項２０】 コントローラと、コントローラに接続
されたキャッシュメモリと、コントローラに接続されデ
ータ及び冗長度情報をブロック形態で記憶する複数の故
障独立型データ記憶ユニットと、を含む冗長記憶アレイ
システムにおいて、 プロセッサから新たなデータブロックを受信するステッ
プと、 上記新たなデータブロックに対応しかつキャッシュメモ
リに記憶されている残存冗長度行パリティブロックを再
生し、記憶されていない場合には、少なくとも一のデー
タ記憶ユニットから上記新たなデータブロックに対応す
る古いデータブロックを読み出し、少なくとも一のデー
タ記憶ユニットから上記新たなデータに対応する古い冗
長度ブロックを読み出し、上記古いデータブロック及び
上記古い冗長度ブロックから上記新たなデータブロック
に対応する残存冗長度行パリティブロックを演算し、演
算された残存冗長度行パリティブロックをキャッシュメ
モリにキャッシングするステップと、 上記新たなデータブロック及び上記残存冗長度行パリテ
ィブロックから新たな冗長度ブロックを生成するステッ
プと、 少なくとも一のデータ記憶ユニットに上記新たな冗長度
ブロックを書き込むステップと、 上記古いデータブロック上に上記新たなデータブロック
を重ね書きするステップと、 を有することを特徴とする入出力特性改善方法。 - 【請求項２１】 請求項２０記載の方法において、上記
古いデータブロックと上記古い冗長度ブロックとの排他
的論理和演算により、上記残存冗長度行パリティブロッ
クが演算されることを特徴とする入出力特性改善方法。 - 【請求項２２】 請求項２０記載の方法において、上記
古いデータブロック、上記古い冗長度ブロック及び上記
新たなデータブロックの排他的論理和演算により、上記
新たな冗長度ブロックが生成されることを特徴とする入
出力特性改善方法。 - 【請求項２３】 コントローラと、コントローラに接続
されたキャッシュメモリと、コントローラに接続されデ
ータ及び冗長度情報をブロック形態で記憶する複数の故
障独立型データ記憶ユニットと、を含む冗長記憶アレイ
システムにおいて、 少なくとも一のコマンドをプロセッサから受信するステ
ップと、 このコマンドに応じて少なくとも一のデータ記憶ユニッ
トから第１の古いデータブロックを読み出すステップ
と、 第１の古いデータブロックに対応する第１の残存冗長度
行パリティブロックがキャッシュメモリに記憶されてい
るか否かを判定し、記憶されていない場合には、少なく
とも一のデータ記憶ユニットから第１の古いデータブロ
ックに対応する第１の古い冗長度ブロックを読み出し、
第１の古いデータブロック及び第１の古い冗長度ブロッ
クから第１の残存冗長度行パリティブロックを演算し、
演算された第１の残存冗長度行パリティブロックをキャ
ッシュメモリにキャッシングするステップと、 第１の古いデータブロックをプロセッサに送信するステ
ップと、 プロセッサから新たなデータブロックを受信するステッ
プと、 上記新たなデータブロックに対応する第２の残存冗長度
行パリティブロックをキャッシュメモリから再生し、キ
ャッシュメモリに第２の残存冗長度行パリティブロック
が記憶されていない場合には、少なくとも一のデータ記
憶ユニットから第２の古いデータブロックを読み出し、
少なくとも一のデータ記憶ユニットから第２の古い冗長
度ブロックを読み出し、第２の古いデータブロック及び
第２の古い冗長度ブロックから第２の残存冗長度行パリ
ティブロックを演算し、演算された第２の残存冗長度行
パリティブロックをキャッシュメモリにキャッシングす
るステップと、 上記新たなデータブロック及び第２の残存冗長度行パリ
ティブロックから新たな冗長度ブロックを生成するステ
ップと、 少なくとも一のデータ記憶ユニットに上記新たな冗長度
ブロックを書き込むステップと、 第２の古いデータブロック上に上記新たなデータブロッ
クを重ね書きするステップと、 を有することを特徴とする入出力特性改善方法。 - 【請求項２４】 請求項２３記載の方法において、第１
又は第２の古いデータブロックとこれに対応する第１又
は第２の古い冗長度ブロックとの排他的論理和演算によ
り、第１又は第２の残存冗長度行パリティブロックがそ
れぞれ演算されることを特徴とする入出力特性改善方
法。 - 【請求項２５】 請求項２３記載の方法において、第２
の古いデータブロック、第２の古い冗長度ブロック及び
上記新たなデータブロックの排他的論理和演算により、
上記新たな冗長度ブロックが生成されることを特徴とす
る入出力特性改善方法。 - 【請求項２６】 コントローラと、コントローラに接続
されたキャッシュメモリと、コントローラに接続されデ
ータ及び冗長度情報をブロック形態で記憶する複数の故
障独立型データ記憶ユニットと、を含む冗長記憶アレイ
システムにおいて、 少なくとも一のコマンドをプロセッサから受信するステ
ップと、 このコマンドに応じて少なくとも一のデータ記憶ユニッ
トから第１の古いデータブロックを読み出すステップ
と、 第１の古いデータブロックをプロセッサへ伝送するステ
ップと、 プロセッサから新たなデータブロックを受信するステッ
プと、 上記新たなデータブロックに対応しかつキャッシュメモ
リに記憶されている残存冗長度行パリティブロックを再
生し、記憶されていない場合には、少なくとも一のデー
タ記憶ユニットから上記新たなデータブロックに対応す
る第２の古いデータブロックを読み出し、少なくとも一
のデータ記憶ユニットから上記新たなデータブロックに
対応する古い冗長度ブロックを読み出し、第２の古いデ
ータブロック及び古い冗長度ブロックから上記新たなデ
ータブロックに対応する残存冗長度行パリティブロック
を演算し、演算された残存冗長度行パリティブロックを
キャッシュメモリにキャッシングするステップと、 上記新たなデータブロック及び上記残存冗長度行パリテ
ィブロックから新たな冗長度ブロックを生成するステッ
プと、 少なくとも一のデータ記憶ユニットに上記新たな冗長度
ブロックを書き込むステップと、 上記第２の古いデータブロック上に上記新たなデータブ
ロックを重ね書きするステップと、 を有することを特徴とする入出力特性改善方法。 - 【請求項２７】 請求項２６記載の方法において、第２
の古いデータブロックと古い冗長度ブロックの排他的論
理和演算により、上記残存冗長度行パリティブロックが
演算されることを特徴とする入出力特性改善方法。 - 【請求項２８】 請求項２６記載の方法において、第２
の古いデータブロック、古い冗長度ブロック及び上記新
たなデータブロックの排他的論理和演算により、上記新
たな冗長度ブロックが生成されることを特徴とする入出
力特性改善方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US823141 | 1992-01-21 | ||
| US07/823,141 US5341381A (en) | 1992-01-21 | 1992-01-21 | Redundant array parity caching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208476A true JPH06208476A (ja) | 1994-07-26 |
Family
ID=25237912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008578A Pending JPH06208476A (ja) | 1992-01-21 | 1993-01-21 | 冗長アレイパリティキャッシングシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5341381A (ja) |
| EP (1) | EP0556945A3 (ja) |
| JP (1) | JPH06208476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309640A (ja) * | 2005-05-02 | 2006-11-09 | Hitachi Ltd | 記憶制御システム及び記憶制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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