JPH05313833A - アレイ型ディスク駆動機構システム - Google Patents

Abstract

(57)【要約】 【目的】 アレイ型ディスク駆動機構システムのＲＡＩ
Ｄ５と呼ばれる制御方式において、ディスクアクセスを
軽減しシステム全体のスループットを向上させることを
目的とする。 【構成】 アレイ型ディスク駆動機構に格納されるデー
タビットに対するエラー訂正及び制御を行うための冗長
ビットを格納する冗長ビットセグメントの内容の一部又
は全部を記憶する冗長ビット用キャッシュを設けた。ま
た、冗長ビット用キャッシュを主メモリ内の領域に置く
こととした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、いわゆるＲＡＩＤ
（Redundant Array of Inexpensive Disks：以下、この
明細書ではＲＡＩＤを単にアレイ型ディスクと呼ぶ）を
用いて計算機の主記憶装置に対する補助記憶装置を構成
するアレイ型ディスク駆動機構システムに関するもので
ある。

【０００２】

【従来の技術】アメリカのカリフォルニア大学バークレ
ー校が、A Case for Redundunt Arrayof Inexpensive D
isks （RAID），Report No. UCB/CSD 87/391 として、
１９８７年１２月に発表した文献（以下、文献１とい
う）には、アレイ型ディスクを補助記憶装置として使用
する場合のシステム構成が開示されている。アレイ型デ
ィスクの信頼性を向上させるため、データの書き込みに
際してデータビットの他に冗長ビットを付加し、データ
の読み出しに際してはデータビットとこれに対する冗長
ビットとを同時に読み出して、ビット誤りが発生してい
ないかを検査し、或は発生しているビット誤りを自動的
に訂正する。文献１では、冗長ビットをアレイ型ディス
クにどのように分配するかによって、ＲＡＩＤ１〜ＲＡ
ＩＤ５の５つのレベルに分類している。

【０００３】図５はＲＡＩＤ４のレベル（以下、単にＲ
ＡＩＤ４という。ＲＡＩＤ５についても同様）の構成を
示す概念図であり、図において、３３〜３７はそれぞれ
ディスクであり、各ディスク３３〜３７の下の３８〜４
２は当該ディスクの各セクタを表し、ｄ０〜ｄ３９はデ
ータセクタであり、ｐ０〜ｐ９は冗長ビットのセクタで
ある。冗長ビットとしては、パリティビット、ＢＣＨ符
号など、色々な種類のものが使用され、その生成方法お
よびその冗長ビットを用いてのビット誤り制御方法は冗
長ビットの種類により異なるが、これらは、その技術の
分野においてよく知られているので説明を省略する。図
５に示す例で各ディスク３３〜３７が互いに同一容量で
あるとすれば、情報ビットのビット数の１／４のビット
数を、冗長ビットとして付加することができることを示
している。

【０００４】図５に示すＲＡＩＤ４には次のような問題
がある。例えば、データセクタｄ１とｄ７にアクセス
（すなわち、書き込み又は読み出し）しようとすると、
ＤＩＳＫ１とＤＩＳＫ３とは並列に運転しているので、
ｄ１とｄ７へは同時にアクセスできるが、ｄ１の冗長ビ
ットはセクタｐ０にあり、ｄ７の冗長ビットはセクタｐ
１にあり、セクタｐ０，ｐ１は同一のディスク３７の異
なるセクタであるため同時にアクセスできず、２回のア
クセスが必要となり、スループットを向上させることが
できない。

【０００５】ＲＡＩＤ４の上述の問題を解決するものが
ＲＡＩＤ５である。図４はＲＡＩＤ５の構成を示す概念
図であり、図において、２３〜２７はそれぞれディスク
であり、各ディスク２３〜２７の下の２８〜３２は各セ
グメントであり、ｄ０〜ｄ３９とｐ０〜ｐ９は図５の同
一符号に相当するものである。ＲＡＩＤ５の特徴は冗長
ビットのセグメントｐ０〜ｐ９が分散してディスクに割
り当てられていることである。

【０００６】ＲＡＩＤ５の構成でｄ１とｄ７とに同時に
アクセスしようとするとき、ＤＩＳＫ１のｄ１、ＤＩＳ
Ｋ２のｄ７、ＤＩＳＫ３のｐ１、ＤＩＳＫ４のｐ０へは
同時にアクセスでき、読み出しの場合はｄ１とｐ０とで
ｄ１から読み出したデータの誤りを訂正することがで
き、ｄ７とｐ１とでｄ７から読み出したデータの誤りを
訂正することができる。また、書き込みの場合は、デー
タをｄ１，ｄ７に書き込むと同時に、この書き込みデー
タから生成した冗長ビットをｐ０，ｐ１に同時に書き込
むことができる。

【０００７】図３は、特開平２−２３６７１４号公報
「アレイ型デイスク駆動機構システム及び方法」（以
下、文献２という）に開示されたシステムを示すブロッ
ク図で、図において、１２は上位コンピュータ、１３は
アレイ型ディスク駆動機構、１４はバッファメモリ、１
５はバッファメモリ１４に対するエラー訂正及び制御回
路、１６は共通のデータバス、１７はアレイ型ディスク
に対するエラー訂正及び制御回路、１８はチャネルコン
トローラ、１９はチャネルバス、２０はディスク、２１
は複数のディスクで構成されるディスクアレイ、２２は
ディスクコントローラである。この文献２では、上位コ
ンピュータ１２からアレイ型ディスク駆動機構１３を見
たとき、複数のディスク駆動機構として見え、又は１個
の大きなディスク駆動機構として見え、あるいはその中
間の構成としても見えるように制御し、且つ、アレイ型
ディスク駆動機構のデータに対し複数のレベルの冗長性
を提供することを可能にしている（文献２の特許請求の
範囲第１項参照）。なお、冗長ビットの分配は、図４に
示すＲＡＩＤ５のレベルが採用されている。

【０００８】

【発明が解決しようとする課題】上記のような従来のア
レイ型ディスク駆動機構システムでは、同時にアクセス
できない場合があり、スループットの向上に限界があ
る。すなわち、図４において、例えばｄ０，ｄ４，ｄ
８，ｄ１２，ｄ１６にアクセスする場合、それぞれのデ
ータセクタに対応する冗長ビットセクタｐ０，ｐ１，ｐ
２，ｐ３，ｐ４にもアクセスしなければならず、ｄ０と
ｐ４，ｄ４とｐ０，ｄ８とｐ１，ｄ１２とｐ２，ｄ１６
とｐ３との組は、それぞれ同一ディスクの異なるセクタ
にあるので、ディスクアクセスが２回必要となる。各デ
ィスクへのアクセスは、機械的な動作を行う時間が大半
を占めるため、データの転送時間と比較して甚だ長いた
め、システム全体のスループットを向上させることがで
きないという問題点があった。

【０００９】この発明は、かかる問題点を解決するため
になされたものであり、ディスクへのアクセス回数を少
なくし、スループットを向上させることができるアレイ
型ディスク駆動機構システムを提供することを目的とし
ている。

【００１０】

【課題を解決するための手段】この発明に係わるアレイ
型ディスク駆動機構システムは、アレイ型ディスク駆動
機構に格納されるデータビットに対するエラー訂正及び
制御を行うための冗長ビットを格納する冗長ビットセグ
メントの内容の一部又は全部を記憶する冗長ビット用キ
ャッシュ（ｃａｃｈｅ）を設けた。

【００１１】また、冗長ビット用キャッシュを主メモリ
内の領域に置くこととした。

【００１２】

【作用】冗長ビットのために必要なメモリ容量は、情報
ビットのために必要なメモリ容量に比して小さいので、
すべての冗長ビットをキャッシュに入れ、キャッシュの
ヒット率を１００％にすることができるし、キャッシュ
へのアクセス時間は極めて短いので、スループットを著
しく向上させることができる。

【００１３】

【実施例】

実施例１．以下、この発明の一実施例を図面について説
明する。図１はこの発明の実施例１を示すブロック図あ
って、図において、１はマイクロプロセッサユニット、
２はホスト・インタフェース、３はメモリ、４は冗長ビ
ット用キャッシュ、５はデータバス、６はチャネルコン
トローラであり、７はディスク制御装置全体を示す。８
はディスク駆動機構（図４のＤＩＳＫ０等に相当す
る）、９はデータセクタ（図４のｄ０等に相当する）、
１０は冗長ビットセクタ（図４のｐ０等に相当する）、
１１はエラー訂正制御回路で、図３のエラー訂正制御回
路１７に相当するものである。

【００１４】図１において、システム初期化（例えば、
電源投入時）に各冗長ビットセクタの内容を読み出して
冗長ビット用キャッシュ４に格納する。その後は冗長ビ
ットに関する限り、冗長ビットセクタ１０へはアクセス
することなく冗長ビット用キャッシュ４へアクセスす
る。ディスク制御装置７の電源を切断するとき、冗長ビ
ット用キャッシュ４の内容は冗長ビットセクタ１０へ書
き込まれる。読み出しの際は、データビットとこれに対
応する冗長ビットによりビット誤りがエラー訂正及び制
御回路１１で検査され、又は自動修正され、書き込みの
際は、ホストコンピュータからのデータに対応する冗長
ビットがエラー訂正及び制御回路１１で生成され、生成
された冗長ビットは冗長ビット用キャッシュ４に書き込
まれ、データはデータセクタ９に書き込まれる。

【００１５】図４のＲＡＩＤ５のアクセスに関して説明
した例のように、ｄ０，ｄ４，ｄ８，ｄ１２，ｄ１６の
４データセグメントにアクセスする場合、図１の構成で
は、ｐ０，ｐ１，ｐ２，ｐ３にアクセスする必要はな
く、必要な冗長ビットは常に冗長ビット用キャッシュ４
から得られ、且つ、ｄ０，ｄ４，ｄ８，ｄ１２，ｄ１６
はＤＩＳＫ０，４，３，２，１と、それぞれ別のディス
クに分配されているので、ディスク制御装置への１回の
アクセスでよく、結果としてシステム全体のスループッ
トを向上させることができる。

【００１６】実施例２．図２はこの発明の実施例２を示
すブロック図であって、図１と同一符号は同一又は相当
部分を示し、図１と異なる点は冗長ビット用キャッシュ
４が、メモリ３の一部領域に入れられている点であり、
このような構成においても、図１と同様に動作させるこ
とができ、同様の効果を奏する。

【００１７】また、以上の説明では冗長ビットセグメン
ト１０の内容全部を冗長ビット用キャッシュ４に入れる
こととしたが、冗長ビット用セグメント１０の内容の一
部を冗長ビット用キャッシュ４に入れて、なお且つヒッ
ト率を相当高く保つことができる場合がある。さらに、
データセクタ９の内容の一部をキャッシュに入れて更に
スループットを向上させることも可能である。なお、上
記実施例１，２では、この発明をＲＡＩＤ５に実施する
場合について説明しているが、ＲＡＩＤ４でもこの発明
を実施できることは言うまでもない。

【００１８】

【発明の効果】以上のようにこの発明によれば、冗長ビ
ットに対するキャッシュを設けることにより、ディスク
制御装置へのアクセスの回数を減少し、スループットを
向上させることができる。

【００１９】また、冗長ビットに対してのみキャッシュ
を設けることにより、データ全体にキャッシュを設ける
方法に比べて、ハードウェアの量を少なくすることがで
きる。

【００２０】また、何らかの原因でキャッシュの内容が
失われたとしても、データは既に書き込まれているた
め、バックアップを使用しなくても十分な信頼性が得ら
れる。

【００２１】さらに、冗長列にあるセクタは１つであ
り、それに対するデータセクタが複数あるので、キャッ
シュの局所性（ローカリティ）が向上し、キャッシュの
ヒット率も向上する等の効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】この発明の実施例２を示すブロック図である。

【図３】従来のディスク駆動機構システムの一例を示す
ブロック図である。

【図４】ＲＡＩＤ５を説明するための概念図である。

【図５】ＲＡＩＤ４を説明するための概念図である。

【符号の説明】 １ マイクロプロセッサユニット ２ ホスト・インタフェース ３ メモリ ４ 冗長ビット用キャッシュ ５ データバス ６ チャネルコントローラ ７ ディスク制御装置 ８ ディスク駆動機構 ９ データセクタ １０ 冗長ビットセクタ １１ エラー訂正及び制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のディスク駆動装置が並列に動作し
   て上位コンピュータの補助記憶装置を構成するアレイ型
   ディスク駆動機構システムにおいて、 上記アレイ型ディスク駆動機構に格納されるデータビッ
   トに対するエラー訂正及び制御を行うための冗長ビット
   を格納する冗長ビットセグメントの内容の一部又は全部
   を記憶する冗長ビット用キャッシュを備えたことを特徴
   とするアレイ型ディスク駆動機構システム。
2. 【請求項２】 冗長ビット用キャッシュを主メモリ内の
   領域に置いたことを特徴とする請求項第１項記載のアレ
   イ型ディスク駆動機構システム。