JPH06203581A - 内容アドレス可能記憶装置及びその動作方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＡＭによる内容アドレス可能記憶装置（Ｃ
ＡＭ）方法を提供すること。 【構成】 キーワードはＲＡＭに適用されるそれぞれ0
0、01、10の部分集合である。キーワードの第１の部分
集合は第１のＲＡＭの１行目にアドレスするので、１は
データ出力の第２のビットとして出てくる。同様に、01
及び10によってそれぞれアドレスされた第２及び第３の
ＲＡＭに適用される。引き続くＡＮＤ演算は、所望され
るように、整合ラインｍ₁ の活動化に対応する第２ビッ
トとして１を有するＮビットワードを生じることにな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、ランダムアク
セスメモリ（ＲＡＭ）と、前記ＲＡＭのメモリ位置にア
ドレスするための入力キーワードを使用することによっ
て、Ｗビットのキーワードと、Ｎ個の可能性のある整合
アドレスに対する内容アドレス可能記憶装置（ＣＡＭ）
の実現（インプリメンテーション）に係り、特に、機能
メモリ（ＦＭ）として知られている特定のタイプのＣＡ
Ｍとしての使用を含む前記実現されたものを動作する方
法に関する。「実現（インプリメンテーション）」とい
う用語は、ハードウェア、ソフトウェア、又は両方にお
けるシステムデザインの具現化として定義される。

【０００２】

【従来の技術】コンピュータ技術の分野において、記憶
されたデータへのアクセスに関して基本的に二つの異な
るタイプのメモリ（記憶装置）が見つけ出されている。

【０００３】第１のタイプの場合において、記憶された
データは、その数によってメモリ内のメモリ位置にアド
レスすることによって読み取られる。通常は、このよう
なメモリチップは分離したアドレスラインとデータライ
ンを示す。このようなメモリからデータを探索するため
には、このデータの正確なアドレスが認識されなければ
ならない。次いで、アドレスされ、かつ格納されたデー
タは、データラインと接続される。記憶装置のこのカテ
ゴリには、ランダムアクセスメモリ（ＲＡＭ）とリード
オンリーメモリ（ＲＯＭ）が属している。この記憶装置
の原理は、一般的となり、現在は事実上あらゆる複雑な
エレクトロニクス装置において出現しているが、ランダ
ムアクセスメモリは、大容量のデータや、いくらかのデ
ータセットへの迅速なアクセスを含む多数の問題のアク
セスの必要条件に対しては限られた解決法しか提供でき
ない。それゆえ、多くのアプリケーションにとって、メ
モリ位置に対するネーム又はオブジェクト指向のアプロ
ーチは有利であると思われる。

【０００４】この記憶装置の原理は、連想記憶装置とし
ても知られている内容アドレス可能記憶装置（ＣＡＭ）
によって表現される。これらの記憶装置は、それらが、
このキーによって連想される全ての情報を見つけるため
に入力ワード（キーワード）を利用するので、これらの
記憶装置はラベル付けされた内容か又は駆動データであ
る。一般に、キーワードの入力の結果は、いくつかの記
憶されたワードの整合又は一致の表示である。整合又は
一致の表示は、引き続く動作のために使用される整合ラ
インの活動化として現れる。

【０００５】内容アドレス可能記憶装置は、全ての格納
されたワードがキーワードと同時に比較される並列モー
ドにおけるキーワードの後で探索を実行するのを許容す
る。従って、ＣＡＭの使用は、（純数値を除く）多くの
アプリケーションにおいて速度における有効利得を提供
するが、一方では１ビットに付いてより高いコストが支
払われなければならない。

【０００６】ＣＡＭの特別な実現は機能メモリ（ＦＭ）
として知られている。機能メモリは、格納されたワード
の単一ビットを、整合又は一致機能とは関係のない“do
n't-care（無関係）”状態へセットすることを可能とす
る。従って、ＦＭ内に格納されたワードのビットは、論
理値０及び１の他に第３の状態を取ることができる。従
来のＦＭデザインにおいて、無関係状態は、例えば、い
くらかのビットへのアクセスを遮断するフリップ−フロ
ップを使用することによって実現される。

【０００７】整合ラインが、任意の引き続く装置に直接
アドレスしないようにデザインされている場合は、優先
順位エンコーダがしばしば複数の整合を引き続き処理す
る。これは、整合を優先順位スキームに従うシーケンス
へ順序付けることによって行なわれる。

【０００８】ＣＡＭは、情報ネットワーク内にプロトコ
ル処理ユニットを含むアプリケーションの多くのフィー
ルドを見つけ出した。各フィールド内では、データのパ
ケットがＣＡＭに対するキーワードとして使用されるア
ドレスを含んでいる。次いで、ＣＡＭは、データが指定
されるアドレスを表示する。他のアプリケーションは、
全てのユニットに対して共通の記憶装置とプロセッサへ
のアクセスを管理するために並列処理で見つけ出され
る。アプリケーションのさらなるフィールドは、データ
又はデマンド駆動コンピュータアーキテクチュア、及び
データベースへのアクセスを処理するために特別にデザ
インされたデータベースエンジンである。

【０００９】ＣＡＭは上記に述べられている利点を有し
ているので、実現の多数の方法が提案されてきた。通
常、半導体デバイスによるＣＡＭ実現は、結果的に、ス
タンダートＲＡＭデバイスと比較すると、一ビット当り
より多数のトランジスタと、より多数のピンとを生じる
特別のチップデザインを必要とする。このアプローチの
進んだ例は、ヨーロッパ特許第 0183885号に記述されて
いる。しかしながら、多くの場合、ＣＡＭの特別のデザ
インは、そうでなければプログラマブルゲートアレイの
ような他の従来の技術によってデザインされた回路にお
ける使用を阻止する。

【００１０】本発明の技術分野により近い定義が、従来
のランダムアクセスメモリを用いてＣＡＭを実現しよう
とする努力によって提供される。これらの方法とその結
果として生成された装置の実施例は、それぞれ、ヨーロ
ッパ特許第 0228917号、第 0459703号、或いは国際出願
（ＰＣＴ）特許第90/04849号に開示されている。これら
の公知の技術の基底にある原理は、キーワードと格納さ
れたデータのシーケンシャルな比較である。しかしなが
ら、シーケンシャルな比較は、内容アドレス可能記憶装
置の主な利点である探索速度を低下させる。従って、本
発明は、格納されたワードとキーワードのシーケンシャ
ルな比較を利用しないが、その代わり、該当する宛先
が、キーワードの少なくとも一部によって格納されるメ
モリ位置を直接アドレスすることに基づいている。この
技術は、アイトリプルイーのINFOCOM （1991年）におい
て、例えば、T.B. PEI等による例に対して記述されてお
り、1991年の「アイトリプルイーのコンピュータと通信
社会」の第10回の共同年会議の議事録NO.0515-0524は、
キーワードの幅が小さい場合に限りその速度及び単純性
により好適である。現在のアプリケーションは１６ビッ
ト及びそれ以上のデータ幅を有するキーワードをしばし
ば要求するので、この単純なアプローチはもはや実行不
可能である。

【００１１】

【発明が解決しようとする課題】それゆえ、本発明の目
的は、ＲＡＭによってＣＡＭ（内容アドレス可能記憶装
置）を実現するための方法を提供することにある。とり
わけ、高速探索スピードを有するＣＡＭの実現を導入
し、かつ公知のアプローチのアドレス空間に対する制限
を克服することを目的とする。

【００１２】

【課題を解決するための手段】本発明による入力ワード
サイズ又はＷビットのキーワード幅、及びＮ個の出力ラ
インによって内容アドレス可能記憶装置を実現するため
に、キーワードのｍ個の部分集合が、ｍ個のランダムア
クセスメモリ（ＲＡＭ）にアドレスするために使用され
る。キーワードの部分集合は、好ましくはＷ／ｍビット
幅を有する。各ＲＡＭは、従来のＣＡＭのＮ個の出力ラ
インに対応するＮビットの出力データ幅を有する。ＲＡ
Ｍは、静的（ＳＲＡＭ）又は動的（ＤＲＡＭ）タイプの
いづれであってもよい。ビデオＲＡＭなどのＤＲＡＭ
は、一メモリセル当りより少数のトランジスタで済むと
いう利点を有し、かつ生産コストが最重要であると考え
られた場合、新しい実現と共に使用されるのは好まし
い。一方、ＳＲＡＭの使用は、より高速の演算速度とい
う利点を提供する。アドレスされた後、これらのＲＡＭ
は、アドレスされた位置に格納されたデータを出力ライ
ンと接続させる。ｍ個の出力データは、一つの出力のｉ
番目のビットが、ｉが０乃至Ｎ−１であるすべての他の
出力のｉ番目のビットと論理積演算されるブール論理積
（ＡＮＤ）演算を受ける。この演算は、ビット単位（ビ
ットワイズ）のＡＮＤとして短縮表示される。記述され
ている演算を実行するための装置は（ビット単位におけ
る）ＡＮＤゲートとして知られている。ビット単位のＡ
ＮＤ演算によって、ｍ個の出力の全てのビットｉが１を
示す場合に限り、ビットｉとして論理値１を有するＮビ
ット幅のワードが生じることになる。ｍ個のＲＡＭ内に
格納されたデータは、本明細書中の始めに述べられたよ
うに、公知のＣＡＭの作動原理に対応する適用されたキ
ーワードに割り当てられる出力ラインに１が現れること
を確実とする。格納されたデータの一部分にすぎない
が、ＡＮＤ演算の出力内の１が、正規のＣＡＭが作動す
る方法と区別することができない整合ラインを活動化さ
せる。出力ワードが、ＣＡＭの複数の整合と対応してい
る１を超える数を含む場合、整合ラインは、優先順位エ
ンコーダへ送られ得る。優先順位エンコーダスキーム
は、本発明の技術における当業者に公知である。短縮化
のため、本発明による新しい実現はＲＣＡＭとして定義
される。

【００１３】従って、あるキーワードを適用する時にビ
ットｉにおいて整合を発生するためには、キーワードの
ｍ個の部分集合によってアドレスされたｍ個のメモリ位
置の各ビットｉにおける１が事前に格納されなければな
らない。ＲＣＡＭによって管理されるべきワードスペー
ス、即ちｍ個のＲＡＭ内に格納されたデータが、アプリ
ケーションの間不変のままであれば、あらゆるＲＯＭの
異種（ＥＰＲＯＭ、ＥＥＲＯＭ等）におけるリードオン
リーメモリ（ＲＯＭ）を使用することが実行可能であ
る。メモリユニット（記憶装置）という用語はこれら両
タイプのメモリを含む。

【００１４】しかしながら、本発明の好ましい実施例
は、ＲＣＡＭのワードスペースのフレキシブルな管理を
許容する。即ち、入力キーワードが出力においてライン
ｉとの整合を提供することを確実とするため、このキー
ワードは、ＲＡＭのアドレス入力に適用され、次いでｉ
番目のビットとして１を有するＮビットデータワードが
各ＲＡＭ内に格納される。ビットの設定は、前もって格
納されたデータが、読み取られ、次いで例えば、１にセ
ットされたｉ番目のビットのみを有する他のデータワー
ドとＯＲ（論理和）演算により接続されることによって
適切に更新される「読み取り−変更−書き込み（read-m
odify-write ）」サイクルにおいて実行され得る。より
好ましい方法は、実現のためにビットアドレス可能ＲＡ
Ｍを使用することである。例えば、J. Petrovick Jr.等
によって発表されたISSCC'90,88-89の“A 300K-Circuit
ASIC Logic Family”（1990年）の議事録に記述されて
いる技術に基づく成長可能な公知のビットアドレス可能
記憶装置とレジスタが、有利に適用される。上記に説明
されている書き込み手続きは、ゼロだけを含む空ＲＡＭ
に対してだけ使用される。格納されたデータに変更を導
入するためには、手続きが変更されなければならない。
ラインｉでの整合に導かれるキーワードを変更するため
には、まず最初に、古いキーワードがアドレス入力に適
用され、次いでｉ番目のビットはクリアされなければな
らない。このビットがクリアされた時、新しいキーワー
ドが上記と同様に適用され得る。本発明の実施例は、キ
ーワードとビットが整合するキーワードとビットの位置
に対する記憶装置として働くメモリ（制御ＲＡＭ）のア
プリケーションを含む。好ましい方法は、対応する整合
ライン・インデックスｉによってアドレスされた制御Ｒ
ＡＭのメモリ位置においてキーワードを格納することに
ある。本発明のこの実施例を用いることによって、新し
いキーワードが古い整合アドレスに適用されることがで
き、かつその逆も可能であり、これによって新しい方法
のより広範な適用性を生じることができる。

【００１５】本発明の他の好ましい実施例は、機能メモ
リ（ＦＭ）の実現である。上記のように、機能メモリと
は、格納されたワードのビットが三つの状態の内の一つ
の状態に置かれ得る基本的ＣＡＭである。最初の二つの
状態は、入力キーとの整合のための１と０であり、そし
て第３の状態は、前記ビットが整合プロセスにおいて無
視されることを表示する“don't care（無関係）”であ
る。

【００１６】本発明によれば、無関係ビットは、ＲＣＡ
Ｍについて上記に述べられているように、ビットト設定
手続きの拡張（エクステンション）によって実現され
る。キーワードのｋ番目のビットとは無関係に、あるラ
インｍ_i を活動化させるため、ワードスペースの書き込
みの間、キーのｋ番目のビットは、１へ一回、０へ一回
セットされる。これによって、ＲＡＭの内の一つに対し
て二つの異なるアドレスを発生する。両方のメモリ位置
において、ｉ番目のビットは１にセットされる。従っ
て、ＦＭの動作の間、ｉ番目のビット又は整合ラインｍ
_i における整合は、入力キーワードのｋ番目のビットと
は無関係に成立する。一般に、この実現は、１ワード内
のｎ個の無関係ビットに対して２ⁿ の格納又は書き込み
動作を必要とする。格納されたワードの変更を制御する
ことによって、三つの可能性のある状態に適応するワー
ドの１ビットを格納するために、二つのビットが必要と
される。それゆえ、制御ＲＡＭには、Ｎビットのワード
幅によってＦＭを制御するために、２Ｎのワード幅が設
けられる。制御ＲＡＭは、ワードスペースの変更が特定
の実現において全く処理される必要がない場合は余分と
なる。この場合において、事前に計算された内容をＲＡ
Ｍへロードすることによって書き込み手続きは短縮され
得る。

【００１７】新しい実現は、キーワードの部分集合とは
接続されてないＲＡＭの追加の分離制御可能なアドレス
ラインを使用することによって、格納されたワードの数
を増加することを有利に許容する。例えば、連想読み取
りのスタートの間、追加のアドレスラインはゼロにセッ
トされる。整合が見つけからなかった場合は、追加のア
ドレスがインクリメントされ、かつ整合手続きが反復さ
れる。整合とたまたま出会った時や全てのアドレスライ
ンが１にセットされた時には探索は停止される。引き続
く装置によって複数の整合が許容された場合は、後者の
条件も有効である。ｎ個の追加のアドレスラインを使用
することによって、ＲＣＡＭ内に格納されたワードの数
はファクタ２ⁿ だけ増加される。

【００１８】ＲＡＭの追加のアドレスラインは、入力キ
ーワードに対するマスクの実現としても働く。このよう
なマスクは、ＦＭ（機能メモリ）とは対照的な整合プロ
セス全体におけるキーワードのいくらかのビットを抑圧
するため、公知のＣＡＭにおいて使用される。本発明に
よるこのようなマスクを実現するために、追加のアドレ
スラインはあらゆるアドレスラインに対して使用され、
各アドレスラインは、キーワードをＲＡＭと接続させ
る。適切な書き込み手続きを用いて、追加のアドレスラ
インによりアドレスされたワードスペースは、１が完全
にロードされた場合、キーボードのビットは、キーワー
ドと接続されたアドレスラインからその片方のアドレス
ラインへ切り換えることによってマスキングされ得る。

【００１９】本発明の他の好ましい実施例は、追加の分
離制御可能なアドレスラインとレジスタを使用すること
によって、ワード幅、即ち一キーワード当りのビット数
を増加することを許容する。この実施例は、全体ではな
くシーケンシャルブロックにおいてキーワードがＲＣＡ
Ｍへ送られた時に明確な利点を示す。

【００２０】キーワードの第１の部分又はブロックの入
力によって、上記の同様に出力にＮビットワードを生じ
ることになる。しかし、Ｎビットワードは、出力ライン
へ向けられる代わりに前記レジスタ内に格納される。次
のサイクルにおいては、追加アドレスが１つ増え、キー
ワードの引き続くブロックはＲＣＡＭの入力に接続され
る。これによって生じるＮビットのデータ出力は、レジ
スタ内に事前に格納されたワードとビット単位で論理積
（ＡＮＤ）演算される。この演算結果は再びレジスタへ
クロックされる。この手続きは、キーワードの最新ブロ
ックがＲＣＡＭへ適用されるまで反復される。この最新
サイクルにおいては、最終的に、出力ワードが整合ライ
ンに現れている。従って、出力のｉ番目のビットにおけ
る１は、レジスタ内に中間的に格納された全ての先行出
力のｉ番目のビットにおいて１を表わす。レジスタ内に
格納されたデータをコンスタントにフィードバックする
ことは有利であるが、装置を動作する前にレジスタの全
てのビットを１にセットすることが必要となる。

【００２１】記述されている全ての実施例の組合せが容
易に実現され得ることは当業者にとって明確であろう。

【００２２】本発明の一つの態様は、入力ラインのセッ
トに適用されるＷビット幅のキーワードとＮ個の可能性
のある整合ラインのセットのための前記キーワードによ
ってアドレス可能なランダムアクセスメモリ（ＲＡＭ）
を有する内容アドレス可能記憶装置（ＣＡＭ）であっ
て、前記ＲＡＭは、各々がＮビット幅の出力を有するｍ
個の個別アドレス可能なメモリユニットからなり、前記
ｍ個のメモリユニットのアドレスラインが前記キーワー
ドに対する入力ラインの部分集合と接続されており、か
つ前記ｍ個のメモリユニットの出力がビット単位の論理
積演算を実行するゲートと接続されており、前記論理積
演算の出力が前記Ｎ個の可能性のある整合ラインの部分
集合を活動化するために動作することよりなる内容アド
レス可能記憶装置である。

【００２３】本発明の他の態様は、Ｗビット幅のキーワ
ード及びＮ個の可能性のある整合ラインのセットのため
の内容アドレス可能記憶装置を動作するための方法であ
って、前記内容アドレス可能記憶装置がｍ個の個別アド
レス可能メモリユニットと前記ｍ個のメモリユニットの
データ出力とビット単位で論理積演算するゲートとを備
えており、前記ｍ個のメモリユニットがアドレッシング
キーワードへ割り当てられた整合ラインによって決定さ
れる位置において１をロードされ、前記キーワードがｍ
個のサブワードに分割され、各前記サブワードが前記ｍ
個のメモリユニットにアドレスするために使用され、か
つ前記ｍ個のメモリユニットのデータ出力がビット単位
で論理積演算され、この演算結果により、適用されたキ
ーワードに割り当てられた整合ラインを活動化するため
に使用されるＮビット出力ワードが生じることよりなる
内容アドレス可能記憶装置動作方法である。

【００２４】

【実施例】本発明は、以下において、図面と従来の技術
に関して詳細に述べられている。図示されているランダ
ムアクセスメモリ（ＲＡＭ）のメモリ位置のアドレス
は、上からカウントされた時の行数に対応している。複
数のビッドアドレス可能なＲＡＭが全体を通して使用さ
れている。

【００２５】ＣＡＭ（内容アドレス可能記憶装置）の公
知の概念が図１において示されている。キーワードは、
メモリ位置（行）で整合に出会った時、整合ラインを活
動化させるＣＡＭへ送られる。活動化は、通常は、１を
装置の特定出力ラインへ適用することからなる。キー及
び記憶されたデータは、記述されている実施例に対して
はＷが６であるＷビットの幅を有している。整合ライン
ｍ₀ 乃至ｍ_N-1 の数はＮである。000110は１行目で記憶
されると仮定される。これによって、000110のキー入力
がラインｍ₁ の活動化を生じることになる。

【００２６】本発明（図２）によるこのようなＣＡＭの
実現（インプリメンテーション）は、４×Ｎビットの能
力を有する三つの公知のビットアドレス可能なＲＡＭを
使用することに基づいている。これによって、Ｎビット
幅の四つのワードは格納され得る。以下においては、ワ
ードと行がシノニム（同義語）として使用されている。
追加のアドレス及び制御ラインは簡単化のために省略さ
れている。

【００２７】ＲＡＭにおいて、ワードは、第１のＲＡＭ
の１行目で１が生じ、第２のＲＡＭの２行目で１が生
じ、かつ第３のＲＡＭの３行目で１が生じるように格納
される。キーワードは、キーワード入力ラインの適切な
分割によって、２ビットの三つの部分集合に分割され
る。これらの部分集合は、特定メモリの四つの行に潜在
的にアドレスするＲＡＭのアドレスラインに適用され
る。アドレスされたデータは三つのＲＡＭの出力ライン
それぞれに適用される。出力データの三つのセット（集
合）は、引き続くゲートとビット単位で論理積（ＡＮ
Ｄ）演算される。これにより、論理積演算は、（先行Ｒ
ＡＭの出力である）全ての入力データセットもやはり１
を示すビット位置において１を有するＮビットのワード
を生じる。

【００２８】実施例において、キーワード000110はＲＣ
ＡＭに適用される。キーワードの部分集合はそれぞれ0
0、01、及び10である。図２においては、分割されたデ
ータラインがこれらの部分集合によって示されている。
キーワードの第１の部分集合は第１のＲＡＭの１行目に
アドレスするので、１はデータ出力の第２のビットとし
て出てくる。同じことが01及び10によってそれぞれアド
レスされた第２及び第３のＲＡＭに適用される。引き続
くＡＮＤ演算は、所望されるように、整合ラインｍ₁ の
活動化に対応する第２ビットとして１を有するＮビット
ワードを生じる。

【００２９】本発明の第２の実施例（図３）において
は、ＲＣＡＭが、ＲＡＭ内に格納されたデータを変更
し、これによって整合ラインを変更するために拡張され
ている。エクステンション（拡張）は、本質的に、制御
ＲＡＭとして作動する第４のＲＡＭからなる。この制御
ＲＡＭは、この整合ラインと対応しているアドレスにお
いてある整合ラインへキーワードを格納する。行数及び
格納されたキーワードは、これら三つのＲＡＭ内にビッ
トをセットするために使用される。整合ラインｍ₁を活
動化させるキーワードを６（バイナリ：000111）から３
５（バイナリ：100011）へ変更するために、整合ライン
番号（１）は制御ＲＡＭにアドレスするために使用さ
れ、制御ＲＡＭは、次いで古いキーワード（000110）を
出力する。このワードは、マルチプレクサ（ＭＵＸ）を
介して三つのＲＡＭのアドレス入力へ送られる。ＭＵＸ
は、制御ＲＡＭから入力されるデータと、通常の動作中
に適用されるキーワードとの間のスイッチとして作用す
る。全ての三つのＲＡＭの出力は論理ユニット（図示さ
れていない）と接続され、論理ユニットは各出力の第２
のビットをクリアし、その残りのビットを復元する。引
き続くステップにおいては、100011が三つのＲＡＭにア
ドレスするために使用され、各出力データの第２のビッ
トが１に更新され、かつ上記と同様に復元される。図３
は、古い状態と新しい状態におけるメモリを示してお
り、後者（新しい状態）は括弧（ブラケット）によって
示されている。新しいデータを格納した後で、キーワー
ドとして適用された100011は、整合ラインｍ₁ を活動化
させる。

【００３０】本発明の第３の実施例においては、Ｎビッ
トのレジスタがＲＣＡＭに加えされ、その内容がＡＮＤ
（論理積）ユニットへフィードバックされる（図４）。
最初に、レジスタの全てのビットは１にセットされる。
図４は、使用されているＲＡＭに追加されるアドレスラ
インを示している。このアドレスラインにおける１に相
対する位置において格納されるデータは、括弧で括られ
る。従って、図示されているＲＡＭは二つのＲＡＭの位
置を示している。一つは、括弧内のデータが格納される
ＲＡＭ位置であり、他の一つは、括弧で括られていない
データが格納されるＲＡＭ位置である。１２ビットのキ
ーワード（000110110011）は、６ビットずつ引き続く部
分において変更されたＲＣＡＭと接続される。キーワー
ドの第２の部分は括弧内にセットされる。０によって追
加的にアドレスされるＲＡＭからの第１の出力は、第２
ビットとして１を有する。レジスタの内容とのビット単
位のＡＮＤ演算によって、そのレジスタの内容が全ての
ビット位置において１によって事前ロードされたので変
更には導かれない。第２のビットとして１だけを有する
Ｎビット出力はレジスタ内に格納され、引き続いて第２
の半キーワードがＲＡＭへアドレスする。これと同時
に、追加のアドレスラインが１にスイッチされて、括弧
内のメモリ内容へアクセスする。再び、全ての三つの出
力の第２のビットにおいて１が生じる。レジスタの内容
とのビット単位による論理積演算によって、レジスタが
その事前ローディングから第２のビットとして１を得た
時には何も変更されない。この後で、出力は、ｍ₁ を活
動化する整合ラインと接続される。

【００３１】第４の実施例（図５）においては、機能メ
モリ（ＦＭ）として「実現」が用いられている。上記の
ように、ＦＭは基本的にＣＡＭであって、ＣＡＭはワー
ドスペース内の単一ビットを無関心（don't-care）状態
にセットするのを許容する。図１に関しては、ｍ₁ に導
かれる格納されたワード000110の第２ビットが無関心状
態にセットされなければならない、即ちラインｍ₁ はキ
ーワードの第２ビットとは関係なく活動化されると仮定
される。つまり、ｍ₁ における整合ラインの両端に0001
10又は010110を適用することである。

【００３２】機能メモリ装置を実現するために、図２に
示されている基本的構造は、メモリのワードスペースへ
書き込むことの変更と共に用いられる。最初に、アドレ
ッシング・キー010110が適用され、第１メモリの第２ワ
ード（２行目）の第２ビットが１にセットされる。第２
の書き込みステップにおいて、メモリは000110によって
アドレスされ、第１メモリの第１ワード（１行目）の第
２ビットが１にセットされる。他のメモリへの書き込み
は、上記のように、本発明の最初の二つの実施例よると
変化しない。演算において、ビット構造０ｘ０１１０
（ｘ＝０，１）のいづれのキーワードも整合ラインｍ₁
を活動化させる。即ち、この特別の実現は機能メモリと
して動作する。

【００３３】

【発明の効果】高速探索スピードを有するＣＡＭ（内容
アドレス可能記憶装置）の実現を導入し、かつ公知のア
プローチのアドレス空間への制限を克服するために、Ｒ
ＡＭによる内容アドレス可能記憶装置方法を提供する。

【図面の簡単な説明】

【図１】ＣＡＭの動作原理を示す図である。

【図２】本発明によるＣＡＭの実現の基本要素とそれら
を用いたデータフローを示す図である。

【図３】追加の制御ＲＡＭの使用を示す図である。

【図４】キーワードの有効ビットサイズを大きくするた
めのレジスタの使用を示す図である。

【図５】機能的メモリの実施例を示す図である。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力ラインのセットに適用されるＷビッ
   ト幅のキーワードとＮ個の可能性のある整合ラインのセ
   ットのための前記キーワードによってアドレス可能なラ
   ンダムアクセスメモリ（ＲＡＭ）を有する内容アドレス
   可能記憶装置（ＣＡＭ）であって、 前記ＲＡＭは、各々がＮビット幅の出力を有するｍ個の
   個別アドレス可能なメモリユニットからなり、前記ｍ個
   のメモリユニットのアドレスラインが前記キーワードに
   対する入力ラインの部分集合と接続されており、かつ前
   記ｍ個のメモリユニットの出力がビット単位の論理積演
   算を実行するゲートと接続されており、前記論理積演算
   の出力が前記Ｎ個の可能性のある整合ラインの部分集合
   を活動化するために動作することよりなる内容アドレス
   可能記憶装置。
2. 【請求項２】 前記キーワードによってアドレスされた
   整合ラインの部分集合に相関するキーワードと情報を格
   納するために、前記ｍ個のメモリユニットのアドレスラ
   インと接続される制御ＲＡＭをさらに備える請求項１に
   記載の内容アドレス可能記憶装置。
3. 【請求項３】 前記論理積ゲートへのフィードバックル
   ープによって接続されたレジスタをさらに備える請求項
   １又は２に記載の内容アドレス可能記憶装置。
4. 【請求項４】 機能メモリとして前記内容アドレス記録
   装置を使用することよりなる請求項１乃至３のいづれか
   一項に記載の内容アドレス可能記憶装置。
5. 【請求項５】 Ｗビット幅のキーワード及びＮ個の可能
   性のある整合ラインのセットのための内容アドレス可能
   記憶装置を動作するための方法であって、 前記内容アドレス可能記憶装置がｍ個の個別アドレス可
   能メモリユニットと前記ｍ個のメモリユニットのデータ
   出力とビット単位で論理積演算するゲートとを備えてお
   り、 前記ｍ個のメモリユニットがアドレッシングキーワード
   へ割り当てられた整合ラインによって決定される位置に
   おいて１をロードされ、前記キーワードがｍ個のサブワ
   ードに分割され、各前記サブワードが前記ｍ個のメモリ
   ユニットにアドレスするために使用され、かつ前記ｍ個
   のメモリユニットのデータ出力がビット単位で論理積演
   算され、この演算結果により、適用されたキーワードに
   割り当てられた整合ラインを活動化するために使用され
   るＮビット出力ワードが生じることよりなる内容アドレ
   ス可能記憶装置動作方法。
6. 【請求項６】 整合ラインを活動化するキーワードは、
   アドレスが前記整合ラインと相関している位置において
   制御ＲＡＭ内に格納され、かつ前記制御ＲＡＭが、ある
   キーワードへ割り当てられた整合ライン及びある整合ラ
   インを活動化させるキーワードの内の一方を変更するた
   めに、前記ｍ個のメモリユニット内に格納されたデータ
   にアドレスするために使用されることよりなる請求項５
   に記載の方法。
7. 【請求項７】 前記ｍ個のメモリユニットの内の少なく
   とも一つの格納サイズが、入力キーワードのサブワード
   とは接続されてないアドレスラインを介して前記メモリ
   ユニットに追加的にアドレスすることによって増加する
   ことよりなる請求項５又は６に記載の方法。
8. 【請求項８】 入力キーワードの許容できるビット幅
   が、前記入力キーワードをＷビット幅の部分へ分割し、
   前記部分を部分キーワードとしてシーケンシャルに適用
   し、これにより前記ｍ個のメモリユニットのシーケンシ
   ャルなＮビット幅の出力を生じ、単一部分キーワードに
   よってアドレスされたｍ個のＮビット幅の出力をビット
   単位で論理積演算し、前記ビット単位で論理積演算の結
   果を中間レジスタ内に格納し、前記レジスタの内容を論
   理積ゲートへフィードバックし、次いで前記内容を、前
   記入力キーワードの最新部分が適用されるまで引き続く
   ｍ個のＮビット幅の出力と論理積演算し、かつ前記入力
   キーワードに割り当てられた整合ラインを活動化するた
   めに最新の論理積演算の結果を使用することによって増
   加されることよりなる請求項５乃至７のいづれか一項に
   記載の方法。
9. 【請求項９】 機能メモリとして前記内容アドレス可能
   記憶装置を動作する請求項５乃至８にいづれか一項に記
   載の方法。