JPH06202975A - コンピュータ入出力キャッシュ・システムと方法 - Google Patents

コンピュータ入出力キャッシュ・システムと方法

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JPH06202975A JP5267731A JP26773193A JPH06202975A JP H06202975 A JPH06202975 A JP H06202975A JP 5267731 A JP5267731 A JP 5267731A JP 26773193 A JP26773193 A JP 26773193A JP H06202975 A JPH06202975 A JP H06202975A
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Abstract

(57)【要約】 【目的】 本発明は、比較的遅いメイン・メモリを高速
の中央演算処理装置と高速の入出力システム両方にイン
ターフェースさせるのに適切なコンピュータ・アーキテ
クチャおよびオペレーション方法を提供する。 【構成】メモリ・データバスとシステム入出力データバ
ス（ＳＩＯ）との間に入出力キャッシュ・インターフェ
ースを適用する。プロセッサへのインターフェースは、
拡張されたメモリ・データバスに接続するデータおよび
命令のキャッシュの使用という従来技術を使用する。入
出力キャッシュは、メイン・メモリの比較的低速で、拡
張されたサイズのメモリ・データバスに読み書きを行
い、メモリ・データバスより小さいサイズではあるがシ
ステム入出力データバスの速い速度に合致した速度でシ
ステム入出力バスに読み書きを行なうことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にコンピュータ
・アーキテクチャに関するもので、特に、コンピュータ
のメイン・メモリと入出力システムとの間で直接に高速
データ転送を実行するためのコンピュータ・アーキテク
チャを対象とする。
【０００２】
【従来の技術】コンピュータ・プロセッサをつくるため
に使われるコンピュータ・アーキテクチャおよび集積回
路組立てプロセスは、プロセッサがコンピュータ・メイ
ン・メモリの中で伝統的にに使われるＤＲＡＭ装置より
高速である段階にまで発展した。結果として、近年のコ
ンピュータ設計は、低速メイン・メモリと高速プロセッ
サとの間でデータをバッファするためキャッシュとして
知られる高速メモリを使用する。プロセッサ／キャッシ
ュとメイン・メモリの間に複数ワードの同時転送を可能
にするために、そのようなアーキテクチャは、例えば２
５６ビットを処理できる大きさのメモリ・データ・バス
を使用する。このようなアーキテクチャの代表例は、Ｉ
ＢＭ社から市販のＲＩＳＣシステム/６０００ワークス
テーション製品系列中に存在する。
【０００３】ほとんどの従前技術アーキテクチャにおい
ては、メイン・メモリおよび入出力（Ｉ／Ｏ）装置の間
のデータの転送は、直接メモリ・アクセス（ＤＭＡ）装
置のコントロールの下に遂行される。ＤＭＡ装置を通し
てのシステム・メモリへの入出力装置の接続を伴うのが
一般的実施方法で、この場合、ＤＭＡ装置がメモリ・デ
ータバス上に直接存在する。この機械構成では、ＤＭＡ
装置は、メモリ・データバスの使用をプロセッサと競合
する。メモリ・データバスに対するそのような競合の不
幸な結果として、比較的遅いメモリがプロセッサと入出
力システム双方に接続するという事態となった。
【０００４】
【発明が解決しようとする課題】メイン・メモリへのア
クセスに対する上記のような競合は、コンピュータ・シ
ステムのオペレーションにとって重大な障害となった。
このような悪化現象は、コンピュータ・システムの入出
力側の最近の変化に起因している。すなわち、多数のワ
ークステーション、ネットワークおよび複数の入出力チ
ャネルの使用の結果、具体的により高速のデータ速度を
もつ入出力チャネル設計が必要となった。そのような高
速入出力システムは、比較的遅いメイン・メモリへのプ
ロセッサのアクセスにとって重大な競合相手となった。
そのため、従来の直接メモリ・アクセス・アーキテクチ
ャは、高速のプロセッサと高速の入出力システム両方へ
のインターフェースを行うにはもはや適するものでな
く、新たな技術の導入が必要とされる。
【０００５】
【課題を解決するための手段】本発明は、比較的遅いメ
イン・メモリを高速の中央演算処理装置と高速の入出力
システム両方にインターフェースさせるのに適切なコン
ピュータ・アーキテクチャおよびオペレーション方法を
定義する。プロセッサへのインターフェースは、拡張さ
れたメモリ・データバスに接続するデータおよび命令の
キャッシュの使用という従来技術を使う。入出力システ
ムのための直接メモリ・アクセス装置の使用とは対照的
に、本発明は、記憶制御機構がすべて管轄する、メモリ
・データバスとシステム入出力データバス（ＳＩＯ）と
の間の入出力キャッシュ・インターフェースを利用す
る。
【０００６】入出力キャッシュは、メイン・メモリの比
較的低速で、拡張されたサイズのメモリ・データバスに
読み書きを行い、メモリ・データバスより小さいサイズ
ではあるがシステム入出力データバスの速い速度に合致
した速度でシステム入出力バスに読み書きを行う資源を
持つ点に特徴がある。入出力キャッシュおよび関連記憶
制御機構は、入出力キャッシュからメモリ・データバス
およびシステム入出力データバス双方への同時並行だが
経路に依存しないコミュニケーションを通してデータの
事前取り出しを遂行するオペレーションの方法を提供す
る。
【０００７】本発明の好ましい実施例では、メモリ・デ
ータバスに対するプロセッサ・アクセス互換インターフ
ェースとシステム入出力データバスへのより高速の複数
チャネル・アクセスとを管理する記憶制御機構に対応し
てメモリ・データバスおよびシステム入出力データバス
とのデータのやりとりが並列にできる入出力キャッシュ
が含まれる。
【０００８】
【実施例】図1は、コンピュータ・システム・レベルで
の本発明実施のアーキテクチャを図示する。
【０００９】図示されたプロセッサはアイキャッシュ／
ブランチ(ICACHE/BRANCH)装置１、浮動小数点演算装置
２および固定小数点演算装置３とから構成され、各々
が、近年のスーパースカラ実施に基づいて複数個装備さ
れる場合もある。再ロード・バス４、プロセッサ・バス
６、浮動小数点演算装置データバス７および固定小数点
演算装置データバス８は、プロセッサの高いクロック速
度で作動する。
【００１０】プロセッサの高いクロック速度はまた、新
しいコンピュータ・システムの中に存在するシステム入
出力データバス（ＳＩＯ）を特徴づけている。複数の入
出力チャネル制御装置１１、１２、１３および１４によ
って例証されるように、入出力システムがバス・サイズ
および速度の点で発展を遂げてきたという事実と、上記
のＳＩＯデータバス速度の特徴は、合致する。
【００１１】過去のように、１つのワークステーション
がプロセッサを入出力チャネルにインターフェースさせ
るただ１つの入出力制御装置（例えばＩＢＭマイクロチ
ャネル）を持っていたのに対し、近年の設計は、個別に
高速度のデータ入出力を行うことのできる複数のチャネ
ルを使用する。例えば、チャネル０から３の各々は、複
数のグラフィックスまたは光ケーブル・アダプタ・カー
ドを含む場合もある。
【００１２】対照的に、メモリ・データバス１６は、主
計算装置メモリ１７におけるＤＲＡＭ型装置の比較的遅
いクロック速度によって制約される。メモリ・データバ
ス１６のクロック速度は、したがって、プロセッサ・ク
ロック速度の約数、例えば８または１６で割られた数で
ある。最近のワークステーションは、プロセッサ装置デ
ータバスおよびメモリ・データバスの間にデータ・キャ
ッシュ１８を装備することが慣習となっており、高いク
ロック速度でのプロセッサ装置オペレーションを可能に
するため、関連データキャッシュ装置可干渉性制御論理
(coherency control logic)機構（一般的には図１の１
９）を装備する。
【００１３】本発明は、高速プロセッサと比較的遅い速
度のメモリによって特徴づけられるコンピュータへ高速
度入出力システムをインターフェースさせるのに適する
装置および方法を提供する。先ず第１に、本発明は、メ
モリ・データバス１６およびＳＩＯデータバス９の間に
双方向性入出力キャッシュ２１を追加する。双方向性キ
ャッシュ２１は、複数の入出力制御装置１１から１４の
間で共用される。第２に、本発明は、比較的小さい幅の
ＳＩＯデータバスに接続する拡幅されたメモリ・データ
バスを使用する。第３に、本発明は、メモリ・データの
事前取り出しを容易にするためにメモリ・データバスへ
のアクセスとＳＩＯデータバスの使用の管理に適する記
憶制御機構２２を装備する。メモリ・データの読取りま
たは書込みは、メモリ１７の比較的遅い速度で、２５６
ビット メモリ・データバス１６上で実行されるが、一
方、同時に、以前に取り出されたデータが高速度６４ビ
ットＳＩＯデータバス９上の入出力キャッシュ２１から
読取られまたはそこへ書込まれる。
【００１４】高速度ＳＩＯデータバス９と高速のプロセ
ッサ・バス４、７および８とがメモリ１７へのアクセス
を競合すると仮定すると、メモリ・データバスおよびＳ
ＩＯデータバスの間のサイズの差は、さもなければメモ
リ・データバス１６に存在する競合を最小限に抑える。
記憶制御装置２２は、直接記憶アクセス・システム（Ｄ
ＭＡ）に類似した方法で、コンピュータ・メモリおよび
入出力システムの間のデータ転送を管理する。
【００１５】図２は、入出力キャッシュ２１と記憶制御
装置２２と、その２つを接続する入出力キャッシュ制御
２３とで構成される機能的エレメントを図示する。記憶
制御装置２２は、ＳＩＯコントローラ２４およびメモリ
・コントローラ２６を含む。ＳＩＯコントローラ２４
は、ＳＩＯバス２７プロトコル、ＳＩＯバス競合の仲
裁、およびＳＩＯデータバス９を通しての入出力キャッ
シュ２１中のデータバッファへのデータのロードおよ
び、該バッファからのデータのアンロードを統制する。
【００１６】これらの機能は、アドレス待ち行列回路２
８、ＳＩＯ制御回路２９およびＳＩＯ仲裁回路３１を使
用しているＳＩＯコントローラ２４で実行される。記憶
制御機構２２中のメモリ・コントローラ２６は、メモリ
・データバス・プロトコル、ＤＲＡＭアドレス変換およ
びバンク選択、ならびにメモリ・データバス１６を通じ
ての入出力キャッシュ２１のバッファへのデータのロー
ドと該バッファからのデータのアンロードとを管理す
る。メモリ・アドレス／制御線３２は、メイン・メモリ
１７（図１）と直接接続する。
【００１７】メモリ・コントローラ２６の内部の機能ブ
ロックは、ＳＩＯコントローラ２４の中の対応する機能
と同様に作動する。入出力キャッシュ２１は、メモリ・
データバス１６とＳＩＯデータバス９にそれぞれ接続す
るレジスタ３３および３４を持つ。また、８ワード（２
５６ビット）幅メモリ・データバスと２ワード（６４ビ
ット）幅ＳＩＯデータバスとの間の選択的変換を管理す
るための誤り訂正コード（ＥＣＣ)／ビット取扱い論理
３６が含まれる。
【００１８】本発明の実施例では、入出力キャッシュ２
１は、メモリ・データバスから事前取り出しされたデー
タを記憶するため、またはメモリ・データバスが動作中
にＳＩＯデータバスのデータを累積するために、４個の
６４バイト入出力バッファ３７、３８、３９および４１
を使用する。
【００１９】図１のデータキャッシュ１８とメモリ１７
との間のキャッシュ可干渉性の管理は、入出力キャッシ
ュ２１を通しての入出力システムからの書込みオペレー
ションがデータ・キャッシュ１８と異なるメモリ１７の
範囲をアドレスしているならば、データキャッシュ１８
では何も行わないという手続きに従うディーキャッシュ
(Dcache)装置１９において実行される。そのような入出
力書込みオペレーションの時、メモリ１７に書き込まれ
るアドレスがデータ・キャッシュ１８の中のアドレスと
重複しているならば、データキャッシュ１８のメモリ１
７との結合を確立するために入出力書込みサイクルの後
データ・キャッシュ１８の従来技術の書き出しが実行さ
れる。入出力キャッシュ２１へのメモリ１７からのデー
タ読取りとデータ・キャッシュ１８のデータとの間の整
合性は、プロセッサの変更に依存はするが、プロセッサ
操作に従ったアドレス範囲とは別の入出力システムのた
めのメモリ読取りアドレス範囲を定義することによっ
て、維持される。
【００２０】動作的には、データはメモリ１７から６４
ビット幅ＳＩＯデータバス９経由で入出力システムの入
出力制御装置（１１から１４）へ移動される。図３の中
のタイミングダイアグラムは、メモリ事前取出しオペレ
ーションを図示する。図で示されるように、入出力制御
はバス要求を起動させる。ＳＩＯデータバスが使用可能
なとき、記憶制御機構２２は、許可信号を起動させる。
次に、入出力制御装置はＳＩＯコントロールバス２７上
にメモリ事前取り出しコマンドを置き、３２ビット実ア
ドレスをＳＩＯデータバス９に置き、そしてアドレス有
効信号を起動させる。記憶制御機構２２のＳＩＯコント
ローラ２４（図２）は、そのアドレスを受け取り、メモ
リから最高１２８バイトを記憶するために入出力キャッ
シュ２１から２個のバッファを割り当てる。ＳＩＯコン
トローラ２４は、ラウンドロビン・バッファ選択方式を
使用する。最初の使用可能なバッファが、常に選択され
る。
【００２１】ＳＩＯコントローラ２４は、記憶制御機構
２２のメモリ・コントローラ２６に対し、メモリ読取り
オペレーションのために使われるべき実アドレスおよび
バッファＩＤを渡すよう要求する。メモリ・コントロー
ラ２６は、メモリ・アドレス／制御線３２を経由してメ
モリ・アレイ１７にメモリＤＲＡＭアドレスとバンク選
択を送る。メモリ・コントローラは、次に、データを待
つ。これは、メモリ・データ準備信号によって示され
る。メモリ・データ準備信号を受け取り次第、メモリ・
コントローラ２６は、メモリ・ロードおよびバッファＩ
Ｄ信号を起動させる。最初の６４バイトを最初の選択さ
れたバッファにロードした後、メモリ・コントローラ２
６は、後続のバッファにロードするためバッファＩＤを
増加する。
【００２２】メモリ・コントローラ２６が最初の６４バ
イトを最初のバッファにロードするのを開始するとすぐ
に、ＳＩＯコントローラ２４は、入出力キャッシュ・ア
ンロード信号を起動させ、選択された入出力制御装置に
ＳＩＯバス９を経由してデータをアンロードするため８
サイクル（６４バイト）を選択する。その時、ＳＩＯコ
ントローラ２４は、また、選択された入出力制御装置に
メモリ・データが使用可能なことを知らせるためにＳＩ
Ｏコントロールバス２７上でデータ有効信号を起動させ
る。
【００２３】次の６４バイトを受け取るために、入出力
制御装置はＳＩＯデータバスの仲裁を行い、バスが取得
されると、メモリ後続先取出し(MEMORY NEXT PREFETCH)
コマンドをＳＩＯ制御バス２７に置く。データがすでに
入出力キャッシュ２１のバッファにあるので、ＳＩＯア
ンロード信号およびＳＩＯバッファ選択信号を受け取り
次第直ちに、ＳＩＯコントローラ２４は、ＳＩＯデータ
バス９上へのデータのアンロードを開始する。これと同
時並行して、ＳＩＯコントローラ２４は、データの次の
６４バイトのため要求信号をメモリ・コントローラ２６
に置く。
【００２４】かくして、選択された入出力制御装置が次
の６４バイトを要求する時、ＳＩＯコントローラ２４
は、ＳＩＯデータバス９上へ選択されたバッファからそ
のデータを直ちにアンロードすることができる。図４の
波形は複数のメモリ後続先取出しオペレーションを図示
しており、そこでは、各々のメモリ後続先取出しコマン
ド毎にＳＩＯデータバス９へ６４バイトがアンロードさ
れ、平行して、次の６４バイトがメモリ１７から取り出
されている。
【００２５】入出力制御装置に接続している装置からメ
モリ１７へのデータの移動は、ＳＩＯバス・ネットワー
クで始まる書込みプロシージャに従って、６４バイト線
を使用して実行される。入出力システムからメモリへの
書込オペレーションの間プロセッサ干渉がないという仮
定の下での入出力システムからメモリへの書込みオペレ
ーションに関する代表的タイミングダイアグラム信号
が、図５で示される。
【００２６】図６は、プロセッサ干渉がある場合の入出
力システムからメモリへの書込みオペレーションの、対
応するタイミングダイアグラムを図示する。これらの図
のダイアグラムは、６４バイト線がＳＩＯデータバス９
に送り出され、メモリ・データバス１６を通してメモリ
１７にその後アンロードされるということを示す。図６
の例で、入出力システムからメモリへのデータの転送の
間プロセッサが干渉するが、そのデータは、メモリ・デ
ータバス１６が使用可能となるまで入出力キャッシュ２
１のバッファに入れられるので、その干渉は、入出力制
御装置から隠される。したがって、プロセッサによるメ
モリ使用は、入出力制御装置が連続的にＳＩＯデータバ
ス９上に書き込むことを妨げない。
【００２７】
【発明の効果】要約すれば、本発明は、入出力キャッシ
ュ２１および記憶制御機構２２という方法によって、入
出力システムによるＤＭＡ型メモリ読取り要求の間にデ
ータを先取り出しする資源を提供する。さらに、メモリ
・データバスとＳＩＯデータバスとの間のバス・サイズ
の相違の故に、メモリからのデータの大量で連続的アク
セスについては、ＳＩＯデータバスに比較して遅いメモ
リ・データバスのクロック速度にも拘わらず、入出力シ
ステムへの連続的転送が可能である。
【００２８】更に、入出力システム・メモリ読取りイン
タバルの間のメモリのプロセッサ・アクセスによって起
きるメモリ・バス・ビジー(BUSY)状態は、入出力キャッ
シュ２１のキャッシュ線のバッファリングによって入出
力制御装置から隠されている。これによって、高速プロ
セッサおよび高速度入出力システムは、ＤＲＡＭ装置で
構成された従来速度の揮発性記憶装置アレイを使用して
いるコンピュータにおいて共存することができることと
なる。
【図面の簡単な説明】
【図１】コンピュータ・システム・アーキテクチャの概
要ブロック図である。
【図２】入出力キャッシュおよび記憶制御機構アーキテ
クチャの概要ブロック図である。
【図３】本発明の好ましい実施方法におけるオペレーシ
ョンの種々のモードの１つをタイミングダイアグラムを
用いて図示する。
【図４】本発明の好ましい実施方法におけるオペレーシ
ョンの種々のモードの１つをタイミングダイアグラムを
用いて図示する。
【図５】本発明の好ましい実施方法におけるオペレーシ
ョンの種々のモードの１つをタイミングダイアグラムを
用いて図示する。
【図６】本発明の好ましい実施方法におけるオペレーシ
ョンの種々のモードの１つをタイミングダイアグラムを
用いて図示する。
【符号の説明】
１７ メモリ １１、１２、１３、１４ 入出力制御装置 １６ メモリ・データバス ９ ＳＩＯデータバス １８ データ・キャッシュ ２１ 入出力キャッシュ ２２ 記憶制御装置 ２７ ＳＩＯコントロール・バス ２３ 入出力キャッシュ制御 １９ ディーキャッシュ装置 ２４ ＳＩＯコントローラ ２６ メモリ・コントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウオーレン エドワード モウル アメリカ合衆国テキサス州オースチン ボ ネタコーブ 12307番地 (72)発明者 デビッド ジェームス シッピー アメリカ合衆国テキサス州オースチン カ ッシアドライブ 10707番地 (72)発明者 デビッド ウイリアム シーゲル アメリカ合衆国テキサス州オースチン バ ーオーク 3801番地

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】ｎ ビット幅のデータを選択された入出力
    チャネルへ転送または該チャネルから転送させる入出力
    バス手段と、 ｍ ビット幅（ここで ｍ は上記 ｎ より大なることと
    する）のデータをコンピュータ・メモリから転送または
    該コンピュータ・メモリへ 転送するメモリ・バス手段
    と、 上記入出力バスと上記メモリ・バスの間の転送に従って
    データを選択的に記憶する入出力キャッシュ手段と、 それぞれの入出力バスとメモリ・バスとの幅に対応する
    ビット数の増分によって入出力キャッシュを経由するデ
    ータの転送を統制する記憶制御装置手段と、 からなるコンピュータ主記憶装置とコンピュータ入出力
    チャネルとの間のデータの転送を行うシステム。
  2. 【請求項２】入出力バス上のデータ転送がメモリ・バス
    上のデータ転送より速いクロック速度で実行される上記
    請求項１記載のコンピュータ主記憶装置とコンピュータ
    入出力チャネルとの間のデータの転送を行うシステム。
  3. 【請求項３】第１のクロック速度で入出力キャッシュと
    入出力チャネルの間で入出力バスを経由してデータを転
    送するステップと、 上記第１のクロックより遅い第２のクロック速度でコン
    ピュータ・メモリと入出力キャッシュとの間でメモリ・
    バスを経由してデータを転送するステップと、 からなるコンピュータ・メモリとコンピュータ入出力チ
    ャネルの間でデータを転送する方法。
  4. 【請求項４】クロック・サイクル毎にメモリ・バス経由
    で転送されるデータ・ビットの数が、クロック・サイク
    ル毎に入出力バス経由で転送されるデータ・ビットの数
    より大きいところの上記請求項３記載のコンピュータ・
    メモリとコンピュータ入出力チャネルの間でデータを転
    送する方法。
JP5267731A 1992-11-09 1993-10-01 コンピュータ入出力キャッシュ・システム Expired - Lifetime JP2682789B2 (ja)

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US97386692A 1992-11-09 1992-11-09
US7/973,866 1992-11-09
US07/973,866 1992-11-09

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JPH06202975A true JPH06202975A (ja) 1994-07-22
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JPH0484253A (ja) * 1990-07-26 1992-03-17 Mitsubishi Electric Corp バス幅制御回路

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