JPH06202950A

JPH06202950A - 母線の主調停信号を使用しないキャッシュ・コヒレンシー・システム

Info

Publication number: JPH06202950A
Application number: JP5211173A
Authority: JP
Inventors: Thomas D Selgas; ディーセルガストーマス; Thomas B Brightman; ビーブライトマントーマス; William C Patton; シーパットンウィリアム
Original assignee: SAIRITSUKUSU CORP; Cyrix Corp
Current assignee: SAIRITSUKUSU CORP; Cyrix Corp
Priority date: 1992-08-26
Filing date: 1993-08-26
Publication date: 1994-07-22
Also published as: EP0585117A1

Abstract

(57)【要約】【目的】非同期処理間の通信を周期的に監視する必要
なく、処理の局域内バッファのデータの妥当性を保証す
るようなコンピュータ・システムの非同期処理間のデー
タ通信の方法を提供する。【構成】外部チップの実施例では、キャッシュ・コヒ
レンシー・システム（１２０）は（ａ）マイクロプロセ
ッサ（１１０）から出力された選択された母線サイクル
定義及び制御信号を受信し、（ｂ）ＦＬＵＳＨ（キャッ
シュ無効化）状態、すなわち母線マスタ同期事象及び前
記それぞれのＦＬＵＳＨ状態を検出し、（ｃ）適宜の準
備及び保持時間を以てマイクロプロセッサにＦＬＵＳＨ
出力信号を供給するように接続されたプログラム可能論
理（１２２、１２４）を使用して実施される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、非同期処理間の
通信を周期的に監視する必要なく、（キャッシュのよう
な）局域内処理バッファのデータの有効性を保証するよ
うなコンピュータ・システムの非同期処理間のデータ通
信に関する。本発明は特に、キャッシュ・メモリを使用
したコンピュータ・アーキテクチャーに関し、なかんず
くキャッシュ内のデータの有効性を保証するために母線
調停信号をプロセッサ−キャッシュに利用できないか、
又はプロセッサ−キャッシュが前記調停信号だけに依拠
しない多重マスタ・コンピュータシステムでプロセッサ
−キャッシュが使用される、プロセッサ−キャッシュの
組合せ用のキャッシュ・コヒレンシー（可干渉性）シス
テムに関する。本発明の一側面では、キャッシュ・コヒ
レンシー・システムは内部のライト・スルー・キャッシ
ュを組込んでいるが、マイクロプロセッサ（すなわちプ
ロセッサ−キャッシュ）に母線の主調停信号を供給しな
い多重マスタ・コンピュータ・システムに有用である３
８６母線の互換性がある設計のマイクロプロセッサ用に
実施される。

【０００２】

【従来の技術】キャッシュ・メモリはマイクロプロセッ
サ・チップ、メモリ・サブシステム、母線制御論理及び
その他の支援論理のような中央処理装置（ＣＰＵ）を包
含しているものと一般に説明できるコンピュータ・シス
テムでの性能を向上させるために広範に利用されてい
る。キャッシュはＣＰＵの外部又は内部の何れかに設置
でき、主メモリ装置と共にコンピュータ・システムのメ
モリ域階層を構成する。多重マスタ・コンピュータ・シ
ステムでは、主メモリ装置はＤＭＡ装置及びマイクロコ
ントローラ（並びにその他のＣＰＵ）を含むＣＰＵ以外
の母線マスタによってアクセスできる。キャッシュ・メ
モリと主メモリ装置とのコヒレンシーを保持するため
に、ＣＰＵは代表的には下記の２つのキャッシュ・コヒ
レンシー技術の一方を実施する。すなわち、（ａ）母線
スヌーピング−別の母線マスタがキャッシュされたメモ
リをアクセスした場合にその旨を検知するために全ての
アドレス指定動作を監視する技術、又は（ｂ）母線調停
−別の母線マスタがシステム母線を制御して、主メモリ
装置内のキャッシュ可能な領域をアクセスできるように
した場合にその旨を検知する技術、である。母線調停の
場合は、ＣＰＵ及びその他の母線マスタは母線仲介信号
を使用して、どのマスタがメモリ母線（メモリをアクセ
スできる任意の母線）を制御し、それによって主メモリ
装置をアクセスすることが可能になり、キャッシュのコ
ヒレンシーが保証されるかを信号表示する。別の母線マ
スタが母線を制御する場合には、ＣＰＵがキャッシュの
全て又は一部を無効にする（すなわちフラッシュす
る）。

【０００３】それが本発明の範囲を限定するものではな
いが、上記の背景情報は本発明が利用される下記の特別
の課題に関連したものである。すなわち、内部にライト
・スルー・キャッシュを組込んでいるが、キャッシュの
コヒレンシーを保持するために母線マスタ調停信号ＨＯ
ＬＤ及びＨＬＤＡが外部キャッシュによって使用される
が、マイクロプロセッサによっては利用できない形式の
外部キャッシュを備えた多重マスタ・コンピュータ・シ
ステムで使用される、３８６母線の互換性の設計のマイ
クロプロセッサ用のキャッシュコヒレンシーを保証する
ことである。３８６母線及び４８６母線のマイクロプロ
セッサ・アーキテクチャーと信号の説明は、Agarwal 、
Rokeshk共著「８０×８６アーキテクチャ及びプログラ
ミング」(Preutice Hall 1991 年刊) により詳細に開示
されている。簡略に述べると、３８６母線アーキテクチ
ャーはパイプライン型及び非パイプライン型母線サイク
ルを支援するものである。後世代の４８６型マイクロプ
ロセッサ用の母線アーキテクチャーはバースト・モード
のアドレス指定を支援するが、パイプライン処理の支援
は行わない。更に、４８６母線アーキテクチャーは４８
６型マイクロプロセッサの内部キャッシュを支援し、一
方、３８６母線アーキテクチャーは外部キャッシュの導
入は支援するが、内部キャッシュ用の支援は含まない。
その結果、性能がより高い４８６マイクロプロセッサに
は従来形の３８６母線準拠のコンピュータ・システムと
の互換性がない。

【０００４】従って、既存の３８６母線準拠のコンピュ
ータ・システムにとって、キャッシュ・メモリの性能上
の利点を得る方法の一つは外部キャッシュを導入するこ
とである。別の方法としては、内部キャッシュを搭載し
ているが、それでも３８６母線アーキテクチャーと互換
性があるマイクロプロセッサ・アーキテクチャーを設計
することであろう。内部キャッシュを装備した３８６型
のマイクロプロセッサを設計するには、マイクロプロセ
ッサを多重マスタ・コンピュータ・システムで利用する
際に、キャッシュのコヒレンシーを保持することを考慮
することが必要である。多重マスタ・コンピュータ・シ
ステムは同時に実行される多重の非同期処理から構成さ
れている。微視的なレベルでは、キャッシュ管理原則は
代表的には各母線サイクルを監視するために母線スヌー
ピングを利用し、且つ（ａ）マイクロプロセッサ以外の
マスタを基点とする主キャッシュへの書込みに対応する
キャッシュ・エントリを無効にし、且つ（ｂ）全ての読
出しビットにデータを供給することである。（ただし、
キャッシュがライトスルー状態である場合は主メモリ装
置が目下書込み中であるのでデータの供給は必要な
い。）母線のスヌーピングを利用しない場合は、別の母
線マスタがメモリ母線を制御した場合、キャッシュを無
効にすることによってキャッシュのコヒレンシーを実現
するために、マイクロプロセッサは通常は母線調停信号
を使用するであろう。しかし、３８６母線アーキテクチ
ャーは３８６型マイクロプロセッサの端子ピンと、マイ
クロプロセッサへの主記憶装置の端子との間で実現され
るキャッシュを支援し、しかし、ＣＰＵコアとマイクロ
プロセッサ端子との間のマイクロプロセッサ・チップ内
部で実現されるキャッシュの支援は行わないので、３８
６母線とピン互換性マイクロプロセッサ内でオン・チッ
プのキャッシュを実現するには画期的なキャッシュコヒ
レンシー原則が必要である。

【０００５】すなわち、３８６母線準拠の多重マスタ・
コンピュータ・システムにはマイクロプロセッサ接続ソ
ケットが全ての母線調停信号を利用できないものがあ
り、それは少なくとも、利用できる信号を検査すること
によって全ての母線サイクルについて母線の支配性（マ
スタシップ）、アドレス形式、データ形式及びサイクル
形式を完全に判定できない程度である。例えば、母線調
停信号の一部又は全てはマイクロプロセッサ以外のコン
ピュータ・チップ内の回路だけに、又は外部のキャッシ
ャ・コントローラだけに利用できる。このように、これ
らのコンピュータ・システムと互換性があるように設計
されたマイクロプロセッサ用には、内部キャッシュのコ
ヒレンシーを確実に保持するために母線調停信号を利用
することができなかった。その上、ある種の３８６母線
準拠のコンピュータ・システムにはＣＰＵに接続された
ソケットに母線調停信号を供給せず、しかも陰メモリの
リフレッシュを支援せず、メモリのリフレッシュ動作を
調整するために上記の調停信号の特定の一つを利用する
ものがある。このようなコンピュータ・システムでマイ
クロプロセッサに内部キャッシュを搭載し、キャッシュ
を無効にするために母線調停信号を使用することによっ
て、性能が著しく低下する。

【０００６】

【発明が解決しようとする課題】一般に本発明の課題
は、非同期処理間の通信を周期的に監視する必要なく、
処理の局域内バッファのデータの妥当性を保証するよう
なコンピュータ・システムの非同期処理間のデータ通信
の方法を提供することにある。本発明の課題は特に、キ
ャッシュ内のデータの妥当性を保証するために、母線調
停信号をプロセッサ・キャッシュに利用できないか、又
はプロセッサ・キャッシュによって信頼性を伴って（又
は全く）利用できない多重マスタ・コンピュータ・シス
テムで使用するように設計されたマイクロプロセッサの
内部キャッシュ用に、キャッシュのコヒレンシーを保持
する能力を有するシステムを提供することにある。

【０００７】

【課題を解決するための手段】本発明に一実施例では、
データ通信方法は下記の段階を含んでいる。すなわち、
（ａ）局域内処理バッファによる少なくとも一つの選択
された処理のために、妥当なデータが有効である選択さ
れた処理と通信するため、外部処理を基点とする選択さ
れた同期事象を検出する段階と、（ｂ）前記同期事象の
各々の基点の検出に応答して、前記局域処理バッファ内
のデータ・エントリの少なくとも一部を無効にする段階
である。その結果、このような局域処理バッファ内のデ
ータ・エントリは後続のアクセスのために妥当又は不当
であるものと指定される。本発明の別の側面では、キャ
ッシュ・コヒレンシー・システムは同期化の検出とキャ
ッシュ無効化論理を包含している。この論理は母線マス
タ同期事象と関連するプロセッサからの出力、又は前記
プロセッサへの入力を検出して、プロセッサ以外の母線
マスタが主メモリ装置をアクセスした場合があることを
指示する。前記の論理は選択された同期事象に関連する
前記出力又は入力に応答して、キャッシュ内のデータ・
エントリの少なくとも一部を無効にする。その結果、上
記のように無効化されたキャッシュ・データ・エントリ
への後続のアクセスに応答してキャッシュ・ミスが生ず
る。

【０００８】本発明の更に別の側面では、キャッシュ・
コヒレンシー・システムを実施する方法は下記を含んで
いる。すなわち、（ａ）プロセッサ又は母線マスタによ
る共用記憶域へのアクセス（読出し又は書込み）に関連
する選択された同期事象を示すプロセッサへの入力又は
前記プロセッサからの出力を検出する段階と、（ｂ）前
記の用に検出された同期事象の各々に応答して、キャッ
シュ内のデータ・エントリの少なくとも一部を無効にす
る段階である。その結果、上記のように無効化されたキ
ャッシュ・データ・エントリへの後続のアクセスに応答
してキャッシュ・ミスが生ずる。上記のように、本発明
を実施したキャッシュ・コヒレンシー技術は例えば局域
内キャッシュを有するマイクロプロセッサのような、局
域内バッファを有する装置への入力部、及び（又は）前
記装置からの出力部での同期事象の検出に基づいて大局
的な原則を利用して、コヒレンシーを無効にする事象が
発生した場合があることを指示する。そこでプロセッサ
の基本キャッシュが主メモリ装置の内容の最も現在のコ
ピーを有するか、又はメモリ装置を変化させる任意の非
同期処理が、妥当データが有効である旨のメッセージを
送った場合に（すなわち同期事象）無効であるものとマ
ークされ、それによって要求された伝送の完了を指示す
る信号を発することを保証することによって、コヒレン
シーは従来と同様に達成される。

【０００９】本発明の実施例では、キャッシュ・コヒレ
ンシー・システムは内部ライトスルー・キャッシュを備
えた３８６母線型の互換性マイクロプロセッサにキャッ
シュ・コヒレンシーを付与するために使用される。マイ
クロプロセッサ／キャッシュ・コヒレンシー・システム
は母線調停信号が外部キャッシュ・コントローラによっ
てのみ使用される外部（二次）キャッシュを実現する多
重マスタ・コンピュータ・システムに搭載することがで
きる。このコンピュータ・システムはＰＣ母線アーキテ
クチャーを採用している。この実施例では、キャッシュ
・コヒレンシー・システムは２つのＰＡＬ（プログラム
化された論理アレイ）、すなわち“ＦＬＵＳＨ”モジュ
ール及びオプションとしての“ＷＡＶＥＳＨＡＰＩＮ
Ｇ”モジュールから成っている。ＦＬＵＳＨモジュール
は（ａ）マイクロプロセッサから出力された選択された
母線サイクル定義及び制御信号を受信し、（ｂ）ＦＬＵ
ＳＨ（キャッシュ無効化）状態、すなわちマイクロプロ
セッサに入力され、又はマイクロプロセッサから出力さ
れた母線マスタ同期事象及び前記それぞれのＦＬＵＳＨ
状態を検出し、（ｂ）ＦＬＵＳＨ出力信号を供給する。
ＷＡＶＥＳＨＡＰＩＮＧモジュールはＦＬＵＳＨ信号を
受信し、対応する“ＣＰＵ／ＦＬＵＳＨ”信号を適宜の
準備及び保持時間をもってマイクロプロセッサに供給す
る。

【００１０】ＷＡＶＥＳＨＡＰＩＮＧモジュールのＣＰ
Ｕ／ＦＬＵＳＨ出力は“ＦＬＵＳＨ♯”ピンと呼ばれる
マイクロプロセッサ上の“ＦＬＵＳＨ”ピン（標準型の
３８６型ピンアウトの非接続ピンの一つ）に結合され
る。ＣＰＵ／ＦＬＵＳＨ信号に応答して、マイクロプロ
セッサは内部キャッシュのデータ内容の少なくとも一部
を無効にすることによってキャッシュ・フラッシュ動作
を実行する。（ＰＣ母線アーキテクチャーを採用した）本実施例のキ
ャッシュ・コヒレンシー・システムの場合、キャッシュ
の無効化を生ずる母線マスタ同期事象又はＦＬＵＳＨ状
態は下記の信号、すなわち（ａ）マイクロプロセッサに
入力されたハードウェア生成割込み信号、及び（ｂ）ハ
ード・ディスク又は外部コプロセッサに向けられたアク
セス信号を除くマイクロプロセッサから独立したＩ／Ｏ
アドレス・スペースへと出力された読出し又は読出し／
書込みアクセス信号、である。ＦＬＵＳＨ状態として検
出されるべき特定の母線マスタ同期事象はキャッシュ・
コヒレンシー機能を最適にするためにプログラム化する
ことができる。更に、コンピュータ・システムが（ＩＢ
Ｍの）マイクロ・チャネル母線アーキテクチャーを採用
して、母線マスタ相互間の事象のポーリングされたＩ／
Ｏ同期用にＩ／Ｏスペースではなく記憶域割当てＩ／Ｏ
が使用される場合は、母線マスタ同期事象には記憶域割
当てＩ／Ｏスペースの選択された領域へのアクセスを含
めることができる。

【００１１】本発明の技術的利点には下記が含まれる。
すなわち、この汎用データ通信方法は非同期処理間の通
信の周期的な監視に依存することなく、（キャッシュの
ような）局域処理バッファ内のデータの妥当性を保証す
るために、コンピュータ・システムの非同期処理間の同
期事象の検出に依存している。この技術がキャッシュ・
コヒレンシー・システムを実施するために使用される場
合、この技術によって内部キャッシュ（ライトスルー又
はライトバック）を備えた３８６母線の互換性のマイク
ロプロセッサを３８６母線準拠のコンピュータ・システ
ムで汎用に使用できるように設計することが可能にな
る。このシステムには母線マスタ調停信号がマイクロプ
ロセッサに利用できなき多重マスタ・システムや、仮に
利用できても、キャッシュ・コヒレンシーを達成する目
的には信頼して使用できない（又はその他の理由で使用
できない）多重マスタ・システムが含まれる。このシス
テムには母線マスタ通信によってキャッシュの非コヒレ
ンシー状態が生ずる場合がある、局域内バッファ又はキ
ャッシュを有するマイクロプロセッサへの入力又は前記
マイクロプロセッサからの出力の母線マスタ同期事象を
検出する。すなわち、このシステムはコヒレンシーを無
効にする事象が発生した場合があることを指示するプロ
セッサのメッセージの検出に基づく巨視的な方針を採用
している。このシステムは外部キャッシュ・コヒレンシ
ー制御回路を使用して実施することができ、又はキャッ
シュ・コヒレンシー制御を機能的にマイクロプロセッサ
・チップに集積することができる。外部回路として実施
する場合は、マイクロプロセッサとキャッシュ・コヒレ
ンシー制御チップを印刷配線板に実装することができ、
一方この印刷配線板は母線調停信号又はキャッシュ無効
化信号を供給するために母板を再設計する必要なく、コ
ンピュータ・システムの既存のマイクロプロセッサ・ソ
ケット内に装着することができる。このシステムはＰＣ
（ＩＳＡ又はＥＩＳＡ）又はマイクロチャネル母線アー
キテクチャーのいずれかに準拠したコンピュータ・シス
テムと共に使用できる。

【００１２】本発明を完全に理解するために、又、その
特徴と利点を理解するために添付図面を参照しつつ本発
明の実施例を詳細に説明する。本発明は特許請求項の範
囲に含まれる実施例の修正又は変化形を全て包含するも
のと理解されたい。

【００１３】

【実施例】本発明のキャッシュ・コヒレンシー・システ
ムの実施例は従来型の３８６母線準拠型コンピュータ・
システムと互換性があるま内部キャッシュを制御するた
めに使用される。マイクロプロセッサは３８６母線準拠
型コンピュータ・システムでは一般にＳＸ母線と呼ばれ
る２４ビット外部アドレスを備えた３２ビットの内部デ
ータ経路と、１６ビットの外部データ経路とを使用して
いる。あるいはこの実施例を３２ビットの外部データ及
びアドレス母線を有するＤＸ母線を使用したコンピュー
タ・システムに関連して説明することもできよう。本実
施例のキャッシュ・コヒレンシー・システムは内部のラ
イトスルー１Ｋキャッシュを装備した本実施例のマイク
ロプロセッサと連結されている。キャッシュ・コヒレン
シー・システムはマイクロプロセッサとキャッシュ・コ
ヒレンシー・システムの組合せを一般に多重マスタ・コ
ンピュータ・システム、特に、母線調停信号を前記ソケ
ットが利用できないか、又は利用できる場合でも、マイ
クロプロセッサの母線制御信号と連携してコンピュータ
・システム内で発生する全ての母線サイクルの精密な性
質を信頼性を伴って指示しないコンピュータ・システム
のマイクロプロセッサ・ソケットへと装着することを支
援する。本実施例のコンピュータ・システムは（ａ）外
部キャッシュ・コントローラだけがキャッシュ・コヒレ
ンシーを保持するために母線仲裁信号を使用でき、且つ
（ｂ）ＤＸ３２ビットＰＣ（ＩＳＡ又はＥＩＳＡ）アー
キテクチャーを採用している。本実施例のマイクロプロ
セッサは標準型の３８６ピンアウトの非接続ピンの一つ
であるＦＬＵＳＨ♯ピンを備えている。

【００１４】本実施例のキャッシュ・コヒレンシー・シ
ステムは更に、キャッシュの設計がライトスルー方式で
あるかライトバック方式であるかに応じて異なる実施形
態と性能の表示があっても、任意のキャッシュ設計と、
任意のキャッシュ・サイズ又は機構に適用できる。ライ
トスルー方式のキャッシュの場合のキャッシュの無効化
には無効にされたキャッシュの内容をマークする段階だ
けが含まれるが、ライトバック方式のキャッシュの無効
化には最初にキャッシュ内容が主メモリ装置にライトバ
ックされ、次に無効であるとマークされるキャッシュ・
フラッシュ動作が必要である。このように、ライトバッ
ク方式のキャッシュを備えたキャッシュ・コヒレンシー
・システムを使用した場合は、大量の同期事象を生成す
るシステム内の過剰なフラッシュ活動によって性能が低
下することがある。ライトスルー方式のキャッシュを備
えたキャッシュ・コヒレンシー・システムを採用したほ
うが好ましい別の用例には対照的多重処理（ＳＭＰ）の
システム環境があり、この場合はプロセッサは主記憶装
置が常に妥当なデータを保持するという前提に依存して
いる。すなわち、ライトスルー方式のほうがより優れた
性能を発揮し、同時に記憶が妥当であるとするシステム
の前提とも一致する。現在はＳＭＰ環境は従来のほとん
どのオペレーティング・システム（ＭＳ−ＤＯＳ，ＵＮ
ＩＸ，ＯＳ２，ＷＩＮＤＯＷＳ）によって支援されな
い。

【００１５】キャッシュの無効化とキャッシュ・フラッ
シュには技術的な区別があるにも関わらず、ライトスル
ー・キャッシュの無効化と、ライトバック・キャッシュ
の場合のライトバック後の無効化の双方の動作を説明す
るために“フラッシュ”という用語はしばしば専門家に
よって用いられる。本項の発明の詳細な説明ではフラッ
シュと無効化という用語を互換的に使用する。キャッシュ制御システム図１は内部キャッシュを備えたマイクロプロセッサ内の
キャッシュ制御システムの実施例を示している。マイク
ロプロセッサ・チップは全体的に参照符号１０で示し、
内部キャッシュ・メモリ・システム２０を含んでいる。
マイクロプロセッサ１０は実行又は処理装置１１と、メ
モリ管理装置（ＭＭＵ）１２とを含んでいる。実行装置
は内部の線形アドレス母線１３を経て線形（仮想）アド
レスを出力し、一方データ伝送は内部データ母線１４を
経て行われる。ＭＭＵは線形アドレスを物理的アドレス
に変換し、このアドレスが別個の内部の命令アドレス母
線１５とデータ・アドレス母線１６を経て出力する。物
理的アドレスは（ａ）キャッシュ・メモリ・システム２
０と（ｂ）外部アドレス母線Ａ０−２３にインタフェー
スするアドレス・バッファ１８の双方に備えられてい
る。

【００１６】内部キャッシュ・メモリ・システムはキャ
ッシュ２２と、キャッシュ制御システム２４とを含んで
いる。キャッシュ制御システムは（ＭＭＵに変換されな
い低位ビットの線形アドレスと共に）内部の命令アドレ
ス母線１５及びデータ・アドレス母線１６を介さずに物
理的アドレスを受理する。更に、キャッシュ制御システ
ムは内部データ母線１４からデータを受理することがで
きる。実施例のキャッシュ２２は各々が３２ビット内部
データ母線に対応した４バイトの２５６のキャッシュ線
を有する１キロバイトの統合された（命令及びデータ）
ライトスルー・キャッシュである。このキャッシュは直
接的なマッピング、又は関連するように設定された２経
路のマッピングのいずれかで構成することができる。関
連するように設定された２経路のマッピングで構成され
た場合は、キャッシュは２バンクの１２８本のキャッシ
ュ線に分離される。キャッシュの構成と動作は従来型と
同様である。キャッシュ制御システム２４はキャッシュ
２２にキャッシュ・アドレスを供給し、且つキャッシュ
動作に関連する制御及び状態ピン３０を使用可能／使用
禁止にするキャッシュ構成信号を印加する。キャッシュ
・アドレス及びキャッシュ構成信号は双方ともソフトウ
ェア制御のもとにキャッシュ制御システム（特にキャッ
シュ制御レジスタ）に装填されるキャッシュ制御情報に
基づいて生成される。

【００１７】特に、キャッシュ制御システム２４はアド
レス・スペースのキャッシュ不能領域を定義するために
使用されるキャッシュ制御情報を格納する。例えば、キ
ャッシュ制御情報は各１メガバイトの境界を越えた最初
の６４キロバイトをキャッシュ不能であるものと定義
し、それによってマイクロプロセッサ１０が８０８６の
実モードのアドレス指定を支援することを可能にする。
ＭＭＵからの各々の物理的アドレス毎に、キャッシュ制
御システムはキャッシュ制御システムに格納されたキャ
ッシュ制御情報に基づいて、アドレスがアドレス・スペ
ースのキャッシュ不能領域に指定されるかどうかを判定
する。キャッシュ不能の領域へのアクセスはキャッシュ
・ミスとして処理され、外部の母線サイクルを要求する
が、キャッシュの充填はなされない。図３はキャッシュ
制御システムをより詳細に示している。キャッシュ制御
システム５０は６つのオンチップ・キャッシュ制御レジ
スタ５２を備えている。すなわち２つの８ビット・キャ
ッシュ構成レジスタＣＣＲ０及びＣＣＲ１と、４つの１
６ビット・キャッシュ不能領域レジスタＮＣＲ１−ＮＣ
Ｒ４である．キャッシュ制御情報はＩ／Ｏポート２２ｈ
と２３ｈとを用いてキャッシュ制御レジスタに書込まれ
る。キャッシュ制御レジスタ５２へのアクセスはキャッ
シュ制御レジスタのアドレス（intlexと呼ばれる) をＩ
／Ｏポート２２ｈに書込むことによって行われ、その
際、内部データ母線へのインタフェースは指標レジスタ
５４によって行われる。次にデータはＩ／Ｏポート２３
ｈを介して特定のキャッシュ制御レジスタへと書込ま
れ、又はキャッシュ制御レジスタから読出され、内部デ
ータ母線へのインタフェースはデータ・レジスタ５３に
よって行われる。

【００１８】各々のＩ／Ｏポート２３ｈの動作にはＩ／
Ｏポート２２ｈの動作が先行しなければならず、それ以
外の場合は第２の、後続のＩ／Ｏポート２３ｈの動作は
オフチップにされ、記憶された制御情報には作用を及ぼ
さない。キャッシュ制御レジスタ（Ｃ０−ＣＦｈ）に割
当てられたアドレス範囲の外側の指標によるＩ／Ｏポー
トへのアクセスによって、外部母線サイクルが生じ、オ
ンチップのキャッシュ制御レジスタ内に記憶されたどの
制御情報にも作用を及ぼさない。記憶されたキャッシュ
制御情報に基づいて、キャッシュ制御システムはキャッ
シュ・アドレス制御論理６０を用いてキャッシュ・アド
レス制御信号を生成する。更に、キャッシュ構成信号が
制御及び状態ピン３０、すなわちＡ２０Ｍ♯、ＫＥＮ
♯，ＲＰＬＳＥＴ♯，及びＦＬＵＳＨ♯を使用可能／使
用禁止にする。キャッシュ・アドレス制御論理６０は６
つのキャッシュ不能領域比較器６１−６６を備えてお
り、最初の２つはＣＣＲ０のＮＣ０及びＮＣＩビットと
関連し、最後の４つはそれぞれＮＣＲＩ−ＮＣＲ４と関
連している。各比較器の出力はそれぞれのＡＮＤゲート
６１Ａ−６６Ａによってゲートされ、ゲートされた出力
はＮＯＲゲート６８に印加される。（比較器６３−６５
の場合は書込み保護論理７０と経て印加される。）キャッシュ不能領域レジスタＮＣＲ１−ＮＣＲ３と関連
する３つのキャッシュ不能領域比較器６３−６５のゲー
トされた出力も書込み保護論理７０に印加される。特
に、３つの比較器出力はそれぞれのキャッシュ不能領域
レジスタＮＣＲ１−ＮＣＲ３と関連する２組のＡＮＤゲ
ート７３Ａ−７６Ａに印加される。ゲートされた出力は
それぞれＮＯＲゲート６８と、ＮＯＲゲート７８に印加
される。キャッシュ制御レジスタキャッシュ制御レジスタ、すなわちキャッシュ構成レジ
スタＣＣＲＯ−１と、キャッシュ不能領域レジスタＮＣ
Ｒ１−４にはソフトウェア制御のもとでキャッシュ制御
情報を装填される。

【００１９】キャッシュ制御レジスタ用のレジスタ指標
の割当てを表１に記載する。

【００２０】

【表１】キャッシュ制御レジスタ指標割当てレジスタ名レジスタ指標レジスタ内のビット数ＣＣＲＯＣ０ｈ８ＣＣＲＩＣ１ｈ８ＮＣＲ１Ｃ５ｈ−Ｃ６ｈ１６ＮＣＲ２Ｃ８ｈ−Ｃ９ｈ１６ＮＣＲ３ＣＢｈ−ＣＣｈ１６ＮＣＲ４ＣＥｈ−ＣＦｈ１６キャッシュ構成レジスタキャッシュ構成レジスタＣＣＲ０及びＣＣＲ１用のビッ
ト割当てを表２Ａ及び２Ｂに記載する。

【００２１】

【表２Ａ】キャッシュ構成レジスタＣＣＲ０のビット割当てレジスタ名レジスタ指標ビット説明ＣＣＲ０ＣＯｈ０ＮＣ０；＝１の場合は各１メガバイトの境界での最初の６４キロバイトをキャッシュ不能と設定１ＮＣ１：＝１の場合は各１メガバイト領域への６４０キロバイトをキャッシュ不能と設定２Ａ２０Ｍ：＝１の場合はＡ２０Ｍ♯入力ピンが使用可能になる３ＫＥＮ：＝１の場合はＫＥＮ♯ 入力ピンが使用可能になる４ＦＬＵＳＨ：＝１の場合はＦＬＵＳＨ♯入力ピンが使用可能になる５ＲＡＲＢ：＝１の場合は保持状態に入ると内部キャッシュのフラッシュが可能になる６ＣＯ：キャッシュ構成を選択０＝２経路関連設定１＝直接マップ７ＳＵＳＰＥＮＤ：＝１の場合は、ＳＵＳＰ♯入力及びＳＵＳＰＡ ♯出力が使用可能になる

【００２２】

【表２Ｂ】キャッシュ構成レジスタＣＣＲ１のビット割当てレジスタ名レジスタ指標ビット説明ＣＣＲ１Ｃ１ｈ０ＲＰＬ：＝１の場合は出力ピンＲＰＬＳＥＴ及びＲＰＬＶＡＬ♯が使用可能になる。使用可能にされない場合は出力ＲＰＬＳＥＴ及びＲＰＬＶＡＬ♯が浮動する。１−３予約４ＷＰ１：＝０の場合は、ＮＣＲ１はキャッシュ不能領域を定義する。＝１の場合は、ＮＣＲ１はキャッシュ可能であるが、書込み保護されたアドレス領域を定義する。リセット状態＝０５ＷＰ１：＝０の場合は、ＮＣＲ２はキャッシュ不能領域を定義する。＝１の場合は、ＮＣＲ２はキャッシュ可能であるが、書込み保護されたアドレス領域を定義する。リセット状体＝０６ＷＰ＝３：＝０の場合はＮＣＲ３はキャッシュ不能領域を定義する。＝１の場合はＮＣＲ３はキャッシュ可能であるが、書込み保護されたアドレス領域を定義する。リセット状態＝０７予約最初のキャッシュ不能領域のサイズを４ギガバイトに設
定するために０Ｆｈへと省略するＣ６ｈを除いて、全て
のビットはリセットで０にクリヤされる。キャッシュ不能領域レジスタキャッシュ不能領域レジスタ用のビット割当てを表３Ａ
にリストする。キャッシュ不能領域レジスタＮＣＲ１−
４はベース（すなわち開始）アドレス・フィールド及び
４ビット・ブロック・サイズ・フィールドによって定義
される。キャッシュ不能領域のサイズは表３Ｂに示すよ
うに４キロバイトないし４ギガバイトの範囲である。

【００２３】

【表３Ａ】キャッシュ不能領域のレジスタ・ビット割当てレジスタ名レジスタ指標ビット説明ＮＣＲ１Ｃ５ｈ７−０領域１の開始アドレスのアドレス・ビットＡ２３−Ａ１６Ｃ６ｈ７−１領域１の開始アドレスのアドレス・ビットＡ１５−Ａ１２３−０キャッシュ不能領域１のサイズ（表３Ｂ）ＮＣＲ２Ｃ８ｈ７−０領域２の開始アドレスのアドレス・ビットＡ２３−Ａ１６Ｃ９ｈ７−４領域２の開始アドレスのアドレス・ビットＡ１５−Ａ１２３−０キャッシュ不能領域２のサイズ（表３Ｂ）ＮＣＲ３ＣＢｈ７−０領域３の開始アドレスのアドレス・ビットＡ２３−Ａ１６ＣＣｈ７−４領域３の開始アドレスのアドレス・ビットＡ１５−Ａ１２３−０キャッシュ不能領域３のサイズ（表３Ｂ）ＮＣＲ４ＣＥｈ７−０領域４の開始アドレスのアドレス・ビットＡ２３−Ａ１６ＣＦｈ７−４領域４の開始アドレスのアドレス・ビットＡ１５−Ａ１２３−０キャッシュ不能領域４のサイズ（表３Ｂ）キャッシュ不能領域レジスタは２４ビットの物理的アド
レス用に割当てられていることに留意されたい。仮に３
２ビットの物理的アドレスを用いた場合は、（対応する
レジスタ指標を伴う）アドレス・ビット３１−２４を受
容して適応させるためにレジスタの割当ては拡張するで
あろう。

【００２４】

【表３Ｂ】キャッシュ不能領域のサイズビット３−０キャッシュ不能領域ビット３−０キャッシュ不能領域のサイズのサイズ００００使用禁止１０００５１２キロバイト０００１４キロバイト１００１１メガバイト００１０８キロバイト１０１０２メガバイト００１１１６キロバイト１０１１４メガバイト０１００３２キロバイト１１００８メガバイト０１０１６４キロバイト１１０１１６メガバイト０１１０１２８キロバイト１１１０３２メガバイト０１１１２５６キロバイト１１１１４ギガバイト４ギガバイトのブロック・サイズは３８６／４８６のマ
イクロプロセッサのアドレス・スペース全体を表してい
る。従って、４ギガバイトのブロック・サイズを特定す
ると、実際には全てのマイクロプロセッサのアドレス指
定動作についてキャッシュ不能になる。キャッシュを使
用禁止にするこの技術はマイクロプロセッサがキャッシ
ュ・オン・モードでパワアップされ、しかし種々の理由
からキャッシュ不能にする必要があるコンピュータ・シ
ステムで有用である。

【００２５】更に、アドレス・スペースの所定の領域に
ついて、０のブロック・サイズ・フィールドを指定する
と、この領域レジスタのアドレスがキャッシュ不能であ
ると指定されることが防止されることに留意されたい。キャッシュ制御及び状態ピン図２を参照すると、本実施例のマイクロプロセッサはコ
ンピュータ・システムにより支援された場合はキャッシ
ュの制御とキャッシュへのインタフェースの付加的なモ
ードを付与するためにキャッシュ制御システムによって
利用されることができるキャッシュ制御及び状態ピンを
備えている。これらのピンはＡ２０Ｍ♯、ＫＥＮ♯，Ｒ
ＰＬＳＥＴ、ＲＰＬＶＡＬ♯及びＦＬＵＳＨ♯である。
キャッシュ・フラッシュ（ＦＬＵＳＨ♯）はキャッシュ
全体を無効にする（フラッシュする）能動低レベル入力
である。ＦＬＵＳＨ♯はＣＣＲＯ構成レジスタ内のＦＬ
ＵＳＨビットを用いて使用可能にすることができる。フ
ラッシュ♯はＲＥＳＥＴの結果として使用禁止にされ、
ＣＣＲ０に４ビットを設定することによって使用可能に
される。このように、ＤＭＡ（直接メモリ・アクセス）
が可能なコンピュータ・システムの場合は、コンピュー
タ・システムがマイクロプロセッサに対してＦＬＵＳＨ
信号を供給すると本実施例のマイクロプロセッサはキャ
ッシュ使用可能モードで動作することができ、それによ
ってキャッシュ制御システムはメモリに対するＤＭＡア
クセスに引き続いてキャッシュを無効にすることができ
る。キャッシュ制御動作キャッシュが使用可能にされると、マイクロプロセッサ
はロックされていないメモリ・データ読出しサイクルを
キャッシュする。このキャッシュ制御システムによっ
て、キャッシュ制御レジスタ、キャッシュ構成レジスタ
ＣＣＲ０−１及びキャッシュ不能領域レジスタＮＣＲ１
−４に格納されたキャッシュ制御情報によってキャッシ
ュ不能であるものと定義された記憶アドレス・スペース
の領域へのキャッシュ・アクセスをマイクロプロセッサ
が自動的に行うことがないように保証される。キャッシュ・アドレス指定図２を再び参照すると、キャッシュ・アドレス制御論理
６０はキャッシュ不能領域比較器６１−６６を備えてい
る。各々の比較器は（ａ）キャッシュへの現在の物理的
アドレス入力と、（ｂ）それぞれのキャッシュ構成レジ
スタＣＣＲＯ−１又はキャッシュ不能領域レジスタＮＣ
Ｒ１−４からのキャッシュ不能領域出力を受理する。

【００２６】比較器６１はキャッシュ構成レジスタＣＣ
ＲＯからのＮＣ０を受理し、一方、比較器６２は同じレ
ジスタからのＮＣ１ビットを受理する。（表３Ａ参照）
これらのビットのいずれか一方又は双方が設定されて、
アドレス・スペースの対応する領域がキャッシュ不能で
あるものと定義されると、関連する比較器の出力は現在
アドレスが前記キャッシュ不能領域内にある場合は、こ
のアドレスがキャッシュ不能であることを指示する。こ
れらの比較器の出力はそれぞれのＡＮＤゲート６１Ａ−
６２Ａによってゲートされ、その際にＮＣ０及びＮＣ１
のレジスタのビットがゲート信号を供給する。比較器６
３はキャッシュ不能領域レジスタからアドレス・スペー
スの対応するキャッシュ不能領域を定義するベース／サ
イズ・データを受理する。（表３Ａ及び３Ｂを参照）比
較器出力は現在のアドレスが前記キャッシュ不能領域内
にある場合は、この現在アドレスがキャッシュ不能であ
ることを指示する。比較器の出力はＡＮＤゲート６３Ａ
によってゲートされ、サイズ・フィールドはゲート信号
を供給する。比較器６４−６６の動作は比較器６３の動
作と類似している。

【００２７】比較器６１−６２のゲートされた出力はＮ
ＯＲゲート６８に直接入力される。比較器６３−６５の
ゲートされた入力は書込み保護論理７０に入力される。
本実施例の場合、キャッシュ制御システムからのキャッ
シュ不能アドレス制御信号はキャッシュによって前記キ
ャッシュ不能アドレスに関してキャッシュ充填を禁止す
るものと解読される。すなわち、キャッシュ・ビットが
生じた場合（例えば対応するキャッシュ線が充填され、
次にキャッシュ制御レジスタ内のキャッシュ制御情報が
変化した場合）、読出し動作には作用を及ぼさない。あ
るいは、キャッシュ制御システムからのキャッシュ不能
アドレス制御信号は、キャッシュ不能アドレスが実際に
キャッシュ内にあるか否かに関わりなく、読出し動作の
場合はミスとして解読されることもあろう。書込み保護
アドレス制御信号に応答して、キャッシュは書込み保護
領域内にあるものと定義されたキャッシュ線への書込み
を禁止する。勿論、このようなキャッシュ線での読出し
動作は通常に処理される。キャッシュの無効化マイクロプロセッサが直接メモリ・アクセス（ＤＭＡ）
を支援するコンピュータ・システムで使用される場合、
マイクロプロセッサの内部キャッシュと外部メモリとの
間のキャッシュ・コヒレンシーを考慮する必要があろ
う。マイクロプロセッサ１０は“母線スヌーピング”
（すなわち、ＤＭＡ動作中の母線の活動の監視）を支援
しない。その結果、キャッシュ・コヒレンシーを考慮す
ることは、以前キャッシュされたデータだ別の母線マス
タによって外部メモリ内で修正された場合に内部キャッ
シュの内容が無効にされるべきであることを意味する。

【００２８】マイクロプロセッサ１０はＦＬＵＳＨビッ
トがキャッシュ制御システム２４内の適宜のキャッシュ
構成レジスタＣＣＲＯ内に設定された場合、ＦＬＵＳＨ
♯信号の確認に応答してキャッシュの無効化を支援す
る。ＦＬＵＳＨ信号に関しては、マイクロプロセッサ１
０は各クロック・サイクル毎にＦＬＵＳＨ♯入力をサン
プリングする。キャッシュが無効化される実際の辞典は
実行パイプラインの内部状態によって左右される。キャッシュ・コヒレンシー・システム図３は本発明を実施したキャッシュ・コヒレンシー・シ
ステムを内部ライトスルー・キャッシュを備えたマイク
ロプロセッサと組合わせて、集積化されたマイクロプロ
セッサ／キャッシュ・コヒレンシー・システムを構成し
た実施例を示している。マイクロプロセッサ／キャッシ
ュ・コヒレンシー・システムは全体として符号１１０で
示され、ＦＬＵＳＨモジュール１２２とＷＡＶＥＳＨＡ
ＰＩＮＧモジュール１２４とから成るキャッシュ・コヒ
レンシー制御論理１２０と共に、図１のマイクロプロセ
ッサ１０と基本的に対応するマイクロプロセッサ１１０
を備えている。

【００２９】しかし、図１のマイクロプロセッサ１０は
ＳＸ１６ビットのピンアウト形式として示されている
が、図３に示したマイクロプロセッサは３２ビットのＤ
Ｘアドレス母線Ａ３１−Ａ２プラス、バイト使用可能ビ
ットＢＥ３♯−ＢＥ０♯及びデータ母線Ｄ３１−Ｄ０を
支援するＤＸ３２ビットのピンアウト形式として示され
ている。ＳＸ１６ビットのピンアウト形式用のキャッシ
ュ・コヒレンシー・システムの実施にはルーチンの設計
修正がなされよう。図示した実施例では、ＦＬＵＳＨモ
ジュール及びＷＡＶＥＳＨＡＰＩＮＧモジュールはいず
れもプログラム可能ＰＡＬ（プログラム化されたアレイ
論理）内で実施される。こられのＰＡＬは多くのメーカ
ーから市販されており、本実施例で使用された特定の部
品はそれぞれＰ１６Ｖ８Ｒ及びＰ１６Ｒ４である。更
に、クロック信号を供給するために従来型のクロックＰ
ＡＬ（図示せず）を使用することができる。図示したキ
ャッシュ・コヒレンシー・システムは既存のマイクロプ
ロセッサ・チップの設計の上位機としてオフチップで実
施されている。マイクロプロセッサ／キャッシュ・コヒ
レンシー・システムは標準型の３８６型マイクロプロセ
ッサ・ソケットに搭載するためにピンを接続するＰＧＡ
（ピン格子アレイ）を有する小型の印刷配線板上に組込
まれている。あるいは、キャッシュ・コヒレンシー論理
制御システムによって実行されるキャッシュ・コヒレン
シー機能をマイクロプロセッサ１１０の一部としてオン
チップで集積することもできよう。

【００３０】キャッシュ・コヒレンシー制御論理１２０
はマイクロプロセッサ１１０以外の母線マスタが主メモ
リ装置にアクセスする母線マスタ同期事象（母線マスタ
通信事象）を検出するための同期検出機能を果たす。母
線マスタ同期事象が検出されると、キャッシュ・コヒレ
ンシー論理がマイクロプロセッサ１１０にＣＰＵＦＬ
ＵＳＨ信号を出力し、マイクロプロセッサは継続的にそ
のＦＬＵＳＨ入力ピンをサンプリングし、ＦＬＵＳＨ♯
の表明に応答して、公知の態様でキャッシュ無効化ルー
チンを実行し、キャッシュをＦＬＵＳＨ（無効化）して
キャッシュ・コヒレンシーを保証する。図４ａはＦＬＵ
ＳＨモジュール１２２用のピンアウトを図示している。
ＦＬＵＳＨモジュールはマイクロプロセッサ１１０から
選択された母線サイクルの定義及び制御信号及び選択さ
れたアドレス線を受理する。ＦＬＵＳＨモジュール１２
２によって使用される母線サイクル定義信号はメモリ／
ＩＯ（Ｍ／ＩＯ♯）、データ／制御（Ｄ／Ｃ♯）、書込
み／読出し（Ｗ／Ｒ♯）及びＬＯＣＫ♯である。主な母
線定義信号（Ｍ／ＩＯ♯，Ｄ／Ｃ♯，Ｗ／Ｒ♯）はＡＤ
Ｓ♯（アドレス・ストローブ）が能動化すると、妥当信
号へと励振される。マイクロプロセッサ１１０への割込
みを含む一定の動作中に他の母線マスタへのシステム母
線の制御を否定するように、マイクロプロセッサ１１０
によってＬＯＣＫ♯が表明される。

【００３１】ＦＬＵＳＨモジュールによって利用される
母線制御信号はアドレス・ストローブ（ＡＤＳ♯）であ
る。その他の標準的な母線制御信号、準備完了（ＲＥＡ
ＤＹ♯）及び次のアドレス要求（ＮＡ♯）は使用されな
い。ＡＤＳ♯はマイクロプロセッサが適宜の内部出力ピ
ン上の妥当アドレス信号（Ａ３１−Ａ２，ＢＨ３♯−Ｂ
Ｅ０♯）及び母線サイクル定義信号（Ｍ／ＩＯ♯，Ｄ／
Ｃ♯，Ｗ／Ｒ♯）を励振したことを指示する３状態出力
である。各々の母線サイクルの種類を定義するために上
記の信号を利用して、ＦＬＵＳＨモジュール１２２は母
線マスタ同期事象、すなわちＦＬＵＳＨ（キャッシュ無
効）状態を検出する。このようなＦＬＵＳＨ状態毎に、
ＦＬＵＳＨモジュールはＦＬＵＳＨ出力を供給する。Ｍ
／ＩＯ♯，Ｄ／Ｃ♯、及びアドレス・ビットＡ２／Ａ８
はラッチされ、ＰＡＬ１２２（図３ａ）ＤＬの組合せ
論理用のＱＭＩＯ／ＤＷＲ／ＱＡＤＤ入力として使用さ
れる。ＰＡＬ１２２内でのラッチはその他の入力ＤＣ
♯，ＡＤＳ♯，ＬＯＣＫ♯，その他のアドレス・ビット
及びバイト使用可能信号（ＢＥ３♯−ＥＥ０♯）には必
要ない。図４ｂはＷＡＶＥＳＨＡＰＩＮＧＰＡＬモジ
ュール１２４用のピンアウトを示している。ＷＡＶＥＳ
ＨＡＰＩＮＧモジュールはＦＬＵＳＨモジュール１２２
からのＦＬＵＳＨ出力信号を受信し、マイクロプロセッ
サ１１０用の適宜の準備及び保持時間を以て、対応する
ＣＰＵ／ＦＬＵＳＨ出力を生成する。

【００３２】あるいは、ＦＬＵＳＨモジュールを必要な
準備及び保持時間を以て、ＦＬＵＳＨ信号を出力するよ
うに設計してもよく、その場合はＷＡＶＥＳＨＡＰＩＮ
Ｇモジュールは除去されよう。ＷＡＶＥＳＨＡＰＩＮＧ
モジュールのＦＬＵＳＨ出力（ＣＰＵ／ＦＬＵＳＨ）は
マイクロプロセッサ１１０のＦＬＵＳＨ♯ピンに結合さ
れている。能動状態のＣＯＵ／ＦＬＵＳＨ信号に応答し
て、マイクロプロセッサ１１０は従来の態様で内部キャ
ッシュの内容を無効にし、その結果無効にされたデータ
・エントリへの後続のアクセスによってキャッシュ・ミ
スが生ずる。一般に、多重マスタ・コンピュータ・シス
テム内のＣＰＵ（すなわち、マルチプロセッサ１１０）
及びその他の母線マスタは母線マスタ・アクセスをシス
テム（局域内）母線へと同期化するために下記の母線マ
スタ同期事象のひとつ、又は幾つかを利用する。すなわ
ち、（ａ）ハードウェア生成割込み、（ｂ）独立したＩ
／Ｏスペースへのアクセス及び（又は）（ｃ）メモリの
メモリマップドＩ／Ｏスペースへのアクセスである。特
に、ＰＣ母線アーキテクチャーの場合は、母線マスタ事
象は割込み、及びポーリングされた独立したＩ／Ｏによ
って同期化され、一方、マイクロチャネル母線アーキテ
クチャーでは、母線マスタ事象はポーリングされたメモ
リマップドＩ／Ｏ、並びに割込み及びポーリングされた
Ｉ／Ｏによって同期化されることができる。

【００３３】ＰＣ母線アーキテクチャーを使用したコン
ピュータ・システムの実施例では、キャッシュ・コヒレ
ンシー用に利用される母線マスタ同期事象は次のとおり
である。すなわち（ａ）ハードウェア生成割込み、及び
（ｂ）ＣＰＵによって選択された周辺機器、すなわちハ
ードディスク又は外部コプロセッサに向けられたアクセ
スを除いた、Ｉ／Ｏアドレス・スペースへの読出し又は
読出し／書込みアクセス、である。これらのフラッシュ
機構はオンチップ又はオフチップのいずれでも容易に実
現される。ハードウェア生成割込み本実施例では、ＦＬＵＳＨモジュール１２２は全ての割
込み肯定サイクル（ＩＮＴＥＲＲＵＰＴＡＣＫＮＯＷ
ＬＥＧＥＣＹＣＬＥ）で能動ＦＬＵＳＨ信号を生成す
る。このＦＬＵＳＨオン割込み（ＦＬＩＮＴ）機構は、
マイクロプロセッサ／キャッシュ・コヒレンシー・シス
テムの実施例が、母線マスタ間の事象を同期するために
割込みが利用される多重マスタ・システムに搭載されて
いる場合に、キャッシュ・コヒレンシーを保持するため
に、利用される。ＩＫの内部キャッシュでは、全ての割
込み中のＦＬＩＮＴによっては著しい性能の低下は生じ
ない。しかし、キャッシュサイズが大幅に縮小すると、
（対応してキャッシュ充填時間が増大）ＦＬＩＮＴがプ
ログラム可能である必要が生じることがあり、従って、
選択された割込みだけがＦＬＵＳＨ状態を生ずる。ＦＬ
ＩＮＴをプログラム可能にするには、割込みベクトルが
プログラマによって激しく変化することがある点を考慮
する必要があろう。Ｉ／Ｏ読出し本実施例では更に、ＦＬＵＳＨモジュール１２２は外部
コプロセッサ又はハードディスクに向けられたアクセス
を除いた、Ｉ／Ｏスペースへの読出しアクセス又は読出
し／書込みアクセス毎に能動ＦＬＵＳＨ信号を生成す
る。このＦＬＵＳＨオンＩ／Ｏ（ＦＬＩＯ）フラッシュ
機構は、マイクロプロセッサ／キャッシュ・コヒレンシ
ー・システムの実施例が、母線マスタ間の事象を同期す
るためにポーリグされたＩ／Ｏが利用される多重マスタ
・システムに搭載されている場合に、キャッシュ・コヒ
レンシーを保持するために利用される。

【００３４】ＦＬＩＯをプログラム可能にすることによ
って、キャッシュ・コヒレンシー・システムはキャッシ
ュ・コヒレンシーへの考慮を含まないＩ／Ｏスペースの
選択された領域にアクセスするためのＦＬＵＳＨの表明
を回避することが可能になる。従って、工業規格ＩＤＥ
駆動、ＳＴディスク駆動及び数学的ヒプロセッサは全て
プログラムによって制御されたデータ伝送に依存してい
るので、本実施例ではこれらの装置へのアクセスに応答
してＦＬＵＳＨを表明する必要がない。読出し及び読出
し／書込みアクセス用だけにＦＬＩＯを実施するための
別の例として、ＦＬＵＳＨモジュールを、マイクロプロ
セッサ１１０からＩ／Ｏアドレス・スペースまでの書込
みアクセスに応答してこのフラッシュ機構を実施するよ
うに構成することもできよう。例えば、ある種の特別の
ＤＭＡボードは（例えば状態情報を通信する目的で）Ｉ
／Ｏスペースを経てオペレーティング・システムと通信
するので、Ｉ／Ｏスペースへの書込みアクセスはこのよ
うな特別なボードを組込んだコンピュータ・システム用
のキャッシュ／メモリの同期ポイントとなろう。メモリマップドＩ／Ｏ読出しマイクロチャネル母線アーキテクチャーを支援するた
め、キャッシュ・コヒレンシー制御システムの上述の実
施例をキャッシュ・コヒレンシー用に利用される母線マ
スタ同期事象、すなわちメモリマップドＩ／Ｏアドレス
・スペースへの読出しアクセスを含むものに修正するこ
ともできよう。このＦＬＵＳＨオン・メモリマップドＩ
／Ｏ（ＦＬＭＩＯ）フラッシュ機構は、母線マスタ間の
事象を同期するためにポーリングされたメモリマップド
Ｉ／Ｏが使用される多重マスタ・システムにマイクロプ
ロセッサ／キャッシュ・コヒレンシー・システムを搭載
する際にキャッシュ・コヒレンシーを保持するために利
用されよう。

【００３５】ＦＬＩＯの場合と同様に、ＦＬＭＩＯをプ
ヤグラム可能にすることによって、キャッシュ・コヒレ
ンシー・システムはキャッシュ・コヒレンシーへの考慮
を含まないメモリマップドＩ／Ｏスペースの選択された
領域にアクセスするためのＦＬＵＳＨの表明を回避する
ことが可能になる。従って、性能上の観点からはハード
ディスク又は外部コプロセッサに向けられた読出しアク
セスを除外することがおそらく有利であろう。ＦＬＯと
は異なり、コンパニオンＦＬＭＩＯチップ内にオフチッ
プでＦＬＭＩＯフラッシュ機構を実施することはサイズ
及びコスト上の観点から実際的ではないであろう。何故
ならば、このような実施態様は全てのアドレス及びデー
タ線、及び多数の母線定義／制御線を必要とするからで
ある。キャッシュ制御システムを含むマイクロプロセッ
サの実施例の場合、一つの方法はキャッシュ不能領域レ
ジスタＮＣＲ１−ＮＣＲ４（図２）と同様のレジスタを
使用してオンチップでＦＬＭＩＯフラッシュ機構を実施
することであろう。例えば、ＦＬＭＩＯはキャッシュ不
能領域レジスタＮＣＲ４をプログラム可能に指定して、
メモリマップドＩ／Ｏのスペースを（ａ）キャッシュ不
能、又は（ｂ）ＦＬＵＳＨによるキャッシュ不能のいず
れかとして定義することによって実施できよう。すなわ
ち、ＮＣＲ４によって特定された領域内のＦＬＭＩＯ記
憶域に向けられた読出し／書込みアクセスはマイクロプ
ロセッサによってキャッシュされず、更にマイクロプロ
セッサがキャッシュの内容を無効化するようにさせるで
あろう。

【００３６】ＦＬＩＯの場合のように、書込みアクセス
用にＦＬＭＩＯを実施することは、ある種の特定のハー
ドウェア又はソフトウェアのアプリケーション、例えば
特定のＤＭＡボードには有利であることがある。ＦＬＵＳＨモジュール図４（ａ）を参照すると、ＦＬＵＳＨモジュール１２２
は全ての母線マスタ同期事象、すなわち前述したように
コプロセッサ又はディスクへのアクセスを除いたハード
ウェア生成のマイクロプロセッサ１１０への割込み入力
及びＩ／Ｏ読出しで、ＦＬＵＳＨ出力を表明するように
プログラムされた再プログラム可能なＰＡＬとして実施
できる。ＦＬＵＳＨＰＡＬは組合せ論理から成ってお
り、ＰＡＬからのＦＬＵＳＨ出力信号はマイクロプロセ
ッサへのＦＬＵＳＨ入力用に必要な準備及び保持時間を
付与するように形成されていないパルス出力である。
（この波形機能はＷＡＶＥＳＨＰＩＮＧモジュールによ
って行われる。）ＦＬＵＳＨモジュールは（ａ）母線サ
イクル定義信号Ｍ／ＩＯ♯、Ｄ／Ｃ♯、Ｗ／Ｒ♯及びＬ
ＯＣＫ♯、（ｂ）母線制御信号ＡＤＳ♯、及び（ｃ）ア
ドレス信号Ａ３１／Ａ８／Ａ２及びバイト使用可能信号
ＢＥ３♯から母線サイクルの種類を特定し、これらの信
号は全てマイクロプロセッサ１１０の対応する端子に現
れる。特に、Ａ３１は数学的コプロセッサと関連し、Ａ
８はハードディスクに関連る。一方、割込みと関連する
母線サイクルを更に定義するためにＡ２及びバイト使用
可能信号を利用できる。

【００３７】信号Ｍ／ＩＯ♯、Ｗ／Ｒ♯及びＰＡＬ１２
２へのアドレス・ビットＡ２／Ａ８入力はＱＭＩＯ／Ｑ
ＷＲ／ＱＡＤＤとしてラッチされ、ＰＡＬ内の組合せ論
理用の入力としてフィードバックされなければならな
い。信号ＬＯＣＫ♯，ＡＤＳ♯、アドレス・ビットＡ３
１及びＰＡＬ１２２に入力されるバイト使用可能信号Ｂ
Ｅ３♯−ＢＥ０♯はラッチされる必要がない。ＦＬＵＳ
Ｈモジュールはマイクロプロセッサ１１０の各々の母線
サイクルを開始するＡＤＳ♯ストローブによってクロッ
クされ、ＡＤＳ線はモジュールのＣＬＫ及びＡＤＳ入力
ピンの双方と連結される。各々のＡＤＳ♯ストローブ毎
に、ＦＬＵＳＨモジュールは入力信号をデコードし、Ｆ
ＬＩＮＴ又はＦＬＩＯ状態のいずれかが検出されると能
動的低レベルＦＬＵＳＨ出力信号を生成する。ＦＬＵＳ
Ｈモジュール１２２用の入力ピンの定義は下記のとおり
である。ＣＬＫ，！ＯＥピン１，１１；ＷＲ，ＤＣ，ＭＩＯ，ＡＤＳ，ＬＯＣＫピン２，３，４，５，１８ＢＥ０，ＢＥ１，ＢＥ２，ＢＥ３ピン６，７，８，９；Ａ２，Ａ３１，Ａ８ピン１２，１３，１７；又、出力ピンの定義は下記のとおりである。ＦＬＵＳＨピン１９ＱＡ，ＱＢ，ＱＣピン１４，１５，１６上記中、！はＮＯＴを表し、次の方程式が適用される。
Ｈ，Ｌ，Ｘ，Ｚ，Ｃ＝１．０．．．Ｘ．．．Ｚ，．
Ｃ．．ＦＬＵＳＨモジュール用のＰＡＬ方程式は次のように表
される。

【００３８】ＱＡ：＝ＭＩＯＱＢ：＝ＷＲＱＣ：＝Ａ３１♯Ａ８！ＦＬＵＳＨ＝（（！ＱＡ＆！ＤＣ＆！ＱＢ＆！ＬＯＣ
Ｋ＆！ＢＥ０♯＆ＢＥ１＆ＢＥ２＆ＢＥ３♯＆！Ａ２）
♯（！ＱＡ＆！ＱＢ＆！ＱＣ）上記中：＝はラッチされた動作を表し、＝は組合せ動作
を表し、＆はＡＮＤを表し、♯はＯＲを表す。これらの
ＰＡＬ方程式は下記のように変形される。ＱＡ：＝ＭＩＯＱＢ：＝ＷＲＱＣ：＝Ａ３１♯Ａ８ＦＬＵＳＨ＝！（！ＱＡ＆！ＱＢ＆！ＱＣ♯！Ａ２＆！
ＢＥ０♯＆ＢＥ１＆ＢＥ２＆ＢＥ３♯＆！ＤＣ＆！ＬＯ
ＣＫ＆！ＱＡ＆！ＱＢ）上記のＰＡＬ方程式は本実施例に従ってＦＬＩＮＴ及び
ＦＬＩＴフラッシュ機構を実施するためにＰＡＬの構成
を定義するものである。書込みアクセス用にＦＬＩＯを
実施することには、これらのＰＡＬ方程式を直接修正す
ることが含まれよう。（ＰＡＬはＦＬＩＯを書込みアク
セス用にジャンパ可能に構成することができよう。）実施例のＦＬＵＳＨモジュール用の試験ベクトルは明細
書の末尾の補遺に記載してある。ＷＡＶＥＳＨＡＰＩＮＧモジュール図４（ｂ）を参照すると、ＷＡＶＥＳＨＡＰＩＮＧモジ
ュール１２４はマイクロプロセッサのＦＬＵＳＨピンに
供給されるＣＰＵ／ＦＬＵＳＨ出力信号の負荷サイクル
を制御するようにプログラムされたＰＡＬとして実施で
きる。ＷＡＶＥＳＨＡＰＩＮＧＰＡＬは組合せ論理と
状態機械論理の双方から構成されている。

【００３９】ＷＡＶＥＳＨＡＰＩＮＧモジュール１２４
はＦＬＵＳＨモジュール１２２からＦＬＵＳＨ信号を受
信し、２相ＣＬＫの位相２の立上がりエッジに関連する
適宜の準備及び保持時間（実施例のマイクロプロセッサ
ではそれぞれ５ｎｓと３ｎｓである）を以てＣＰＵ／Ｆ
ＬＵＳＨ出力信号を生成する。ＷＡＶＥＳＨＡＰＩＮＧ
用のＣＬＫ入力は外部のクロックＰＡＬ回路によって供
給される。登録された（フリップ−フロップ）出力ＱＡ
／ＱＢ／ＱＣは状態機械（接続なし）の状態を表す。入
力ピンの定義は下記のとおりである。ＣＬＫ，ＯＥピン１，１１ＦＬＵＳＨピン２更に出力ピンの定義は下記のとおりである。ＱＡ，ＱＢ，ＱＣピン１４，１５，１
６ＣＰＵ／ＦＬＵＳＨピン１９上記において下記の方程式が適用される。

【００４０】Ｈ，Ｌ，Ｘ，Ｚ，Ｃ＝１．０，Ｘ，．Ｚ．．ＣＳＴ＝〔ＱＣ，ＱＢ，ＱＡ〕ＳＯ＝ｂ０００Ｓ１＝ｂ００１Ｓ２＝ｂ０１０Ｓ３＝ｂ０１１Ｓ４＝ｂ１００Ｓ５＝Ｂ１０１Ｓ６＝ｂ１１０Ｓ７＝Ｂ１１１波形状態機械の状態表は下記のとおりである。状態Ｓ０：ＦＬＵＳＨの場合はＳ０、それ以外の場合Ｓ
１状態Ｓ１：Ｓ２に向かう状態Ｓ３：Ｓ４に向かう状態Ｓ４：Ｓ５に向かう状態Ｓ５：Ｓ６に向かう状態Ｓ６：ＦＬＵＳＨの場合はＳ０、それ以外の場合Ｓ
７状態Ｓ７：Ｓ６に向かう組合せ論理用のＰＡＬ方程式は次のように表すことがで
きる。

【００４１】！ＣＰＵＦＬＵＳＨ＝（ＳＴ＞＝Ｓ
１）＆（ＳＴ＜＝Ｓ５）ＰＡＬ方程式は次のように変形される。ＱＣ：＝！（！ＱＡ＆！ＱＣ♯！ＱＢ＆！ＱＣ♯ＦＬＵ
ＳＨ＆！ＱＡ＆ＱＢ）ＱＢ：＝！（ＱＡ＆ＱＢ＆！ＱＣ♯！ＱＡ＆！ＱＢ♯Ｆ
ＬＵＳＨ＆！ＱＡ＆ＱＣ）ＱＡ：＝！（ＱＡ♯ＦＧＬＵＳＨ＆！ＱＢ！ＱＣ♯ＦＬ
ＵＳＨ＆ＱＢ＆ＱＣ）ＣＰＵＦＬＵＳＨ！（ＱＡ＆！ＱＣ♯！ＱＢ＆ＱＣ♯
ＱＢ＆！ＱＣ）：上記の状態表とＰＡＬ方程式は本実施例に従ったＦＬＩ
ＮＴ及びＦＬＩＯフラッシュ機構の負荷サイクルを制御
するためのＷＡＶＥＳＨＡＰＩＮＧＰＡＬの構成を定
義する。マイクロプロセッサ１１０はクロック・サイク
ル毎にそのＦＬＵＳＨ♯ピンをサンプリングする。（位
相２）ＷＡＶＥＳＨＡＰＩＮＧモジュールがＣＰＵ／Ｆ
ＬＵＳＨを表明した場合は、マイクロプロセッサはキャ
ッシュを無効にする。キャッシュの無効化を完了するの
に必要な時間の長さは実行パイプラインの内部状態によ
って左右される。キャッシュの無効化が完了するまで、
マイクロプロセッサは新たな母線サイクルを開始するた
めのＡＤＳ♯ストローブを発しないので、キャッシュの
無効化のプロセス中に生ずるＦＬＩＮＴ又はＦＬＩＯ状
態の結果、ＣＰＵ／ＦＬＵＳＨは表明されない。（すな
わち、ＦＬＵＳＨモジュールは次のＡＤＳ♯ストローブ
を待機しなければならない。

【００４２】別のオンチップの実施キャッシュ・コヒレンシー・システムは容易にオンチッ
プで実施することができる。本実施例のマイクロプロセ
ッサ１１０の場合、ＦＬＩＮＴ、ＦＬＩＯ及びＦＬＭＩ
Ｏフラッシュ機構を実施するための適切なシステム構成
は次のとおりになろう。キャッシュはパワーアップ又は
リセットで使用可能にされ、図２示すように次のように
構成されよう。＊ＮＣ０使用可能−１メガバイト＋６４キロバイトキ
ャッシュ不能＊ＮＣ１使用可能−６４０キロバイト−１メガバイト
キャッシュ不能＊キャッシュ不能領域レジスタ構成＊物理的アドレスす０００００００ｈ（３ギガバイ
ト）＋６４キロバイトキャッシュ不能（これはＷｅｉｔ
ｅｋコプロセッサのアドレス・スペースである）＊物理的アドレスＦＦＦＦ００００ｈ（４バイト−６
４キロバイト）＋６４キロバイトキャッシュ不能（こ
れはＲＯＭＢＩＯＳ物理的アドレス・スペースであ
る。）＊フラッシュ使用可能−ＦＬＩＮＴ、ＦＬＩＯ及びＦＬ
ＭＩＯを利用するように設定（ＦＬＵＳＨが使用不能に
されると、ＦＬＩＮＴ、ＦＬＩＯ及びＦＬＭＩＯは無視
され、キャッシュのフラッシュは生じない。）このキャッシュ構成でＦＬＩＮＴ及びＦＬＩＯを実施す
るために提案される一つの方法を下記に示す。ＦＬＭＩ
Ｏを実施するための提案される方法は前述の“メモリマ
ップドＩ／Ｏ読出し”に記載されている。

【００４３】ＦＬＩＮＴ用にはマイクロプロセッサ１１
０はＦＬＵＳＨが使用可能にされた場合に割込み肯定サ
イクル２毎にキャッシュの無効化を実行するように構成
されよう。ＦＬＩＮＴはＦＬＵＳＨを生成する割込みベ
クトルのプログラム可能性を許容するために、マイクロ
プロセッサの設計に特殊なＦＬＩＮＴレジスタを含める
ことによってプログラム可能にすることができよう。Ｆ
ＬＩＯ用には、４つのＦＬＩＯアドサス範囲レジスタを
マイクロプロセッサのレジスタ・セットに含めることが
でき、前記レジスタは各々がキャッシュ不能領域レジス
タと同様にプログラム可能である。４つのＩ／Ｏ領域は
必要な場合はフロッピー・ディスク、ハードディスク、
ネットワーク・カード及びその他のマスタ・カードのよ
うな装置へのＩ／Ｏアクセスでマイクロプロセッサにキ
ャッシュ無効化動作を実行させるようにプログラム可能
であろう。例えば、４つの１６ビットＰＬＩＯレジスタ
をマイクロプロセッサに組み入れることができ、その場
合、ビット１５−３はＡ１５−Ａ３を表し、ビット２は
Ｉ／Ｏ読出し又はＩ／Ｏ読出し／書込みでフラッシュを
制御し、ビット１−０はＩ／Ｏアドレス領域の細分性を
制御する。１５３２１０アドレスＡ１５−Ａ３Ｒ／Ｗ細分性ビット２Ｉ／Ｏ読出し書込み０ｈＩ／Ｏ読出しのみでのフラッシュ１ｈＩ／Ｏ読出し又は書込みでのフラッシュビット１−０細分性０ｈ使用禁止（フラッシュなし）１ｈ８バイト２ｈ１６バイト３ｈ全てのＩ／Ｏでのフラッシュ結論：これまで本発明を特定の実施例に関して詳細に説
明してきたが、専門家にはこれらの実施例の種々の修正
及び別の実施例が示唆されよう。例えば、本発明は（局
域内処理バッファが特定の処理によってのみアクセスさ
れる記憶装置であり、必ずしもキャッシュではない場
合）、非同期的処理相互間の通信の周期的な監視に依存
せずに局域内処理バッファの妥当性を保証するための、
コンピュータ・システムの非同期的な処理間のデータ通
信方法に全般的に応用できる。この技術は多重非同期処
理が共用メモリをアクセスし、この各々のアクセスと、
妥当データが得られる場合にその旨を示す同期事象とを
関連付ける多重マスタ・コンピュータ・システムでプロ
セッサ−キャッシュが使用されるプロセッサ−キャッシ
ュの組合せ用のキャッシュ・コヒレンシー・システムを
実施する際に特別に利用される。（代表的には、処理か
らの読出しの場合は同期事象はデータ伝送に先行し、一
方、処理への書込みの場合は同期事象はデータ伝送の後
になる。）更に、キャッシュ・コヒレンシー・システム
の実施例を内部主要キャシュを備えたマイクロプロセッ
サに関して説明してきたが、本発明は、マイクロプロセ
ッサがシステム内の全ての母線サイクルの正確な性質を
判定するのに充分である母線調停信号を受信しない、外
部主要キャッシュを備えたマイクロプロセッサにも等し
く応用できる。マイクロプロセッサ・ソケットに母線調
停信号を供給しないコンピュータ・システムと関連した
実施例を説明してきたが、本発明はマイクロプロセッサ
にとって母線調停信号が利用できるが、キャッシュ・コ
ヒレンシーの目的のためには信頼性を以て利用できない
コンピュータ・システムにも応用できる。“キャッシ
ュ”という用語は実行装置と主メモリ装置との間の中間
レベルのメモリ装置の総称であり、一方“母線調停信
号”という用語は母線マスタ通信事象を信号表示するあ
らゆる信号の総称である。

【図面の簡単な説明】

【図１】本発明を実施したキャッシュ・コヒレンシー・
システムを備え、キャッシュ・コヒレンシー制御システ
ムを適用できるマイクロプロセッサの概略構成図であ
る。

【図２】キャッシュ制御レジスタと、キャッシュ制御レ
ジスタに装填し、キャッシュ動作を制御するための支援
論理を示したキャッシュ制御システムのより詳細な構成
図である。

【図３】内部の主要キャッシュを備えたマイクロプロセ
ッサと組み合わせて使用される“ＦＬＵＳＨ”モジュー
ルと“ＷＡＶＥＳＨＡＰＩＮＧ”モジュールとを備えた
キャッシュ・コヒレンシー制御システムを示した構成図
である。

【図４】（ａ）は図３に示したＦＬＵＳＨモジュールの
ピンアウトである。（ｂ）は図３に示したＷＡＶＥＳＨ
ＡＰＩＮＧモジュールのピン・アウトである。

【符号の説明】

１０マイクロプロセッサ１１処理装置１２メモリ管理装置１３内部線形アドレス母線１４内部データ母線１５内部命令母線１６データ・アドレス母線１８アドレス・バッファ２０キャッシュ・メモリ・システム２２キャッシュ２２ｈＩ／Ｏポート２３ｈＩ／Ｏ−ポート２４キャッシュ制御システム３０使用可能／使用禁止制御及び状態ピン５３データ・レジスタ６１−６６比較器６１Ａ−６６ＡＡＮＤゲート６８ＮＯＲゲート７０書込み保護論理７３Ａ−７５ＡＡＮＤゲート７３Ｂ−７５ＢＡＮＤゲートＮＣＲ１−ＮＣＲ３キャシュ不能領域レジスタ７８ＮＯＲゲート１００マイクロプロセッサ／キャッシュ・コヒレンシ
ー・システム１１０マイクロプロセッサ１２０キャッシュ・コヒレンシー制御システム１２２ＦＬＵＳＨモジュール１２４ＷＡＶＥＳＨＡＰＩＮＧモジュールＡ３１−Ａ２ＤＸアドレス母線Ｄ３１−Ｄ０データ母線

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウィリアムシーパットンアメリカ合衆国テキサス州 75023 プラノウィクリフトレイル 6801

Claims

【特許請求の範囲】

【請求項１】中央処理装置によってアクセス可能であ
るアドレス指定可能なメモリを含むバッファを有する作
動的に接続された該中央処理装置を有するデータ・プロ
セッサであって、該プロセッサが信号端子と、該信号端
子の選択された一つに接続された同期事象検出手段とを
有し、該検出手段が（ａ）Ｉ／Ｏスペースの選択された
領域をアクセスするために仕向けられた該プロセッサか
らのアドレス情報と、（ｂ）該プロセッサへの割込み入
力の一方又は双方を検出し、上記検出に応答して該バッ
ファの該データメモリの少なくとも一部にデータ無効化
信号を出力することを特徴とするデータ・プロセッサ。
【請求項２】該バッファがプロセッサ一局域内キャッ
シュであることを特徴とする請求項１記載のデータ・プ
ロセッサ。
【請求項３】データ・プロセッサであって、該プロセ
ッサによってアクセスされるデータ・エントリを記憶で
き、且つ多重マスタ内で動作するのに適した局域内キャ
ッシュと、キャッシュ内のデータの妥当性を保証するた
めに母線調停信号を該プロセッサに利用できないか、又
は該プロセッサが該調停信号だけに依存しない共用メモ
リコンピュータ・システムと、キャッシュ・コヒレンシ
ー・システムとに作動的に接続され、該キャッシュ・コ
ヒレンシー・システムが、該プロセッサに接続され、該プロセッサにおいてプロセ
ッサ以外の母線マスタによる該共用メモリへのアクセス
を指示する母線マスタ同期事象を検出する同期事象検出
手段と、該同期事象検出手段による該同期事象の選択された一つ
の検出に応答して該キャッシュ内のデータ・エントリの
少なくとも一部を無効にするように動作するキャッシュ
無効化手段とから成っており、それによって上記のように無効化されたキャッシュ・デ
ータ・エントリへの後続のアクセスに応答してキャッシ
ュ・ミスが発生する構成にしたことを特徴とするデータ
・プロセッサ。
【請求項４】母線マスタ同期事象には選択されたハー
ドウェア生成割込みが含まれるることを特徴とする請求
項３記載のデータ・プロセッサ。
【請求項５】該母線同期事象にはＩ／Ｏスペースの選
択された領域をアクセスするために出力された記憶アド
レス情報が含まれるることを特徴とする請求項３又は４
記載のデータ・プロセッサ。
【請求項６】該同期事象手段が該プロセッサから独立
したＩ／Ｏスペースの選択された領域へと出力された選
択された母線定義信号と、母線制御信号と、アドレス信
号とに応答して、該同期事象を検出し、データ無効化出
力信号を生成するように接続された論理回路を有してい
ることを特徴とする請求項１、２及び５記載のデータ・
プロセッサ。
【請求項７】該論理回路が更に該データ無効化信号用
の準備及び保持時間を制御する動作を行う波形論理を備
えたことを特徴とする請求項６記載のデータ・プロセッ
サ。
【請求項８】該同期検出論理回路が該プロセッサの外
部で実施されたことを特徴とする請求項６及び７記載の
データ・プロセッサ。
【請求項９】複数の非同期処理が共用メモリをアクセ
スし、該共用メモリから有効なデータが利用できる場合
には、その旨を指示する同期事象を上記それぞれのアク
セスに関連付ける形式の多重マスタ・コンピュータ・シ
ステムでキャッシュ・コヒレンシーを実現し、且つ少な
くとも該処理の選択された１つがその処理に限られた場
所にあるキャッシュに格納されたデータ・エントリーを
アクセスする方法において、該同期事象の選択された一つを検出するために該選択さ
れた処理の動作を監視する段階と、該検出に応答して、該局域内キャッシュに記憶されたエ
ントリの少なくとも一部を無効にする段階と、それによって上記無効化されたキャッシュ・データ・エ
ントリに後続のアクセスがなされた場合はそれに応答し
てキャッシュ・ミスを生じせしめる段階とを有すること
を特徴とするデータ通信方法。
【請求項１０】少なくとも一つの選択された処理がこ
の選択された処理によってアクセス可能なデータ・エン
トリを記憶する局域内処理バッファを有するコンピュー
タ・システムでの非同期処理相互間でのデータ通信の方
法において、該選択された処理を監視して、有効なデータが該非同期
処理によって共用メモリから得られることを指示して該
選択された処理と該非同期処理の他方との間の選択され
た同期事象の通信を検出する段階と、該検出された同期事象の各々に応答して、上記局域亡き
バッファ内のデータ・エントリの少なくとも一部を無効
にする段階とを有することを特徴とするデータ通信方
法。
【請求項１１】局域内処理バッファがキャッシュであ
ることを特徴とする請求項１０のデータ通信方法。
【請求項１２】該同期事象には（ａ）該選択された処
理への選択されたハードウェア割込みと、（ｂ）Ｉ／Ｏ
スペースの選択された領域をアクセスするための該選択
された処理からの記憶アドレス情報の一方又は双方が含
まれることを特徴とする請求項９ないし１１記載のデー
タ通信方法。
【請求項１３】該メモリアドレス情報が選択された母
線定義信号、母線制御信号及び該プロセッサから独立し
たＩ／Ｏスペースの選択された領域へ出力されるアドレ
ス信号を有することを特徴とする請求項１２に記載の方
法。
【請求項１４】該Ｉ／Ｏスペースの選択された領域が
非ＤＭＡディスク及び外部コプロセッサメモリを除く全
てのＩ／Ｏスペースメモリであることを特徴とする請求
項１、２及び５の何れかに記載の、又は請求項１２の方
法に基づくデータ・プロセッサ。
【請求項１５】該Ｉ／Ｏスペースの選択された領域が
メモリ割当てされたＩ／Ｏスペースメモリであることを
特徴とする請求項１、２及び５の何れかに記載のデータ
・プロセッサ又は請求項１２に記載の方法。
【請求項１６】該アドレス出力が読出し／書込み出力
又は読出し出力又は書込み出力であることを特徴とする
請求項１、２及び５の何れかに記載のデータ・プロセッ
サ又は請求項１２に記載の方法。
【請求項１７】該バッファ又はキャッシュがライトス
ルー・キャッシュであることを特徴とする前記請求項の
いずれかに記載のデータ・プロセッサ又はデータ通信方
法。
【請求項１８】該選択された同期事象の特定の一つを
プログラム式に選択可能であることを特徴とする前記請
求項のいずれかに記載のデータ・プロセッサ又はデータ
通信方法。