JPH0620107B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0620107B2 JPH0620107B2 JP21282585A JP21282585A JPH0620107B2 JP H0620107 B2 JPH0620107 B2 JP H0620107B2 JP 21282585 A JP21282585 A JP 21282585A JP 21282585 A JP21282585 A JP 21282585A JP H0620107 B2 JPH0620107 B2 JP H0620107B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセミカスタムＬＳＩに関し、特に、電源や入出
力等の周辺ブロックに関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a semi-custom LSI, and more particularly to a peripheral block such as a power supply and an input / output.
〔従来の技術〕 従来、スタンダードセル方式ＬＳＩやゲートアレイＬＳ
Ｉ等のセミカスタムＬＳＩにおいて、電源や入出力など
の周辺ブロックは、第４図の様にタテとヨコが同じ寸法
のものが四辺に規則正しく、あるいは第５図の様にまば
らに同一方向に並べられていた。[Prior Art] Conventionally, standard cell type LSI and gate array LS
In the semi-custom LSI such as I, peripheral blocks such as power supply and input / output have the same vertical and horizontal dimensions as shown in Fig. 4, or are regularly arranged on the four sides or sparsely arranged in the same direction as shown in Fig. 5. It was being done.
上述した従来のセミカスタムＬＳＩは、今後増々、多品
種化開発期間の短縮化、限られたチップ・サイズに対す
るより高集積化が要求されている。ところが、ＬＳＩを
試作・製造する側はこの様な多様な要求に対応するため
には、資材から製造ラインにわたって相当の工数と資本
が必要となる。特にＬＳＩの組立関係が多様な対応を要
求されている。例えば、第５図の様な疎ばらに配置され
た周辺ブロックのチップの場合、ウェーハから良品チッ
プをテスターで選ぶブローブカードも多種類用意しなけ
ればならないし、またパッケージも同様に多種類用意す
る必要がある。さらにそれらを在庫するための場所が膨
大となり、管理も大変となる。一方、第４図の様に周辺
ブロックを四辺を規則正しく並べておけば、ブローブカ
ード等を多種類用意する問題は多少軽減されるが、使用
しないブロックを配置しておくため無駄なスペースを必
要とし、より高集積・高密度化したいという場合に欠点
がある。The conventional semi-custom LSIs described above are required to have a variety of products in a shorter development period and to have higher integration for a limited chip size. However, in order to meet such a variety of requirements, the side that prototypes and manufactures the LSI requires a considerable number of man-hours and capital from the material to the manufacturing line. In particular, a variety of measures are required for the LSI assembly relationship. For example, in the case of sparsely arranged peripheral block chips as shown in FIG. 5, it is necessary to prepare many kinds of probe cards for selecting non-defective chips from the wafer with a tester, and also many kinds of packages. There is a need. Furthermore, the space for stocking them becomes huge, and management becomes difficult. On the other hand, if the peripheral blocks are regularly arranged on the four sides as shown in FIG. 4, the problem of preparing a large number of probe cards and the like can be alleviated a little, but a wasteful space is required to dispose unused blocks. There is a drawback when higher integration and higher density are desired.
本発明は上に述べたような、多品種化に伴い高積化と組
立上で起る問題点を解消するため、セミカスタムＬＳＩ
の電源や入出力等の周辺ブロックにおいて、その１つの
ブロックに複数のボンディング・パッドを持たせ、かつ
ボンディング・パッド間が一定間隔で配置されたブロッ
クと従来同様の１ブロック当り１ボンディング・パッド
のブロックが、ＬＳＩのチップ上に混在させることによ
り、組立における多品種化をより共通化し種類を減ら
し、さらにチップサイズ内のゲートやメモリ容量をより
増やすことを目的とした半導体装置である。The present invention solves the problems of increasing the product volume and assembling due to the increase in the variety of products as described above, and therefore, a semi-custom LSI
In the peripheral block such as power supply and input / output of each block, one block has a plurality of bonding pads, and the bonding pads are arranged at a constant interval. This is a semiconductor device for which blocks are mixed on a chip of an LSI so that a variety of products can be more commonly used in assembly, the number of types is reduced, and the number of gates and memory capacity in a chip size is further increased.
すなわち、本発明による半導体装置は、夫々が長方形の
複数の周辺ブロックが半導体チップの各辺に沿って互い
に隣接して設けられており、これら複数の周辺ブロック
は前記半導体チップの各辺に対し縦置きに配置されたも
のと横置きに配置されたものとを混在しており、かつ横
置きに配置された周辺ブロックは夫々一定間隔で配置さ
れた複数のボンディング・パッドを有し、一方縦置きに
配置された周辺ブロックは単数のボンディング・パッド
を有している。これによって、半導体チップの各辺に沿
ってボンディング・パッドの配置については第４図のも
のと同様になり、一方、横置き配置の周辺ブロックの存
在によりその分内部領域のスペースが増加し、その増加
したスペースを内部素子形成領域に割り当てることがで
きる。That is, in the semiconductor device according to the present invention, a plurality of peripheral blocks each having a rectangular shape are provided adjacent to each other along each side of the semiconductor chip, and the plurality of peripheral blocks are arranged vertically with respect to each side of the semiconductor chip. There is a mixture of the one placed horizontally and the one placed horizontally, and each peripheral block placed horizontally has a plurality of bonding pads arranged at regular intervals, while vertically placed The peripheral block, located at, has a single bonding pad. As a result, the arrangement of the bonding pads along each side of the semiconductor chip becomes the same as that shown in FIG. 4, while the presence of the peripherally arranged peripheral blocks increases the space of the internal area accordingly. The increased space can be allocated to the internal element formation region.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のチップ図である。本チップ
は２個のＲＡＭ（１，２）と２個のＲＯＭ（３，４）さ
らにランダム・ロジック部分(5)とチップ周辺におかれ
た周辺ブロック部分（６，7,8,９，１０，１１，１２）
から成り立っている。この周辺ブロックは、本発明の複
数のボンディング・パッドのある周辺ブロック部分
（７，１０）と従来と同様の１個のボンディング・パッ
ドの周辺ブロック部分（６，８，９，１１，１２）がチ
ップ各辺で混在して配置されたり、あるいは一辺が同一
の周辺ブロックで規制正しく置かれたりしている。FIG. 1 is a chip diagram of an embodiment of the present invention. This chip has two RAMs (1, 2), two ROMs (3, 4), a random logic part (5), and peripheral block parts (6, 7, 8, 9, 10) placed around the chip. , 11, 12)
It consists of In this peripheral block, the peripheral block portion (7, 10) having a plurality of bonding pads of the present invention and the peripheral block portion (6, 8, 9, 11, 12) of one bonding pad similar to the conventional one are provided. The chips are arranged in a mixed manner on each side, or one side is properly placed in the same peripheral block.
各周辺ブロックは第１図より明らかなとおり長方形とな
っており、複数のボンディング・パッドを有する各周辺
ブロックはチップの辺に対し横置きに配置され、一方単
数のボンディング・パッドを有する周辺ブロックはチッ
プの辺に対し縦置きに配置されている。As is apparent from FIG. 1, each peripheral block has a rectangular shape, and each peripheral block having a plurality of bonding pads is arranged horizontally with respect to the side of the chip, while the peripheral block having a single bonding pad is It is placed vertically with respect to the edge of the chip.
第２図は横置きに配置された周辺ブロックを示してい
る。この周辺ブロックに２個のボンディング・パッド
（１３，１４）があり、その間に電源や入出力等の回路
部分（15）がある。２小あるボンディング・パッドはど
ちらか一方を電源や入出力信号パッドとして使い、片方
は空パッドとして使ったり、両方のパッドを１つの信号
ラインとして使うことができる。本図ではボンディング
・パッドの数が２個の場合を示したが３個以上の場合も
同様な考え方で適応できる。第３図は縦置きに配置され
た周辺ブロックであり、従来と同様の１つの周辺ブロッ
クに１つのボンディング・パッド（１６）と第３図と同
機能の電源や入出力等の回路部分（１７）がある例であ
る。FIG. 2 shows the peripheral blocks arranged horizontally. There are two bonding pads (13, 14) in this peripheral block, and a circuit part (15) such as a power supply and an input / output is provided between them. One of the two smaller bonding pads can be used as a power supply or input / output signal pad, one can be used as an empty pad, or both pads can be used as one signal line. In this figure, the case where the number of bonding pads is two is shown, but the case where the number of bonding pads is three or more can be applied with the same idea. FIG. 3 shows vertically arranged peripheral blocks. One peripheral block, which is the same as the conventional one, has one bonding pad (16) and a circuit portion (17) having the same function as that of FIG. ) Is an example.
第４図は第１図と類似の構成になっており２個のＲＡＭ
（１８，１９）と２個のＲＯＭ（２０，２１）、それに
ランダム・ロジック部分（２２）と第３図の従来の周辺
ブロック（２３，２４，２５，２６）を規則正しくチッ
プ周辺に配列した例である。第４図と第１図の相違は、
第１図では横置きに配置された周辺ブロックを有し、か
つこの周辺ブロックが複数のボンディング・パッドを有
していることである。かかる横置き配置の周辺ブロック
の存在により、その分内部領域として割り当てられるス
ペースが増大している。この結果、第１図と第４図との
対比から明らかなとおり、第１図ではＲＡＭ部分(1)の
容量が増加しており、またランダムロジック部分(5)の
ゲート数が増加している。一方、ボンディング・パッド
の数とその位置は第１図と第４図では変っていないこと
を示している。FIG. 4 has a configuration similar to that of FIG. 1 and has two RAMs.
(18, 19), two ROMs (20, 21), a random logic part (22) and the conventional peripheral blocks (23, 24, 25, 26) of FIG. 3 are regularly arranged around the chip. Is. The difference between FIG. 4 and FIG.
In FIG. 1, it has a peripheral block arranged horizontally, and this peripheral block has a plurality of bonding pads. Due to the presence of such peripherally arranged peripheral blocks, the space allocated as the internal area is correspondingly increased. As a result, as is clear from the comparison between FIGS. 1 and 4, in FIG. 1, the capacity of the RAM portion (1) is increased and the number of gates of the random logic portion (5) is increased. . On the other hand, the number of bonding pads and their positions are the same in FIGS. 1 and 4.
第５図は第４図と類似の構成になっており、２個のＲＡ
Ｍ（２７，２８）と２個のＲＯＭ(29,30)、それにランダ
ム・ロジック部（31）とチップ周辺に疎ばらに配置され
たボンディング・パッドが１個の周辺ブロック部分（3
2，33，34，35）からなっている。FIG. 5 has a configuration similar to that of FIG. 4 and includes two RAs.
M (27, 28), two ROMs (29, 30), a random logic part (31), and a peripheral block part (3) with a sparsely arranged bonding pad around the chip.
2, 33, 34, 35).
第５図と第４図の相違は周辺ブロックを規則正しく配置
するか、疎ばらに配置するかの点であるが、第５図の様
に置ばらに配置すると、各セミカスタムＬＳＩ毎にプロ
ープカードや組立用のリードフレームを用意する必要が
あり、ＬＳＩ製造の後工程が煩雑になる。The difference between FIG. 5 and FIG. 4 lies in whether the peripheral blocks are arranged regularly or sparsely. However, when they are arranged separately as shown in FIG. 5, a probe card is provided for each semi-custom LSI. It is necessary to prepare a lead frame for assembling or assembling, which makes the post-process of LSI manufacturing complicated.
以上説明したように本発明は、複数のボンディング・パ
ッドを有し横置き配置の周辺ブロックと、従来と同様の
１つのボンディング・パッドを有し縦置き配置の周辺ブ
ロックをチップ周辺に混在して配置することにより次の
様な効果を得ることができる。As described above, according to the present invention, a peripheral block having a plurality of bonding pads arranged horizontally and a peripheral block having one bonding pad similar to the conventional one arranged vertically are mixed around the chip. By arranging them, the following effects can be obtained.
(1) ボンディング・パッドがチップ周辺に規則正しく
配列されるので、プローブ・カードの共通化とリードフ
レーム等の組立での共通化を測ることができるため、大
幅な工数削減と資材の多品種在庫が軽減され、より少量
の在庫で済むこと等により大幅なコスト・ダウンを行う
ことができる。(1) Since the bonding pads are regularly arranged around the chip, it is possible to measure the standardization of the probe card and the standardization of the lead frame, etc. The cost can be significantly reduced by reducing the number of items and reducing the inventory.
(2) 周辺チップのエリアを少なくすることができるた
め、より高集積化する場合、限られたスペースにゲート
部分を増やしたり、メモリ部分を増やしたりすることが
容易となる。(2) Since the area of the peripheral chip can be reduced, it is easy to increase the gate portion and the memory portion in a limited space in the case of higher integration.
(3) １つのＬＳＩに２〜３種類の周辺ブロックを使っ
てＬＳＩを構成できるためマスク・レイアウトするとき
のＣＡＤソフトウェアの配置・配線のアルゴリズムも簡
素化できる。(3) Since one LSI can be configured by using two or three types of peripheral blocks, the CAD software layout / wiring algorithm at the time of mask layout can be simplified.
第１図は本発明のセミカスタムＬＳＩのチップ図であ
る。 第２図は本発明の複数のボンディング・パッドを持った
周辺ブロックの一つの例である。第３図は従来からある
ボンディング・パッドが１つの周辺ブロックの例であ
る。第４図は第３図の周辺ブロックを使った従来からあ
るセミカスタムＬＳＩのチップ図の一つの例である。第
５図は第３図の周辺ブロックを使った従来からあるセミ
カスタムＬＳＩのチップ図の一つの例である。 １……ＲＡＭブロック部分、２……ＲＡＭブロック部
分、３……ＲＯＭブロック部分、４……ＲＯＭブロック
部分、５……ランダム・ロジック部分、６……周辺ブロ
ック部分、７……周辺ブロック部分、８……周辺ブロッ
ク部分、９……周辺ブロック部分、１０……周辺ブロッ
ク部分、１１……周辺ブロック部分、１２……周辺ブロ
ック部分、１３……ボンディング・パッド、１４……ボ
ンディング・パッド、１５……電源や入出力等回路部
分、１６……ボンディング・パッド、１７……電源や入
出力等回路部分、１８……ＲＡＭブロック部、１９……
ＲＡＭブロック部、２０……ＲＯＭブロック部、２１…
…ＲＯＭブロック部、２２……ランダム・ロジック部、
２３……周辺ブロック部、２４……周辺ブロック部、２
５……周辺ブロック部、２６……周辺ブロック部、２７
……ＲＡＭブロック部、２８……ＲＡＭブロック部、２
９……ＲＯＭブロック部、３０……ＲＯＭブロック部、
３１……ランダム・ロジック部、３２……周辺ブロック
部、３３……周辺ブロック部、３４……周辺ブロック
部、３５……周辺ブロック部。FIG. 1 is a chip diagram of a semi-custom LSI of the present invention. FIG. 2 is an example of a peripheral block having a plurality of bonding pads according to the present invention. FIG. 3 is an example of a peripheral block having one conventional bonding pad. FIG. 4 is an example of a chip diagram of a conventional semi-custom LSI using the peripheral blocks of FIG. FIG. 5 is an example of a chip diagram of a conventional semi-custom LSI using the peripheral blocks of FIG. 1 ... RAM block part, 2 ... RAM block part, 3 ... ROM block part, 4 ... ROM block part, 5 ... random logic part, 6 ... peripheral block part, 7 ... peripheral block part, 8 ... Peripheral block part, 9 ... Peripheral block part, 10 ... Peripheral block part, 11 ... Peripheral block part, 12 ... Peripheral block part, 13 ... Bonding pad, 14 ... Bonding pad, 15 ...... Power supply and input / output circuit section, 16 ...... Bonding pad, 17 ...... Power supply and input output circuit, 18 ...... RAM block section, 19 ......
RAM block, 20 ... ROM block, 21 ...
... ROM block part, 22 ... Random logic part,
23 ... peripheral block part, 24 ... peripheral block part, 2
5 ... Peripheral block part, 26 ... Peripheral block part, 27
...... RAM block part, 28 ...... RAM block part, 2
9 ... ROM block part, 30 ... ROM block part,
31 ... Random logic part, 32 ... Peripheral block part, 33 ... Peripheral block part, 34 ... Peripheral block part, 35 ... Peripheral block part.
Claims (1)
体チップの各辺に沿って互いに隣接して設けられた半導
体装置において、前記複数の周辺ブロックは前記半導体
チップの各辺に対し縦置きに配置されたものと横置きに
配置されたものとを混在しており、かつ横置きに配置さ
れた周辺ブロックは夫々一定間隔で配置された複数のボ
ンディング・パッドを有し、縦置きに配置された周辺ブ
ロックは単数のボンディング・パッドを有していること
を特徴とする半導体装置。1. A semiconductor device in which a plurality of peripheral blocks each having a rectangular shape are provided adjacent to each other along each side of a semiconductor chip, wherein the plurality of peripheral blocks are vertically arranged with respect to each side of the semiconductor chip. The peripheral blocks, which are arranged in a horizontal layout and mixed in a horizontal layout, have a plurality of bonding pads arranged at regular intervals. A semiconductor device characterized in that the peripheral block has a single bonding pad.
Priority Applications (1)
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|---|---|---|---|
| JP21282585A JPH0620107B2 (en) | 1985-09-25 | 1985-09-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21282585A JPH0620107B2 (en) | 1985-09-25 | 1985-09-25 | Semiconductor device |
Publications (2)
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|---|---|
| JPS6272156A JPS6272156A (en) | 1987-04-02 |
| JPH0620107B2 true JPH0620107B2 (en) | 1994-03-16 |
Family
ID=16628979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21282585A Expired - Lifetime JPH0620107B2 (en) | 1985-09-25 | 1985-09-25 | Semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0620107B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191224A (en) * | 1987-04-22 | 1993-03-02 | Hitachi, Ltd. | Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein |
| KR960012649B1 (en) * | 1987-04-22 | 1996-09-23 | Hitachi Ltd | Wafer scale or full wafer memory system, package, method thereof and wafer processing method employed therein |
| US5162893A (en) * | 1988-05-23 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device with an enlarged internal logic circuit area |
-
1985
- 1985-09-25 JP JP21282585A patent/JPH0620107B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272156A (en) | 1987-04-02 |
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