JPH06196694A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH06196694A
JPH06196694A JP34368392A JP34368392A JPH06196694A JP H06196694 A JPH06196694 A JP H06196694A JP 34368392 A JP34368392 A JP 34368392A JP 34368392 A JP34368392 A JP 34368392A JP H06196694 A JPH06196694 A JP H06196694A
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film
polycrystalline silicon
silicon
refractory metal
oxide film
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Hiroshi Kotaki
浩 小瀧
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Sharp Corp
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Abstract

PURPOSE:To completely remove a damage layer on a channel region by depositing a polycrystalline silicon film on the surface of a semiconductor substrate, etching the polycrystalline silicon film in the channel region section of a transistor and conducting sacrificing oxidation twice. CONSTITUTION:A nitride film and an oxide film are etched while using a photo- resist as a mask by a photolithographic process and an etching process, the trench of a word line patter is formed, and a polycrystalline silicon film 102 is etched while employing the nitride film as a mask. The polycrystalline silicon film as etching remainder on the surface of a semiconductor substrate and the surface of the semiconductor substrate on a channel region and the sidewall sections of the polycrystalline silicon film 102 are oxidized through an oxidation process, thus shaping an oxide film 107. Even when damage is left in the semiconductor substrate in the channel region by etching the polycrystalline silicon film 102, the damaged section can be removed through the oxidation process.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にMOS FETの製造方法に関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method, and more particularly to a MOS FET manufacturing method.

【0002】[0002]

【従来の技術】従来のシリサイドトランジスタに関する
製造方法は、図8(a)〜(d)に示すような製造方法
がある。 図8(a)に示すように、所定の領域にフィ
ールド酸化膜202を形成した半導体基板201上に多
結晶シリコン膜203を堆積する行程と、図8(b)に
示すように、上記多結晶シリコン膜203上に酸化膜2
04を形成した後、トランジスタのチャンネル領域とな
る領域の上記酸化膜204及び多結晶シリコン膜203
をRIEにより、シリコン基板が露出するまでエッチン
グする行程と、図8(c)に示すように、ゲート酸化膜
205、ゲート電極206を形成し、半導体基板と逆導
電型の高濃度の不純物イオンをイオン注入法によりドー
ピングする行程と、図8(d)に示すように、Ti金属
をスパッタし、急速加熱処理(RTA)により自己整合
的に上記ソース、ドレイン領域208及びゲート電極2
06表面をシリサイド化し、チタンシリサイド層207
を形成した後、未反応のTiを選択的に除去する行程を
備えている。(例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988))
2. Description of the Related Art As a conventional manufacturing method for a silicide transistor, there is a manufacturing method as shown in FIGS. As shown in FIG. 8A, a step of depositing a polycrystalline silicon film 203 on a semiconductor substrate 201 in which a field oxide film 202 is formed in a predetermined region, and as shown in FIG. Oxide film 2 on silicon film 203
After forming 04, the oxide film 204 and the polycrystalline silicon film 203 in the region to be the channel region of the transistor are formed.
RIE is performed until the silicon substrate is exposed, and as shown in FIG. 8C, a gate oxide film 205 and a gate electrode 206 are formed, and high-concentration impurity ions of the conductivity type opposite to that of the semiconductor substrate are formed. As shown in FIG. 8D, the step of doping by the ion implantation method is performed, and Ti metal is sputtered, and the source / drain regions 208 and the gate electrode 2 are self-aligned by rapid thermal processing (RTA).
06 surface is silicidized to form titanium silicide layer 207
After the formation of Ti, an unreacted Ti is selectively removed. (For example, M. Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988))

【0003】[0003]

【発明が解決しようとする課題】従来のMOS FET
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、RIEに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、RIEにより、シリコン基板がダメージを受
けると共に、図8(d)A部、B部が、急峻な鋭角形状
となるため、電解集中が起こりトランジスタ特性を劣化
させるという問題点がある。また、ゲート電極がT型形
状と成るため、ソース、ドレイン領域形成のための不純
物イオン注入時にゲート電極がマスクとなりオフセット
が発生する。さらに、シリサイド化反応を行う前に(T
i金属を堆積する前に)不純物拡散層を形成しているた
め、不純物の影響、及び多結晶シリコンのグレインの影
響によりシリサイド化反応の制御が困難となり、TiS
i2 C54結晶が安定的に形成できず抵抗が高くなる
という問題点が有る。
[Problems to be Solved by the Invention] Conventional MOS FET
In the manufacturing method, the step of etching the oxide film and the polycrystalline silicon film in the channel region of the transistor by RIE until the silicon substrate is exposed, the RIE damages the silicon substrate, and 8A. Since the portions A and B in FIG. 8D have a steep acute angle shape, there is a problem that electrolytic concentration occurs and the transistor characteristics are deteriorated. Further, since the gate electrode has a T-shape, the gate electrode serves as a mask when the impurity ions are implanted to form the source and drain regions, and an offset occurs. Furthermore, before carrying out the silicidation reaction (T
Since the impurity diffusion layer is formed (before depositing the i metal), it becomes difficult to control the silicidation reaction due to the influence of impurities and the grain of polycrystalline silicon, and TiS becomes difficult to control.
There is a problem that the i2 C54 crystal cannot be stably formed and the resistance becomes high.

【0004】[0004]

【課題を解決するための手段】上記課題を解決するため
に半導体装置のトランジスタに於て、トランジスタのチ
ャンネル領域より上部からソース、ドレイン領域は存在
し、該ソース、ドレイン領域は、一部多結晶シリコン膜
より成り、ゲート電極側壁と上記多結晶シリコン膜を分
離する絶縁膜はゲート酸化膜よりも十分に厚く形成され
ており、上記ゲート電極は、上記多結晶シリコン膜上部
までオーバーラップしていない構造を特徴とする。
In order to solve the above problems, in a transistor of a semiconductor device, a source and a drain region exist from above the channel region of the transistor, and the source and the drain region are partially polycrystalline. The insulating film, which is made of a silicon film and separates the side wall of the gate electrode from the polycrystalline silicon film, is formed sufficiently thicker than the gate oxide film, and the gate electrode does not overlap to the upper portion of the polycrystalline silicon film. Characterized by structure.

【0005】もしくは、半導体装置のトランジスタに於
て、トランジスタのチャンネル領域より上部からソー
ス、ドレイン領域は存在し、該ソース、ドレイン領域
は、一部多結晶シリコン膜と高融点金属シリサイド膜よ
り成り、ゲート電極側壁と上記多結晶シリコン膜及び高
融点金属シリサイド膜を分離する絶縁膜はゲート酸化膜
よりも十分に厚く形成されており、上記ゲート電極は、
上記多結晶シリコン膜及び高融点金属シリサイド膜上部
まで、オーバーラップしていない構造を特徴とする。
Alternatively, in a transistor of a semiconductor device, a source region and a drain region exist from above the channel region of the transistor, and the source region and the drain region are made of a polycrystalline silicon film and a refractory metal silicide film. The insulating film separating the gate electrode sidewall from the polycrystalline silicon film and the refractory metal silicide film is formed sufficiently thicker than the gate oxide film, and the gate electrode is
The structure is characterized in that the upper portions of the polycrystalline silicon film and the refractory metal silicide film do not overlap.

【0006】また、上記構造のトランジスタの製造方法
として、半導体基板上に、多結晶シリコン膜を堆積する
工程と、フィールド領域の上記多結晶シリコン膜を酸化
しフィールド酸化膜を形成する工程と、その上に第1の
シリコン酸化膜を堆積する工程と、その上に第1のシリ
コン窒化膜を堆積する工程と、ワード線と成る領域の該
第1のシリコン窒化膜及び第1のシリコン酸化膜をエッ
チング除去しワード線パターンの溝を形成する工程と、
上記シリコン窒化膜をマスクとして、活性領域上の多結
晶シリコン膜をエッチングする工程と、酸化工程によ
り、チャンネル領域のシリコン基板表面及び、上記多結
晶シリコン膜側壁に第2のシリコン酸化膜を形成する工
程と、第2のシリコン窒化膜を堆積する工程と、該第2
のシリコン窒化膜を上記第2のシリコン酸化膜が露出す
るまでエッチバックする工程と、トランジスタのチャン
ネル部の上記第2のシリコン酸化膜をエッチング除去す
る工程と、上記チャンネル領域に酸化工程により第3の
酸化膜を形成する工程と、上記第2のシリコン窒化膜を
エッチング除去する工程と、トランジスタのしきい値電
圧を調節するための不純物イオンをイオン注入法により
上記第3のシリコン酸化膜を透して上記チャンネル部に
注入する工程と、上記第3の酸化膜をエッチング除去す
る工程と、上記チャンネル領域にゲート酸化膜を形成す
る工程と、上記ワード線パターンの溝に第1の導電性膜
を埋め込みゲート電極を形成する工程と、上記第1のシ
リコン窒化膜をエッチング除去する工程と、半導体基板
と逆導電型の不純物を上記多結晶シリコン膜中にイオン
注入法により注入し、熱処理により上記半導体基板と逆
導電型の不純物を活性化し、上記半導体基板まで達する
ソース、ドレイン領域を形成する工程を備えている。
As a method of manufacturing the transistor having the above structure, a step of depositing a polycrystalline silicon film on a semiconductor substrate, a step of oxidizing the polycrystalline silicon film in the field region to form a field oxide film, and A step of depositing a first silicon oxide film thereon, a step of depositing a first silicon nitride film thereon, and a step of depositing the first silicon nitride film and the first silicon oxide film in a region to be a word line. Etching away to form a groove in the word line pattern,
A second silicon oxide film is formed on the surface of the silicon substrate in the channel region and on the side wall of the polycrystalline silicon film by a step of etching the polycrystalline silicon film on the active region using the silicon nitride film as a mask and an oxidizing step. A step of depositing a second silicon nitride film, and
Etching back the second silicon oxide film of the silicon nitride film until the second silicon oxide film is exposed, etching away the second silicon oxide film of the channel portion of the transistor, and oxidizing the channel region to a third region. Forming an oxide film, removing the second silicon nitride film by etching, and implanting impurity ions for adjusting the threshold voltage of the transistor through the third silicon oxide film by ion implantation. And then injecting into the channel portion, removing the third oxide film by etching, forming a gate oxide film in the channel region, and forming a first conductive film in the groove of the word line pattern. A step of forming a buried gate electrode, a step of etching away the first silicon nitride film, and an impurity of a conductivity type opposite to that of the semiconductor substrate. It was implanted by ion implantation in said polycrystalline silicon film, the semiconductor substrate and the opposite conductivity type impurity is activated by heat treatment, a source reaching the semiconductor substrate, forming a drain region.

【0007】もしくは、上記構造のトランジスタの製造
方法として、半導体基板上に、多結晶シリコン膜を堆積
する工程と、フィールド領域の上記多結晶シリコン膜を
酸化しフィールド酸化膜を形成する工程と、その上に第
1のシリコン酸化膜を堆積する工程と、その上に第1の
シリコン窒化膜を堆積する工程と、ワード線と成る領域
の該第1のシリコン窒化膜及び第1のシリコン酸化膜を
エッチング除去し、ワード線パターンの溝を形成する工
程と、上記シリコン窒化膜をマスクとして、活性領域上
の多結晶シリコン膜をエッチングする工程と、酸化工程
により、チャンネル領域のシリコン基板表面及び、上記
多結晶シリコン膜側壁に第2のシリコン酸化膜を形成す
る工程と、第2のシリコン窒化膜を堆積する工程と、該
第2のシリコン窒化膜を上記第2のシリコン酸化膜が露
出するまでエッチバックする工程と、トランジスタのチ
ャンネル部の上記第2のシリコン酸化膜をエッチング除
去する工程と、上記チャンネル領域に酸化工程により第
3の酸化膜を形成する工程と、上記第2のシリコン窒化
膜をエッチング除去する工程と、トランジスタのしきい
値電圧を調節するための不純物イオンをイオン注入法に
より上記第3のシリコン酸化膜を透して上記チャンネル
部に注入する工程と、上記第3の酸化膜をエッチング除
去する工程と、上記チャンネル領域にゲート酸化膜を形
成する工程と、上記ワード線パターンの溝に第2の多結
晶シリコン膜を埋め込む工程と、上記第1のシリコン窒
化膜をエッチング除去する工程と、上記第2の多結晶シ
リコン膜をマスクとして上記第1のシリコン酸化膜をエ
ッチングする工程と、上記第1、2の多結晶シリコン膜
表面に自己整合的に高融点金属シリサイド層が形成され
た半導体基板まで達するソース、ドレイン領域、及び、
ゲート電極を形成する工程を備えている。
Alternatively, as a method of manufacturing the transistor having the above structure, a step of depositing a polycrystalline silicon film on a semiconductor substrate, a step of oxidizing the polycrystalline silicon film in the field region to form a field oxide film, A step of depositing a first silicon oxide film thereon, a step of depositing a first silicon nitride film thereon, and a step of depositing the first silicon nitride film and the first silicon oxide film in a region to be a word line. Etching away to form a groove of the word line pattern; etching the polycrystalline silicon film on the active region using the silicon nitride film as a mask; and oxidizing the silicon substrate surface in the channel region, and A step of forming a second silicon oxide film on the side wall of the polycrystalline silicon film, a step of depositing a second silicon nitride film, and a step of depositing the second silicon nitride film. A step of etching back the film until the second silicon oxide film is exposed, a step of etching away the second silicon oxide film of the channel portion of the transistor, and a step of oxidizing the channel region to a third oxide film. And a step of etching away the second silicon nitride film, and impurity ions for adjusting the threshold voltage of the transistor are ion-implanted through the third silicon oxide film to pass through the third silicon oxide film. Injecting into the channel portion, etching away the third oxide film, forming a gate oxide film in the channel region, and filling the groove of the word line pattern with a second polycrystalline silicon film. A step of removing the first silicon nitride film by etching, and a step of etching the first polysilicon film using the second polycrystalline silicon film as a mask. Recon the step of the oxide film is etched, the first and second polycrystalline silicon film surface reaches a semiconductor substrate self-aligned manner refractory metal silicide layer is formed a source of drain regions and,
The method includes a step of forming a gate electrode.

【0008】また、上記半導体装置の高融点金属シリサ
イド層の形成方法として、上記第1及び第2の多結晶シ
リコン膜上部に、高融点金属膜を堆積する工程と、第1
の急速加熱処理により上記高融点金属膜を上記多結晶シ
リコン膜と反応させ高融点金属シリサイド膜を形成する
工程と、未反応の上記高融点金属膜をエッチング除去す
る工程と、イオン注入法により半導体基板と逆導電型の
不純物を上記高融点金属シリサイド膜中に注入する工程
と、第2の急速加熱処理により上記高融点金属シリサイ
ド膜を安定な結晶構造に変化させる工程と、その上に層
間絶縁膜を堆積した後、熱処理を行ない上記半導体基板
と逆導電型の不純物を活性化させると供に、ソース、ド
レイン領域に於て、半導体基板まで不純物を拡散させる
工程を備えている。
As a method of forming a refractory metal silicide layer of the semiconductor device, a step of depositing a refractory metal film on the first and second polycrystalline silicon films, and a first step
A step of reacting the refractory metal film with the polycrystalline silicon film to form a refractory metal silicide film by rapid heat treatment, a step of etching away the unreacted refractory metal film, and a semiconductor by an ion implantation method. A step of injecting an impurity of a conductivity type opposite to that of the substrate into the refractory metal silicide film, a step of changing the refractory metal silicide film into a stable crystal structure by a second rapid heat treatment, and an interlayer insulation on the step. After the film is deposited, heat treatment is performed to activate the impurity of the conductivity type opposite to that of the semiconductor substrate, and the impurity is diffused to the semiconductor substrate in the source and drain regions.

【0009】もしくは、上記高融点金属シリサイド層の
形成方法として、高融点金属をイオン注入法により上記
第1及び第2の多結晶シリコン膜表面に注入し、該多結
晶シリコン膜表面を非晶質化する工程と、該多結晶シリ
コン膜上部に、上記高融点金属から成る高融点金属膜を
堆積する工程と、第1の急速加熱処理により多結晶シリ
コン膜中の上記高融点金属及び、上記高融点金属膜を上
記多結晶シリコン膜中のシリコン原子と反応させ高融点
金属シリサイド膜を形成する工程と、シリコン原子と未
反応の上記高融点金属膜をエッチング除去する工程と、
イオン注入法により半導体基板と逆導電型の不純物を注
入する工程と、第2の急速加熱処理により上記高融点金
属シリサイド膜を安定な結晶構造に変化させる工程と、
その上に層間絶縁膜を堆積した後、熱処理を行ない上記
半導体基板と逆導電型の不純物を活性化させると供に、
ソース、ドレイン領域に於て、半導体基板まで不純物を
拡散させる工程を備えている。
Alternatively, as a method for forming the refractory metal silicide layer, a refractory metal is implanted into the surfaces of the first and second polycrystalline silicon films by an ion implantation method, and the surfaces of the polycrystalline silicon films are made amorphous. And a step of depositing a refractory metal film made of the refractory metal on the polycrystalline silicon film, and the refractory metal and the refractory metal in the polycrystalline silicon film by the first rapid heat treatment. A step of reacting the melting point metal film with silicon atoms in the polycrystalline silicon film to form a refractory metal silicide film; a step of etching away the silicon atoms and the unreacted refractory metal film;
A step of implanting an impurity of a conductivity type opposite to that of the semiconductor substrate by an ion implantation method, and a step of changing the refractory metal silicide film into a stable crystal structure by a second rapid heat treatment,
After depositing an interlayer insulating film on it, heat treatment is performed to activate impurities of the opposite conductivity type to the semiconductor substrate, and
In the source and drain regions, a step of diffusing impurities to the semiconductor substrate is provided.

【0010】また、上記高融点金属は、Ti、Co、N
i、Zr、V、Hfである事を特徴とする。
The refractory metals are Ti, Co, N
i, Zr, V, and Hf.

【0011】或は、上記半導体装置の製造方法に於て、
上記第1及び第2の多結晶シリコン膜の替りに第1及び
第2の非晶質シリコン膜を用いることを特徴とする。
Alternatively, in the above method of manufacturing a semiconductor device,
It is characterized in that first and second amorphous silicon films are used instead of the first and second polycrystalline silicon films.

【0012】[0012]

【実施例】以下、本発明の半導体装置の製造方法を実施
例により詳細に説明する。
EXAMPLES The method for manufacturing a semiconductor device of the present invention will be described in detail below with reference to examples.

【0013】図1(a)〜(c)及び図2(d)〜
(e)及び図3(f)〜(g)及び図4(h)〜(i)
及び図5(j)〜(k)及び図6(l)〜(m)及び図
7(n)〜(o)は本発明の第1の実施例のトランジス
タ形成方法の工程順断面図である。
1 (a)-(c) and 2 (d)-
(E) and FIGS. 3 (f) to (g) and FIGS. 4 (h) to (i).
5 (j) to 5 (k), 6 (l) to 6 (m), and 7 (n) to 7 (o) are sectional views in order of steps of the transistor forming method according to the first embodiment of the present invention. .

【0014】まず図1(a)に示すように、半導体基板
(本実施例ではP型半導体基板)101上に膜厚100
nm程度の多結晶シリコン膜102を堆積する。
First, as shown in FIG. 1A, a film thickness 100 is formed on a semiconductor substrate (P-type semiconductor substrate in this embodiment) 101.
A polycrystalline silicon film 102 having a thickness of about nm is deposited.

【0015】次に、図1(b)に示すように、上記多結
晶シリコン膜102を周知の方法で選択的に酸化しフィ
ールド酸化膜103を形成した後、約40nm程度の酸
化膜104を堆積する。
Next, as shown in FIG. 1B, the polycrystalline silicon film 102 is selectively oxidized by a known method to form a field oxide film 103, and then an oxide film 104 of about 40 nm is deposited. To do.

【0016】次に、図1(c)に示すように、約500
nm程度の窒化膜105を堆積する。
Next, as shown in FIG. 1 (c), about 500
A nitride film 105 having a thickness of about nm is deposited.

【0017】次に、図2(d)に示すように、フォトリ
ソグラフィー工程及びエッチング工程により、フォトレ
ジストをマスクとして上記窒化膜105及び酸化膜10
4をエッチングし、ワード線パターンの溝を形成した
後、該窒化膜105をマスクとして、上記多結晶シリコ
ン膜102をエッチングする。ここで、多結晶シリコン
膜102のエッチングは、なるべく半導体基板にダメー
ジを与えないように10nm程度残すようなエッチング
条件が良い。
Next, as shown in FIG. 2D, the nitride film 105 and the oxide film 10 are formed by a photolithography process and an etching process using the photoresist as a mask.
After etching 4 to form a groove of the word line pattern, the polycrystalline silicon film 102 is etched using the nitride film 105 as a mask. Here, for the etching of the polycrystalline silicon film 102, it is preferable that the etching condition is such that about 10 nm is left so as not to damage the semiconductor substrate as much as possible.

【0018】次に、図2(e)に示すように、酸化工程
により、半導体基板表面上のエッチング残りの多結晶シ
リコン膜及びチャンネル領域上の半導体基板表面及び多
結晶シリコン膜102側壁部を酸化し、約50nm程度
の酸化膜107を形成する。この酸化工程により、仮に
上記多結晶シリコン膜102のエッチングによりチャン
ネル領域の半導体基板にダメージが残っても除去するこ
とができる 次に、図3(f)に示すように、約7nm
程度の窒化膜108を堆積する。 次に、図3(g)に
示すように、エッチバック工程により、窒化膜108、
酸化膜107を順次エッチングする。ここでエッチバッ
クは、半導体基板がダメージを受けない様にチャンネル
領域上の酸化膜107を10nm程度残す様なエッチン
グ条件がよい。
Next, as shown in FIG. 2 (e), the polycrystalline silicon film remaining after etching on the semiconductor substrate surface and the semiconductor substrate surface on the channel region and the sidewall portion of the polycrystalline silicon film 102 are oxidized by an oxidation process. Then, an oxide film 107 having a thickness of about 50 nm is formed. By this oxidation step, even if the semiconductor substrate in the channel region remains damaged by the etching of the polycrystalline silicon film 102, it can be removed. Next, as shown in FIG.
The nitride film 108 is deposited to a certain degree. Next, as shown in FIG. 3G, the nitride film 108,
The oxide film 107 is sequentially etched. Here, the etch back is preferably performed under such etching conditions that the oxide film 107 on the channel region is left by about 10 nm so that the semiconductor substrate is not damaged.

【0019】次に、図4(h)に示すように、フッ酸系
溶液により、上記チャンネル領域上の酸化膜残りをエッ
チング除去する。
Next, as shown in FIG. 4H, the oxide film remaining on the channel region is removed by etching with a hydrofluoric acid solution.

【0020】次に、図4(i)に示すように、酸化雰囲
気中で約10nm程度酸化し、酸化膜109を形成した
後、トランジスタのしきい値電圧調整のための不純物を
注入する。
Next, as shown in FIG. 4I, after about 10 nm is oxidized in an oxidizing atmosphere to form an oxide film 109, an impurity for adjusting the threshold voltage of the transistor is implanted.

【0021】次に、図5(j)に示すように、溝106
側壁の窒化膜108を燐酸系のウェットエッチングによ
りエッチング除去した後(この工程により、窒化膜10
5は若干エッチングされ、溝106は、若干広がる)、
酸化膜109をフッ酸系溶液によりエッチング除去す
る。この時に、多結晶シリコン102側壁の酸化膜10
7も若干エッチングされ、30nm程度の膜厚と成る。
Next, as shown in FIG. 5 (j), the groove 106
After the nitride film 108 on the side wall is removed by etching using phosphoric acid-based wet etching (this step allows the nitride film 10 to be removed).
5 is slightly etched, and the groove 106 is slightly widened),
The oxide film 109 is removed by etching with a hydrofluoric acid solution. At this time, the oxide film 10 on the sidewall of the polycrystalline silicon 102 is formed.
7 is also slightly etched to have a film thickness of about 30 nm.

【0022】次に、図5(k)に示すように、多結晶シ
リコン膜111を周知の方法で溝106に埋め込む。
Next, as shown in FIG. 5K, the polycrystalline silicon film 111 is buried in the groove 106 by a known method.

【0023】次に、図6(l)に示すように、窒化膜1
05を燐酸系のウェットエッチングによりエッチング除
去した後、酸化膜104を多結晶シリコン膜111をマ
スクとして多結晶シリコン膜102表面が露出するまで
RIEによりエッチングする。
Next, as shown in FIG. 6 (l), the nitride film 1
After removing 05 by phosphoric acid-based wet etching, the oxide film 104 is etched by RIE using the polycrystalline silicon film 111 as a mask until the surface of the polycrystalline silicon film 102 is exposed.

【0024】次に、図6(m)に示すように、高融点金
属膜(本実施例では、50nm程度のチタン膜)を堆積
する。
Next, as shown in FIG. 6 (m), a refractory metal film (a titanium film of about 50 nm in this embodiment) is deposited.

【0025】次に、図7(n)に示すように、第1のR
TA処理を、例えば窒素雰囲気中で、625℃、20秒
程度行ない準安定なチタンシリサイド層113を形成
し、未反応のチタン金属を硫酸と過酸化水素水の混合液
でエッチング除去し、次に、基板と逆導電型の不純物イ
オン(本実施例では、砒素イオン)をドーズ量の95%
以上が、上記チタンシリサイド膜113中に注入される
ようなエネルギーで、例えば、本実施例では、35Ke
v程度の注入エネルギーで、5E15/cm2程度のド
ーズ量を上記チタンシリサイド膜113中に注入した
後、第2のRTA処理を例えば、窒素雰囲気中で、90
0℃、20秒程度行ない上記チタンシリサイド膜113
を安定な、TiSi2 C54結晶構造に変化させる。
次に、図7(o)に示すように、層間絶縁膜114を
堆積した後900℃、15分程度の熱処理により、半導
体基板101まで達するソース、ドレイン領域115を
形成すると供に、ゲート電極中のAsイオンを十分活性
化する。
Next, as shown in FIG. 7 (n), the first R
TA treatment is performed, for example, in a nitrogen atmosphere at 625 ° C. for about 20 seconds to form a metastable titanium silicide layer 113, and unreacted titanium metal is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide solution. 95% of the dose amount of impurity ions (arsenic ions in this embodiment) of the conductivity type opposite to that of the substrate
The above is the energy that is injected into the titanium silicide film 113. For example, in the present embodiment, the energy is 35 Ke.
After implanting a dose of about 5E15 / cm 2 into the titanium silicide film 113 with an implantation energy of about v, a second RTA treatment is performed, for example, in a nitrogen atmosphere at 90 ° C.
The titanium silicide film 113 is formed at 0 ° C. for about 20 seconds.
To a stable, TiSi2C54 crystal structure.
Next, as shown in FIG. 7 (o), after depositing the interlayer insulating film 114, a source / drain region 115 reaching the semiconductor substrate 101 is formed by heat treatment at 900 ° C. for about 15 minutes. Sufficiently activates the As ions of.

【0026】後は、周知の工程を経て、所望の半導体装
置を得る。
After that, a desired semiconductor device is obtained through known steps.

【0027】本実施例で形成されたトランジスタは、チ
ャンネル領域上の多結晶シリコン膜をエッチングした後
犠牲酸化を2回行なっているため半導体基板表面のエッ
チングによりダメージを受けた層を除去するする事がで
きる。また、シリサイド層を形成した後でn+拡散層領
域を形成しているため、n+拡散層領域上のシリサイド
化におけるAsイオンの影響が無くなり、非常に低層抵
抗のシリサイド層を形成することが可能となった。更に
半導体基板へのチタン金属の拡散を極力抑えることが可
能となり、かつ、n+拡散層領域形成のためのAsイオ
ン注入のRpをチタンシリサイド層中に抑えているた
め、半導体基板はイオン注入によるダメージを受けない
事により、ソース、ドレイン領域から半導体基板へのリ
ーク電流を減少させることが可能となった。更に、チャ
ンネル部より上部に形成されたシリサイド層より不純物
を拡散するため、非常に浅いジャンクションを形成する
ことが可能となり、トランジスタの短チャンネル効果を
抑制することが可能となった。また、従来例のようにゲ
ート電極はT字型にならない為、ソース、ドレイン領域
形成のための不純物イオン注入時に図8(d)の様なゲ
ート電極によるオフセットが発生しない。
In the transistor formed in this embodiment, the polycrystalline silicon film on the channel region is etched and then sacrificial oxidation is performed twice. Therefore, the layer damaged by the etching on the surface of the semiconductor substrate must be removed. You can Further, since the n + diffusion layer region is formed after forming the silicide layer, the influence of As ions on silicidation on the n + diffusion layer region is eliminated, and it is possible to form a silicide layer having a very low resistance. became. Further, it is possible to suppress the diffusion of titanium metal into the semiconductor substrate as much as possible, and since the Rp of As ion implantation for forming the n + diffusion layer region is suppressed in the titanium silicide layer, the semiconductor substrate is damaged by the ion implantation. By not receiving this, it has become possible to reduce the leak current from the source / drain regions to the semiconductor substrate. Further, since the impurities are diffused from the silicide layer formed above the channel portion, it is possible to form a very shallow junction and suppress the short channel effect of the transistor. Further, unlike the conventional example, the gate electrode does not have a T-shape, so that an offset due to the gate electrode as shown in FIG.

【0028】(実施例2)本発明の半導体装置の形成方
法は、第1の実施例に限るものではない。
(Embodiment 2) The method for forming a semiconductor device of the present invention is not limited to the first embodiment.

【0029】図6(l)に示すように、窒化膜105を
燐酸系のウェットエッチングによりエッチング除去した
後、酸化膜104を多結晶シリコン膜111をマスクと
して多結晶シリコン膜102表面が露出するまでRIE
によりエッチングする迄の工程を第1の実施例と同様に
経た後、基板と逆導電型の不純物イオン(例えば、砒素
イオン)を35Kev程度の注入エネルギーで、5E1
5/cm2程度のドーズ量を上記多結晶シリコン膜10
2、111中に注入し、層間絶縁膜を堆積した後、90
0℃、15分程度の熱処理により、半導体基板101ま
で達するソース、ドレイン領域115を形成すると供
に、ゲート電極111中のAsイオンを十分活性化す
る。後は、周知の工程を経て、所望の半導体装置を得
る。
As shown in FIG. 6L, after removing the nitride film 105 by phosphoric acid wet etching, the oxide film 104 is exposed by using the polycrystalline silicon film 111 as a mask until the surface of the polycrystalline silicon film 102 is exposed. RIE
After the steps up to etching are carried out in the same manner as in the first embodiment, 5E1 impurity ions (for example, arsenic ions) of the opposite conductivity type to the substrate are implanted with an implantation energy of about 35 Kev.
The polycrystalline silicon film 10 has a dose of about 5 / cm2.
90, after implanting in 2 and 111 and depositing an interlayer insulating film.
The source / drain regions 115 reaching the semiconductor substrate 101 are formed by heat treatment at 0 ° C. for about 15 minutes, and the As ions in the gate electrode 111 are sufficiently activated. After that, a desired semiconductor device is obtained through known steps.

【0030】(実施例3)本発明のシリサイド層の形成
方法は、第1の実施例に限るものではない。多結晶シリ
コン膜のシリサイド化として、多結晶シリコン膜10
2、111中に高融点金属イオン、例えばTiイオンを
イオン注入法により注入し、多結晶シリコン膜102、
111表面を非晶質化する。次に上記高融点金属と同じ
金属から成る高融点金属膜、例えば本実施例ではTi膜
を堆積する。次に第1のRTA処理を、例えば窒素雰囲
気中で、625℃、20秒程度行ない上記多結晶シリコ
ン膜204、211中のTi及び上記Ti膜と多結晶シ
リコン膜中のシリコンを反応させ、準安定なチタンシリ
サイド層113、を形成し、未反応のチタン金属を硫酸
と過酸化水素水の混合液でエッチング除去する。後は、
第1の実施例と同様の工程を経て所望のトランジスタ素
子を形成する。
(Embodiment 3) The method of forming a silicide layer according to the present invention is not limited to the first embodiment. As the silicidation of the polycrystalline silicon film, the polycrystalline silicon film 10
Refractory metal ions, such as Ti ions, are implanted into 2, 111 by an ion implantation method to form a polycrystalline silicon film 102,
111 Amorphize the surface. Next, a refractory metal film made of the same metal as the refractory metal, for example, a Ti film in this embodiment is deposited. Next, a first RTA process is performed, for example, in a nitrogen atmosphere at 625 ° C. for about 20 seconds to react Ti in the polycrystalline silicon films 204 and 211 with the Ti film and silicon in the polycrystalline silicon film, A stable titanium silicide layer 113 is formed, and unreacted titanium metal is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide solution. After that,
A desired transistor element is formed through the same steps as in the first embodiment.

【0031】なお、本発明の実施例1〜3の多結晶シリ
コン膜102、111の替りに、非晶質シリコン膜を使
用してもよい。非晶質シリコン膜を使用した場合、多結
晶シリコン膜のようなグレインが存在しないため、シリ
サイド化反応が均一に起こるという利点が有る。
An amorphous silicon film may be used in place of the polycrystalline silicon films 102 and 111 of the first to third embodiments of the present invention. When an amorphous silicon film is used, there is an advantage that a silicidation reaction occurs uniformly because grains unlike the polycrystalline silicon film do not exist.

【0032】また、本発明のシリサイド層の形成の為の
高融点金属材料は、チタン金属に限るものではない。C
o、Ni、Zr、V、Hf金属を使用してもよい。
The refractory metal material for forming the silicide layer of the present invention is not limited to titanium metal. C
O, Ni, Zr, V, Hf metals may be used.

【0033】[0033]

【発明の効果】以上より明らかなように、この発明は、
半導体基板表面に多結晶シリコン膜を堆積し、トランジ
スタのチャンネル領域部の多結晶シリコン膜をエッチン
グした後、犠牲酸化を2回行なうため、チャンネル領域
上のダメージ層を完全に除去することが可能となる。
As is clear from the above, the present invention is
After depositing a polycrystalline silicon film on the surface of the semiconductor substrate and etching the polycrystalline silicon film in the channel region of the transistor, sacrificial oxidation is performed twice, so that the damaged layer on the channel region can be completely removed. Become.

【0034】また、半導体基板表面に多結晶シリコン膜
を設けてシリサイド化を行なっているため、半導体基板
へのチタン金属の拡散を極力抑えることが可能となり、
また、Rpがチタンシリサイド層内に納まるようにイオ
ン注入を行うため、半導体基板への欠陥の発生を抑制
し、更に、図8(d)A部、B部、のような電解集中が
発生し易い鋭角部は犠牲酸化により酸化膜が厚く形成さ
れないため、リーク電流を低減させることが可能とな
る。
Further, since the polycrystalline silicon film is provided on the surface of the semiconductor substrate for silicidation, the diffusion of titanium metal into the semiconductor substrate can be suppressed as much as possible.
Further, since the ion implantation is performed so that Rp is contained in the titanium silicide layer, generation of defects in the semiconductor substrate is suppressed, and further, electrolytic concentration such as A and B in FIG. 8D occurs. Since the oxide film is not thickly formed at the easily sharp corners due to the sacrificial oxidation, the leak current can be reduced.

【0035】また、シリサイド層を形成した後でn+拡
散層領域を形成できるため、n+拡散層領域上のシリサ
イド化におけるAsイオンの影響が無くなり、完全なTi
Si2C54結晶構造を形成することができ、非常に低抵
抗のシリサイド層を形成することが可能となる。
Further, since the n + diffusion layer region can be formed after the formation of the silicide layer, the influence of As ions on silicidation on the n + diffusion layer region is eliminated, and complete Ti
A Si2C54 crystal structure can be formed, and a very low resistance silicide layer can be formed.

【0036】更に、トランジスタのチャンネル領域部の
多結晶シリコン膜をエッチングした後の犠牲酸化は、上
記イオン注入前に行なうため、また、チャンネル部より
上部に形成されたシリサイド層より不純物を拡散するた
め、非常に浅い接合を形成することが可能となり、トラ
ンジスタの短チャンネル効果を抑制することが可能とな
る。
Further, since the sacrificial oxidation after etching the polycrystalline silicon film in the channel region of the transistor is performed before the ion implantation, and because the impurities are diffused from the silicide layer formed above the channel. It becomes possible to form a very shallow junction and suppress the short channel effect of the transistor.

【0037】また、従来例のようにゲート電極はT字型
にならず、ソース、ドレイン領域形成のための不純物イ
オン注入時にゲート電極によるオフセットが発生しない
ため、トランジスタスピードを高速化することが可能と
なる。
Further, unlike the conventional example, the gate electrode does not have a T-shape, and an offset due to the gate electrode does not occur at the time of implanting impurity ions for forming the source and drain regions, so that the transistor speed can be increased. Becomes

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明における実施例の工程順断面図(a)〜
(c)である。
1A to 1C are cross-sectional views in order of the processes of an embodiment of the present invention.
It is (c).

【図2】本発明における実施例の工程順断面図(d)〜
(e)である。
2A to 2D are cross-sectional views in order of the processes of an embodiment of the present invention.
(E).

【図3】本発明における実施例の工程順断面図(f)〜
(g)である。
3A to 3C are cross-sectional views in order of the steps of the embodiment of the present invention (f).
(G).

【図4】本発明における実施例の工程順断面図(h)〜
(i)である。
4A to 4C are cross-sectional views in order of the processes of an embodiment of the present invention.
(I).

【図5】本発明における実施例の工程順断面図(j)〜
(k)である。
5A to 5C are cross-sectional views in order of the processes of an embodiment of the present invention (j).
(K).

【図6】本発明における実施例の工程順断面図(l)〜
(m)である。
6A to 6C are cross-sectional views in order of the processes of an embodiment of the present invention (l) to
(M).

【図7】本発明における実施例の工程順断面図(n)〜
(o)である。
7A to 7C are cross-sectional views in order of the processes of an embodiment of the present invention (n).
(O).

【図8】従来例における行程順断面図(a)〜(d)で
ある。
FIG. 8 is sectional views (a) to (d) in order of stroke in a conventional example.

【符号の説明】[Explanation of symbols]

101、201 半導体基板 202 フィールド酸化膜 102、203 多結晶シリコン膜 103 フィールド酸化膜 104、204 酸化膜 105 窒化膜 106 溝 107 酸化膜 108 窒化膜 109 酸化膜 110、205 ゲート酸化膜 206 ゲート電極 111 多結晶シリコン膜 112、 高融点金属膜(Ti金属膜) 113、207 チタンシリサイド膜 114 層間絶縁膜 115、208 ソース、ドレイン領域 101, 201 Semiconductor substrate 202 Field oxide film 102, 203 Polycrystalline silicon film 103 Field oxide film 104, 204 Oxide film 105 Nitride film 106 Groove 107 Oxide film 108 Nitride film 109 Oxide film 110, 205 Gate oxide film 206 Gate electrode 111 Multi Crystal silicon film 112, refractory metal film (Ti metal film) 113, 207 Titanium silicide film 114 Inter-layer insulating film 115, 208 Source / drain regions

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 トランジスタのチャンネル領域より上部
からソース、ドレイン領域は存在し、該ソース、ドレイ
ン領域は、一部多結晶シリコン膜より成り、ゲート電極
側壁と上記多結晶シリコン膜を分離する絶縁膜はゲート
酸化膜よりも十分に厚く形成されており、上記ゲート電
極は、上記多結晶シリコン膜上部までオーバーラップし
ていない事を特徴とする半導体装置。
1. A source / drain region is present from above a channel region of a transistor, and the source / drain region is partially formed of a polycrystalline silicon film, and an insulating film for separating a gate electrode sidewall from the polycrystalline silicon film. Is formed to be sufficiently thicker than the gate oxide film, and the gate electrode does not overlap up to the upper portion of the polycrystalline silicon film.
【請求項2】 トランジスタのチャンネル領域より上部
からソース、ドレイン領域は存在し、該ソース、ドレイ
ン領域は、一部多結晶シリコン膜と高融点金属シリサイ
ド膜より成り、ゲート電極側壁と上記多結晶シリコン膜
及び高融点金属シリサイド膜を分離する絶縁膜はゲート
酸化膜よりも十分に厚く形成されており、上記ゲート電
極は、上記多結晶シリコン膜及び高融点金属シリサイド
膜上部まで、オーバーラップしていない事を特徴とする
半導体装置。
2. A source / drain region is present from above a channel region of a transistor, and the source / drain region is partially composed of a polycrystalline silicon film and a refractory metal silicide film, and has a gate electrode sidewall and the polycrystalline silicon film. The insulating film for separating the film and the refractory metal silicide film is formed sufficiently thicker than the gate oxide film, and the gate electrode does not overlap up to the upper portions of the polycrystalline silicon film and the refractory metal silicide film. A semiconductor device characterized by this.
【請求項3】 半導体装置のトランジスタ形成工程に於
いて、半導体基板上に、多結晶シリコン膜を堆積する工
程と、フィールド領域の上記多結晶シリコン膜を酸化し
フィールド酸化膜を形成する工程と、その上に第1のシ
リコン酸化膜を堆積する工程と、その上に第1のシリコ
ン窒化膜を堆積する工程と、ワード線と成る領域の該第
1のシリコン窒化膜及び第1のシリコン酸化膜をエッチ
ング除去しワード線パターンの溝を形成する工程と、上
記シリコン窒化膜をマスクとして、活性領域上の多結晶
シリコン膜をエッチングする工程と、酸化工程により、
チャンネル領域のシリコン基板表面及び、上記多結晶シ
リコン膜側壁に第2のシリコン酸化膜を形成する工程
と、第2のシリコン窒化膜を堆積する工程と、該第2の
シリコン窒化膜を上記第2のシリコン酸化膜が露出する
までエッチバックする工程と、トランジスタのチャンネ
ル部の上記第2のシリコン酸化膜をエッチング除去する
工程と、上記チャンネル領域に酸化工程により第3の酸
化膜を形成する工程と、上記第2のシリコン窒化膜をエ
ッチング除去する工程と、トランジスタのしきい値電圧
を調節するための不純物イオンをイオン注入法により上
記第3のシリコン酸化膜を透して上記チャンネル部に注
入する工程と、上記第3の酸化膜をエッチング除去する
工程と、上記チャンネル領域にゲート酸化膜を形成する
工程と、上記ワード線パターンの溝に第1の導電性膜を
埋め込みゲート電極を形成する工程と、上記第1のシリ
コン窒化膜をエッチング除去する工程と、半導体基板と
逆導電型の不純物を上記多結晶シリコン膜中にイオン注
入法により注入し、熱処理により上記半導体基板と逆導
電型の不純物を活性化し上記半導体基板まで達するソー
ス、ドレイン領域を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
3. A step of forming a transistor in a semiconductor device, a step of depositing a polycrystalline silicon film on a semiconductor substrate, a step of oxidizing the polycrystalline silicon film in a field region to form a field oxide film, A step of depositing a first silicon oxide film thereon, a step of depositing a first silicon nitride film thereon, and the first silicon nitride film and the first silicon oxide film in a region to be a word line. Are removed by etching to form a groove of a word line pattern, a step of etching the polycrystalline silicon film on the active region using the silicon nitride film as a mask, and an oxidation step.
Forming a second silicon oxide film on the surface of the silicon substrate in the channel region and on the side wall of the polycrystalline silicon film; depositing a second silicon nitride film; and adding the second silicon nitride film to the second silicon nitride film. Etching back until the silicon oxide film is exposed, a step of etching away the second silicon oxide film in the channel portion of the transistor, and a step of forming a third oxide film in the channel region by an oxidation step. A step of etching away the second silicon nitride film, and implanting impurity ions for adjusting the threshold voltage of the transistor into the channel portion through the third silicon oxide film by an ion implantation method. A step of etching away the third oxide film, a step of forming a gate oxide film in the channel region, and the word A step of burying a first conductive film in a groove of a pattern to form a gate electrode, a step of etching and removing the first silicon nitride film, and an impurity of a conductivity type opposite to that of a semiconductor substrate in the polycrystalline silicon film. A method of manufacturing a semiconductor device, which comprises a step of implanting by an ion implantation method and activating an impurity of a conductivity type opposite to that of the semiconductor substrate by heat treatment to form source and drain regions reaching the semiconductor substrate.
【請求項4】 半導体装置のトランジスタ形成工程に於
いて、半導体基板上に、多結晶シリコン膜を堆積する工
程と、フィールド領域の上記多結晶シリコン膜を酸化し
フィールド酸化膜を形成する工程と、その上に第1のシ
リコン酸化膜を堆積する工程と、その上に第1のシリコ
ン窒化膜を堆積する工程と、ワード線と成る領域の該第
1のシリコン窒化膜及び第1のシリコン酸化膜をエッチ
ング除去しワード線パターンの溝を形成する工程と、上
記シリコン窒化膜をマスクとして、活性領域上の多結晶
シリコン膜をエッチングする工程と、酸化工程により、
チャンネル領域のシリコン基板表面及び、上記多結晶シ
リコン膜側壁に第2のシリコン酸化膜を形成する工程
と、第2のシリコン窒化膜を堆積する工程と、該第2の
シリコン窒化膜を上記第2のシリコン酸化膜が露出する
までエッチバックする工程と、トランジスタのチャンネ
ル部の上記第2のシリコン酸化膜をエッチング除去する
工程と、上記チャンネル領域に酸化工程により第3の酸
化膜を形成する工程と、上記第2のシリコン窒化膜をエ
ッチング除去する工程と、トランジスタのしきい値電圧
を調節するための不純物イオンをイオン注入法により上
記第3のシリコン酸化膜を透して上記チャンネル部に注
入する工程と、上記第3の酸化膜をエッチング除去する
工程と、上記チャンネル領域にゲート酸化膜を形成する
工程と、上記ワード線パターンの溝に第2の多結晶シリ
コン膜を埋め込む工程と、上記第1のシリコン窒化膜を
エッチング除去する工程と、上記第2の多結晶シリコン
膜をマスクとして上記第1のシリコン酸化膜をエッチン
グする工程と、上記第1、2の多結晶シリコン膜表面に
自己整合的に高融点金属シリサイド層が形成された半導
体基板まで達するソース、ドレイン領域、及び、ゲート
電極を形成する工程を含むことを特徴とする半導体装置
の製造方法。
4. A process of forming a transistor of a semiconductor device, a process of depositing a polycrystalline silicon film on a semiconductor substrate, a process of oxidizing the polycrystalline silicon film in a field region to form a field oxide film, A step of depositing a first silicon oxide film thereon, a step of depositing a first silicon nitride film thereon, and the first silicon nitride film and the first silicon oxide film in a region to be a word line. Are removed by etching to form a groove of a word line pattern, a step of etching the polycrystalline silicon film on the active region using the silicon nitride film as a mask, and an oxidation step.
Forming a second silicon oxide film on the surface of the silicon substrate in the channel region and on the side wall of the polycrystalline silicon film; depositing a second silicon nitride film; and adding the second silicon nitride film to the second silicon nitride film. Etching back until the silicon oxide film is exposed, a step of etching away the second silicon oxide film in the channel portion of the transistor, and a step of forming a third oxide film in the channel region by an oxidation step. A step of etching away the second silicon nitride film, and implanting impurity ions for adjusting the threshold voltage of the transistor into the channel portion through the third silicon oxide film by an ion implantation method. A step of etching away the third oxide film, a step of forming a gate oxide film in the channel region, and the word A step of embedding a second polycrystalline silicon film in the groove of the pattern, a step of etching and removing the first silicon nitride film, and a step of etching the first silicon oxide film using the second polycrystalline silicon film as a mask And a step of forming a source / drain region and a gate electrode reaching the semiconductor substrate in which the refractory metal silicide layer is formed on the surfaces of the first and second polycrystalline silicon films in a self-aligning manner. A method for manufacturing a characteristic semiconductor device.
【請求項5】 上記特許請求の範囲第4項記載の半導体
装置の高融点金属シリサイド層の形成方法は、上記第1
及び第2の多結晶シリコン膜上部に、高融点金属膜を堆
積する工程と、第1の急速加熱処理により上記高融点金
属膜を上記多結晶シリコン膜と反応させ高融点金属シリ
サイド膜を形成する工程と、未反応の上記高融点金属膜
をエッチング除去する工程と、イオン注入法により半導
体基板と逆導電型の不純物を上記高融点金属シリサイド
膜中に注入する工程と、第2の急速加熱処理により上記
高融点金属シリサイド膜を安定な結晶構造に変化させる
工程と、その上に層間絶縁膜を堆積した後、熱処理を行
ない上記半導体基板と逆導電型の不純物を活性化させる
と供に、ソース、ドレイン領域に於て、半導体基板まで
不純物を拡散させる工程を含むことを特徴とする半導体
装置の製造方法。
5. The method for forming a refractory metal silicide layer of a semiconductor device according to claim 4 is the same as the first method described above.
And a step of depositing a refractory metal film on the second polycrystalline silicon film, and reacting the refractory metal film with the polycrystalline silicon film by the first rapid heat treatment to form a refractory metal silicide film. A step of removing the unreacted refractory metal film by etching, a step of implanting an impurity of a conductivity type opposite to that of the semiconductor substrate into the refractory metal silicide film by an ion implantation method, and a second rapid heat treatment The step of changing the refractory metal silicide film into a stable crystal structure by the method, and after depositing an interlayer insulating film thereon, heat treatment is performed to activate impurities of a conductivity type opposite to that of the semiconductor substrate. A method of manufacturing a semiconductor device, comprising: diffusing impurities in a drain region to a semiconductor substrate.
【請求項6】 上記特許請求の範囲第4項記載の半導体
装置の高融点金属シリサイド層の形成方法は、高融点金
属をイオン注入法により上記第1及び第2の多結晶シリ
コン膜表面に注入し、該多結晶シリコン膜表面を非晶質
化する工程と、該多結晶シリコン膜上部に、上記高融点
金属から成る高融点金属膜を堆積する工程と、第1の急
速加熱処理により多結晶シリコン膜中の上記高融点金属
及び、上記高融点金属膜を上記多結晶シリコン膜中のシ
リコン原子と反応させ高融点金属シリサイド膜を形成す
る工程と、シリコン原子と未反応の上記高融点金属膜を
エッチング除去する工程と、イオン注入法により半導体
基板と逆導電型の不純物を注入する工程と、第2の急速
加熱処理により上記高融点金属シリサイド膜を安定な結
晶構造に変化させる工程と、その上に層間絶縁膜を堆積
した後、熱処理を行ない上記半導体基板と逆導電型の不
純物を活性化させると供に、ソースドレイン領域に於
て、半導体基板まで不純物を拡散させる工程を含むこと
を特徴とする半導体装置の製造方法。
6. The method for forming a refractory metal silicide layer of a semiconductor device according to claim 4, wherein refractory metal is implanted into the surfaces of the first and second polycrystalline silicon films by an ion implantation method. Then, the step of amorphizing the surface of the polycrystalline silicon film, the step of depositing a refractory metal film made of the refractory metal on the polycrystalline silicon film, and the step of polycrystallizing by the first rapid heat treatment. A step of reacting the refractory metal in the silicon film and the refractory metal film with silicon atoms in the polycrystalline silicon film to form a refractory metal silicide film; and the refractory metal film unreacted with silicon atoms Of the refractory metal silicide film into a stable crystal structure by a step of etching and removing, a step of implanting an impurity of a conductivity type opposite to that of the semiconductor substrate by an ion implantation method, and a second rapid heat treatment. And a step of depositing an interlayer insulating film on the step and activating heat treatment to activate an impurity of a conductivity type opposite to that of the semiconductor substrate and diffusing the impurity to the semiconductor substrate in the source / drain region. A method of manufacturing a semiconductor device, comprising:
【請求項7】 特許請求の範囲第5、6項記載の高融点
金属は、Ti、Co、Ni、Zr、V、Hfである事を
特徴とする半導体装置の製造方法。
7. A method of manufacturing a semiconductor device, wherein the refractory metal according to claims 5 and 6 is Ti, Co, Ni, Zr, V or Hf.
【請求項8】 上記特許請求の範囲第5項記載の半導体
装置の製造方法に於て、上記第1及び第2の多結晶シリ
コン膜の替りに第1及び第2の非晶質シリコン膜を用い
ることを特徴とする半導体装置の製造方法。
8. The method of manufacturing a semiconductor device according to claim 5, wherein first and second amorphous silicon films are used instead of the first and second polycrystalline silicon films. A method for manufacturing a semiconductor device, which is characterized by being used.
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