JPH0619586A - Power feeding circuit adaptive to voltage fluctuation - Google Patents
Power feeding circuit adaptive to voltage fluctuationInfo
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- JPH0619586A JPH0619586A JP4175249A JP17524992A JPH0619586A JP H0619586 A JPH0619586 A JP H0619586A JP 4175249 A JP4175249 A JP 4175249A JP 17524992 A JP17524992 A JP 17524992A JP H0619586 A JPH0619586 A JP H0619586A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、クロック制御される C
-MOSディジタル回路等の利用回路に直流電源から給電す
る給電回路に関するものである。BACKGROUND OF THE INVENTION The present invention is a clocked C
-The present invention relates to a power supply circuit that supplies power from a DC power supply to a utilization circuit such as a MOS digital circuit.
【０００２】[0002]
【従来の技術】従来、電池等の直流電源の下で動作する
C-MOSディジタル回路は、広い電源電圧の範囲で安定動
作させることができる。このことは、C-MOS 素子が、Ｐ
チャンネルMOS-FET とＮチャンネルMOS-FET とで相補的
に構成されているため、電池の消耗により電源電圧が低
下した場合でも、電源電圧の変化に応じてスレッシュホ
ールド電圧が追従するためである。また、C-MOS 素子
は、 FET（電界効果トランジスタの略称）構造であるた
め、電源電圧が低下すると、最大動作周波数が低下す
る。2. Description of the Related Art Conventionally, it operates under a DC power source such as a battery.
The C-MOS digital circuit can operate stably in a wide range of power supply voltage. This means that the C-MOS device
This is because the channel MOS-FET and the N-channel MOS-FET are configured in a complementary manner, so that even if the power supply voltage drops due to exhaustion of the battery, the threshold voltage follows the change in the power supply voltage. Moreover, since the C-MOS device has a FET (abbreviation of field effect transistor) structure, the maximum operating frequency decreases when the power supply voltage decreases.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、近年は
ディジタル回路も複雑化してきており、クロックで同期
をとりながら安定な回路動作を図る場合が多くなってき
ている。そのため、低消費電力を追求して C-MOSを使用
したディジタル回路も同様にクロック制御される場合が
多くなってきている。前述のように C-MOSディジタル回
路は、広い電源電圧の範囲で動作可能である。しかも、
C-MOSディジタル回路は、電源電圧の変動に基づいて回
路動作速度も変化する。しかし、従来の回路はクロック
の周期が一定であった。したがって、このように電源電
圧が変動した場合、一定周期のクロックが C-MOSディジ
タル回路の同期をとりながら回路を正常動作させること
は不可能であるという未解決の課題があった。However, in recent years, digital circuits have become complicated, and stable circuit operations are often performed while synchronizing with clocks. Therefore, in pursuit of low power consumption, digital circuits using C-MOS are often clocked in the same way. As mentioned above, C-MOS digital circuits can operate over a wide range of power supply voltage. Moreover,
In the C-MOS digital circuit, the circuit operation speed also changes based on the fluctuation of the power supply voltage. However, the conventional circuit has a constant clock cycle. Therefore, when the power supply voltage fluctuates in this way, there is an unsolved problem that it is impossible to operate the circuit normally while synchronizing the clock of the constant cycle with the C-MOS digital circuit.
【０００４】本発明はこのような従来技術の欠点を解消
し、供給電圧が低下しても C-MOSディジタル回路等の利
用回路を正常にクロック制御することのできる電圧変動
に適応可能な給電回路を提供することを目的とする。The present invention solves the above-mentioned drawbacks of the prior art, and is capable of properly clocking a utilization circuit such as a C-MOS digital circuit even if the supply voltage is lowered. The purpose is to provide.
【０００５】[0005]
【課題を解決するための手段】本発明は上述の課題を解
決するために、直流電源からの供給電圧の変化が一定範
囲内であれば負荷回路の動作を可能とする電圧変動に適
応可能な給電回路において、前記直流電源からの供給電
圧の変化を検出し変化情報を出力する電圧検出手段と、
前記直流電源から給電され、前記変化情報に応じた所定
の電圧レベルの出力電圧を選択的に前記負荷回路に供給
する電圧安定化手段と、前記変化情報に応じた所定の周
期のクロック信号を選択的に前記負荷回路に供給するク
ロック発生手段とを備えたことを特徴としている。In order to solve the above-mentioned problems, the present invention can adapt to voltage fluctuations that enable the operation of the load circuit if the change in the supply voltage from the DC power supply is within a certain range. In the power supply circuit, a voltage detection unit that detects a change in the supply voltage from the DC power supply and outputs change information,
Voltage stabilizing means for selectively supplying an output voltage of a predetermined voltage level according to the change information to the load circuit, and a clock signal with a predetermined cycle according to the change information are supplied from the DC power supply. And a clock generating means for supplying the load circuit.
【０００６】[0006]
【作用】本発明によれば、電圧検出手段が直流電源から
の供給電圧が高電圧あるいは低電圧のいずれであるかを
検出して変化情報を出力し、電圧安定化手段がこの変化
情報に応じて安定化電源の出力電圧レベルを高電圧側あ
るいは低電圧側に切り替える。また、クロック発生手段
がこの変化情報に応じて負荷回路に供給するクロック信
号の周期を高周期側あるいは低周期側に切り替える。According to the present invention, the voltage detecting means detects whether the supply voltage from the DC power source is a high voltage or a low voltage and outputs change information, and the voltage stabilizing means responds to the change information. The output voltage level of the stabilized power supply is switched to the high voltage side or the low voltage side. Further, the clock generation means switches the cycle of the clock signal supplied to the load circuit to the high cycle side or the low cycle side according to the change information.
【０００７】[0007]
【実施例】次に添付図面を参照して本発明による電圧変
動に適応可能な給電回路の実施例を詳細に説明する。図
１には、本発明の一実施例を表す概略構成ブロック図を
示し、図２には本実施例の給電回路を表す概略回路ブロ
ック図を示す。本実施例の給電回路は、例えばノートパ
ソコンなどのディジタル回路装置などの利用回路200 内
に装着される。なお、 C-MOSディジタル回路201 などの
負荷回路については、一般的にクロックに同期して動作
する、たとえばメモリ回路等のディジタル回路が含まれ
るが、本発明の理解に直接関係ないため回路構成等の詳
細説明は省略し、一般論としての動作を後述する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a power supply circuit adaptable to voltage fluctuation according to the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 shows a schematic configuration block diagram showing an embodiment of the present invention, and FIG. 2 shows a schematic circuit block diagram showing a power supply circuit of the present embodiment. The power supply circuit of this embodiment is mounted in the utilization circuit 200 of a digital circuit device such as a notebook computer. A load circuit such as the C-MOS digital circuit 201 generally includes a digital circuit such as a memory circuit that operates in synchronization with a clock, but the circuit configuration and the like are not directly related to the understanding of the present invention. The detailed description of is omitted, and the operation as a general theory will be described later.
【０００８】給電回路100 は、電圧検出回路101 ，安定
化電源回路102 およびクロック発生回路103 を備えてい
る。なお、給電回路100 は、同じくディジタル回路装置
200内に装着される例えば電池等の直流電源10から電源
の供給を受ける。直流電源10は、たとえば定格電圧６Ｖ
の出力電圧Ｅを出力する。ここで、電圧閾値ＥS は、安
定化電源回路102 が出力電圧５Ｖを安定に出力し得る電
池電源Ｅの下限値より若干の余裕分だけ高い電圧に設定
される。The power supply circuit 100 includes a voltage detection circuit 101, a stabilized power supply circuit 102 and a clock generation circuit 103. The power supply circuit 100 is also a digital circuit device.
Power is supplied from a DC power source 10 such as a battery mounted in the 200. The DC power supply 10 has, for example, a rated voltage of 6V.
The output voltage E of is output. Here, the voltage threshold value E S is set to a voltage that is slightly higher than the lower limit value of the battery power source E at which the stabilized power supply circuit 102 can stably output the output voltage 5 V.
【０００９】電圧検出回路101 は、直流電源10から供給
される電圧を予め設定してある閾値ＥS と比較する比較
器101aを備えている。この閾値ＥS は、本実施例では６
Ｖである。電圧検出回路101 は、供給電圧Ｅが閾値ＥS
以上か否かを示す比較情報ＥC を、安定化電源回路102
およびクロック発生回路103 に出力する。比較情報ＥC
は、供給電圧Ｅが閾値ＥS 以上のとき“Ｈレベル”であ
り、供給電圧Ｅが閾値ＥS 未満のとき“Ｌレベル”であ
る。The voltage detection circuit 101 includes a comparator 101a for comparing the voltage supplied from the DC power supply 10 with a preset threshold value E S. This threshold value E S is 6 in this embodiment.
V. The voltage detection circuit 101 determines that the supply voltage E is the threshold value E S.
The comparison information E C indicating whether or not the above is provided to the stabilized power supply circuit 102.
And to the clock generation circuit 103. Comparative information E C
Is “H level” when the supply voltage E is equal to or higher than the threshold value E S , and is “L level” when the supply voltage E is less than the threshold value E S.
【００１０】安定化電源回路102 は、電圧検出回路101
と同じく直流電源10から電源電圧Ｅの供給を受ける。安
定化電源回路102 は、安定化出力電圧を５Ｖとするため
の内部基準電圧を発生する例えばツェナーダイオード10
2a，安定化出力電圧を３Ｖとするための内部基準電圧を
発生するたとえばツェナーダイオード102b，およびツェ
ナーダイオード102aの発生する内部基準電圧とツェナー
ダイオード102bの発生する内部基準電圧とを出力電圧制
御用トランジスタ102dのベースに切替接続するたとえば
アナログスイッチ102cを備えている。また、安定化電源
回路102 は、電圧検出回路101 から入力される比較情報
ＥC が、“Ｈレベル”のときはアナログスイッチ102cを
ツェナーダイオード102aへ切替え、比較情報ＥC が、
“Ｌレベル”のときはアナログスイッチ102cをツェナー
ダイオード102bへ切替えて出力電圧制御用トランジスタ
102dのベースに接続する。そして、出力電圧制御用トラ
ンジスタ102dのエミッタ、すなわち、安定化電源回路10
2 の出力回路は、C-MOS ディジタル回路201 に接続され
る。The stabilized power supply circuit 102 includes a voltage detection circuit 101.
Similarly, the power supply voltage E is supplied from the DC power supply 10. The stabilized power supply circuit 102 generates, for example, an Zener diode 10 which generates an internal reference voltage for setting the stabilized output voltage to 5V.
2a, an internal reference voltage for generating a stabilized output voltage of 3V, for example, a Zener diode 102b, and an internal reference voltage generated by the Zener diode 102a and an internal reference voltage generated by the Zener diode 102b are output voltage control transistors. For example, an analog switch 102c that is switchably connected to the base of 102d is provided. Further, the stabilized power supply circuit 102 switches the analog switch 102c to the Zener diode 102a when the comparison information E C input from the voltage detection circuit 101 is “H level”, and the comparison information E C is
When it is at "L level", the analog switch 102c is switched to the Zener diode 102b and the output voltage control transistor
Connect to the base of 102d. Then, the emitter of the output voltage controlling transistor 102d, that is, the stabilized power supply circuit 10
The output circuit of 2 is connected to the C-MOS digital circuit 201.
【００１１】クロック発生回路103 は、C-MOS ディジタ
ル回路201 を５Ｖ電源で動作させるためのたとえば基準
クロック発生器103a，C-MOS ディジタル回路201 を３Ｖ
電源で動作させるためのたとえば基準クロック発生器10
3b，および基準クロック発生器103aと基準クロック発生
器103bとを切替接続するたとえばマルチプレクサ103cを
備えている。クロック発生回路103 は、電圧検出回路10
1 から入力される比較情報ＥC が、“Ｈレベル”のとき
はマルチプレクサ103cを基準クロック発生器103aへ切替
え、“Ｌレベル”のときはマルチプレクサ103cを基準ク
ロック発生器103bへ切替える。そして、クロック発生回
路103 の出力CLK は、C-MOS ディジタル回路201 に接続
される。The clock generation circuit 103 includes, for example, a reference clock generator 103a for operating the C-MOS digital circuit 201 with a 5V power source and a 3V control circuit for the C-MOS digital circuit 201.
Reference clock generator 10 for operating on power supply, for example
3b and a reference clock generator 103a and a reference clock generator 103b, for example, are provided with a multiplexer 103c for switching connection. The clock generation circuit 103 includes a voltage detection circuit 10
When the comparison information E C input from 1 is "H level", the multiplexer 103c is switched to the reference clock generator 103a, and when it is "L level", the multiplexer 103c is switched to the reference clock generator 103b. The output CLK of the clock generation circuit 103 is connected to the C-MOS digital circuit 201.
【００１２】一般に、C-MOS ディジタル回路は、たとえ
ば電池の消耗により電源電圧が低下した場合でも、電源
電圧の変化に応じてスレッシュホールド電圧が追従する
ため、広い電源電圧の範囲で安定動作させることができ
る。しかし、回路内にクロックに同期して動作する同期
回路、たとえばメモリ回路等、を包含する場合において
は、回路動作速度が遅くなるためにクロックの周期に回
路動作が適合しなくなり、正常な回路動作ができなくな
る。そこで、通常、少し高めの電池電圧を５Ｖに安定化
して電源とし、多少電池電圧が変動しても、回路動作に
影響を与えないように考慮されている。しかし、電池電
源が消耗によりたとえば６Ｖ以下に低下した場合には、
この５Ｖ安定化電源は安定化動作をしなくなり、回路電
源は非安定となって、上記のように正常な同期回路動作
ができなくなる。しかし、本実施例においては、この問
題を解決するため、電源10の電圧Ｅに応じて C-MOSディ
ジタル回路201 への給電電圧ＶD を５Ｖまたは３Ｖに切
り替えると共に、同回路201 へのクロックCLK の周波数
も切り替えるように構成されている。In general, a C-MOS digital circuit should be operated stably over a wide range of power supply voltage because the threshold voltage follows the power supply voltage change even when the power supply voltage drops due to, for example, battery exhaustion. You can However, when the circuit includes a synchronous circuit that operates in synchronization with a clock, such as a memory circuit, the circuit operation speed becomes slower and the circuit operation does not match the clock cycle, and the normal circuit operation is not achieved. Can not be. Therefore, it is usually considered that a slightly higher battery voltage is stabilized at 5 V to be used as a power supply so that the circuit operation is not affected even if the battery voltage fluctuates to some extent. However, if the battery power drops to 6V or less due to exhaustion,
The 5V stabilized power supply does not perform the stabilizing operation, the circuit power supply becomes unstable, and the normal synchronous circuit operation cannot be performed as described above. However, in the present embodiment, in order to solve this problem, the power supply voltage V D to the C-MOS digital circuit 201 is switched to 5 V or 3 V according to the voltage E of the power supply 10, and the clock CLK to the circuit 201 is supplied. The frequency is also switched.
【００１３】動作状態において、電圧検出回路101 は、
直流電源10から電源の供給を受け、供給電圧Ｅが本実施
例では６Ｖ未満になったとき、比較器101aの出力を反転
して“Ｌレベル”とする。電圧検出回路101 は、比較情
報ＥC を安定化電源回路102およびクロック発生回路103
へ送出する。すなわち、比較情報ＥC は、“Ｈレベ
ル”のときは電池電圧Ｅが正常範囲内にあり、“Ｌレベ
ル”のときは電池10が消耗し始め電池電圧Ｅが下降して
正常範囲外にあることを表している。In the operating state, the voltage detection circuit 101
When power is supplied from the DC power supply 10 and the supply voltage E becomes less than 6V in this embodiment, the output of the comparator 101a is inverted to "L level". The voltage detection circuit 101 stabilizes the comparison information E C by the stabilized power supply circuit 102 and the clock generation circuit 103.
Send to. That is, in the comparison information E C , the battery voltage E is within the normal range when it is at “H level”, and when it is “L level”, the battery 10 begins to wear out and the battery voltage E drops and is out of the normal range. It means that.
【００１４】この関係を、図３のタイムチャート図を伴
って説明する。先ず、電池電圧Ｅが閾値ＥS 以上のとき
は、図３の範囲Ａに示すように、安定化電源回路102
は、電圧検出回路101 からの受け取った比較情報ＥC が
“Ｈレベル”で供給電圧Ｅが正常であるので、安定化出
力電圧が５Ｖとなるようにツェナーダイオード102aの電
圧出力信号にアナログスイッチ102cを切り替える。そし
て、負荷の C-MOSディジタル回路201 に対し、５Ｖの安
定化電圧ＶD を供給する。これとともに、クロック発生
回路103 は、電圧検出回路101 から受け取った比較情報
ＥC が“Ｈレベル”であるので、C-MOS ディジタル回路
201 の電源電圧が５Ｖのときの回路動作速度に合った周
期のクロック信号CLK1を C-MOSディジタル回路201 に供
給する。これは、基準クロック発生器103aの出力信号に
マルチプレクサ103cを切り替えることにより行われる。This relationship will be described with reference to the time chart of FIG. First, when the battery voltage E is equal to or higher than the threshold value E S , as shown in the range A of FIG.
Indicates that the comparison information E C received from the voltage detection circuit 101 is “H level” and the supply voltage E is normal, so that the voltage output signal of the Zener diode 102a is set to the analog switch 102c so that the stabilized output voltage becomes 5V. Switch. Then, the regulated voltage V D of 5 V is supplied to the C-MOS digital circuit 201 of the load. At the same time, the clock generation circuit 103 determines that the comparison information E C received from the voltage detection circuit 101 is “H level”, and therefore the C-MOS digital circuit.
A clock signal CLK1 having a cycle matching the circuit operating speed when the power supply voltage of 201 is 5 V is supplied to the C-MOS digital circuit 201. This is done by switching the multiplexer 103c to the output signal of the reference clock generator 103a.
【００１５】電池電圧Ｅが閾値ＥS より下がると、図３
の範囲Ｂに示すように、比較情報ＥC が“Ｌレベル”と
なり、安定化出力電圧が３Ｖとなるようにツェナーダイ
オード102bの電圧出力信号にアナログスイッチ102cを切
り替える。そして、負荷の C-MOSディジタル回路201 に
対し、３Ｖの安定化電圧ＶD を供給する。これととも
に、“Ｌレベル”の比較情報ＥC で、クロック発生回路
103 は、C-MOS ディジタル回路201 の電源電圧が３Ｖの
ときの回路動作速度に合った周期のクロック信号CLK2を
C-MOSディジタル回路201 に供給する。これは、基準ク
ロック発生器103bの出力信号にマルチプレクサ103cを切
り替えることにより行われる。すなわち、C-MOS ディジ
タル回路の特性上、安定化電圧ＶD が５Ｖから３Ｖに変
化すると、回路動作速度は、数分の１に低下する。した
がって、クロックCLK2の周波数は、この回路動作速度に
合わせて低く設定されている。When the battery voltage E falls below the threshold value E S , FIG.
As shown in the range B, the analog switch 102c is switched to the voltage output signal of the Zener diode 102b so that the comparison information E C becomes “L level” and the stabilized output voltage becomes 3V. Then, the stabilized voltage V D of 3 V is supplied to the C-MOS digital circuit 201 of the load. At the same time, the clock generation circuit is supplied with the comparison information E C of “L level”.
103 is a clock signal CLK2 having a cycle matching the circuit operation speed when the power supply voltage of the C-MOS digital circuit 201 is 3V.
Supply to C-MOS digital circuit 201. This is done by switching the multiplexer 103c to the output signal of the reference clock generator 103b. That is, due to the characteristics of the C-MOS digital circuit, when the stabilizing voltage V D changes from 5 V to 3 V, the circuit operating speed is reduced to a fraction. Therefore, the frequency of the clock CLK2 is set low according to the circuit operating speed.
【００１６】以上述べたように、上記実施例によれば、
電池電圧Ｅが電圧閾値ＥS 未満に低下したときでも、 C
-MOSディジタル回路201 の動作速度を落として、ディジ
タル回路装置200 は正常動作を維持し続けることができ
る。As described above, according to the above embodiment,
Even when the battery voltage E drops below the voltage threshold E S , C
-The operating speed of the MOS digital circuit 201 is reduced, and the digital circuit device 200 can continue to maintain normal operation.
【００１７】なお、上記実施例において、ディジタル回
路装置200 としてノートパソコンを例示したが、本発明
は、これに限るものではなく、電子手帳その他電池電源
を使用する C-MOSディジタル回路装置は勿論、すべての
ディジタル回路に適用できる。In the above embodiment, a notebook personal computer is exemplified as the digital circuit device 200, but the present invention is not limited to this, and an electronic notebook or other C-MOS digital circuit device using a battery power source can be used. Applicable to all digital circuits.
【００１８】また、上記実施例において、高い安定化電
圧を５Ｖ、低い安定化電圧を３Ｖとし、電圧閾値ＥS を
６Ｖと設定したが、これに限るものではなく、C-MOS の
動作電圧範囲内であれば、任意の電圧に設定することは
可能である。この場合、クロックの周期も回路動作電圧
に合わせて、変更することが必要である。In the above embodiment, the high stabilizing voltage is set to 5V, the low stabilizing voltage is set to 3V, and the voltage threshold value E S is set to 6V. However, the present invention is not limited to this, and the operating voltage range of the C-MOS is not limited to this. Within the range, it is possible to set an arbitrary voltage. In this case, it is also necessary to change the clock cycle according to the circuit operating voltage.
【００１９】[0019]
【発明の効果】このように本発明によれば、電圧検出手
段が直流電源からの供給電圧が高電圧あるいは低電圧の
いずれであるかを検出して、これに応じて安定化電源の
出力電圧レベルを高電圧側あるいは低電圧側に切り替
え、また負荷回路に供給するクロック信号の周期を高周
期側あるいは低周期側に切り替えるので、たとえば電池
のような不安定な電源を持つ装置が電池の消耗により電
圧の低下を生じても、装置を安定して動作させることが
でき、また、小容量の電池でも長時間にわたって装置を
安定動作させることが可能である。As described above, according to the present invention, the voltage detecting means detects whether the supply voltage from the DC power supply is a high voltage or a low voltage, and accordingly, the output voltage of the stabilized power supply is detected. Since the level is switched to the high voltage side or the low voltage side, and the cycle of the clock signal supplied to the load circuit is switched to the high cycle side or the low cycle side, for example, a device having an unstable power source such as a battery consumes the battery. As a result, the device can be stably operated even if the voltage drops, and the device can be stably operated for a long time even with a battery having a small capacity.
【図１】本発明を、ノートパソコンに適用した場合の電
圧変動に適応可能な給電回路の実施例の概略構成を示す
ブロック図である。FIG. 1 is a block diagram showing a schematic configuration of an embodiment of a power supply circuit adaptable to voltage fluctuations when the present invention is applied to a notebook computer.
【図２】図１に示す給電回路の概略回路を示すブロック
図である。FIG. 2 is a block diagram showing a schematic circuit of a power supply circuit shown in FIG.
【図３】図１に示す実施例のタイムチャートである。FIG. 3 is a time chart of the embodiment shown in FIG.
10 電池等の直流電源 100 電圧変動に適応可能な給電回路 101 電圧検出回路 102 安定化電源回路 103 クロック発生回路 200 ディジタル回路装置 201 C-MOS ディジタル回路 10 DC power supply such as battery 100 Power supply circuit adaptable to voltage fluctuation 101 Voltage detection circuit 102 Stabilized power supply circuit 103 Clock generation circuit 200 Digital circuit device 201 C-MOS digital circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/096 Ｂ 8941−5Ｊ 7165−5Ｂ Ｇ０６Ｆ 1/04 ３２０ Ａ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 19/096 B 8941-5J 7165-5B G06F 1/04 320 A
Claims (1)
囲内であれば負荷回路の動作を可能とする電圧変動に適
応可能な給電回路において、前記直流電源からの供給電
圧の変化を検出し変化情報を出力する電圧検出手段と、
前記直流電源から給電され、前記変化情報に応じた所定
の電圧レベルの出力電圧を選択的に前記負荷回路に供給
する電圧安定化手段と、前記変化情報に応じた所定の周
期のクロック信号を選択的に前記負荷回路に供給するク
ロック発生手段とを備えたことを特徴とする電圧変動に
適応可能な給電回路。1. A power supply circuit adaptable to a voltage fluctuation that enables the operation of a load circuit if the change in the supply voltage from the DC power supply is within a certain range, and detects the change in the supply voltage from the DC power supply. Voltage detection means for outputting change information,
Voltage stabilizing means for selectively supplying an output voltage of a predetermined voltage level according to the change information to the load circuit, and a clock signal with a predetermined cycle according to the change information are supplied from the DC power supply. And a clock generating means for supplying the load circuit to the load circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175249A JPH0619586A (en) | 1992-07-02 | 1992-07-02 | Power feeding circuit adaptive to voltage fluctuation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175249A JPH0619586A (en) | 1992-07-02 | 1992-07-02 | Power feeding circuit adaptive to voltage fluctuation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619586A true JPH0619586A (en) | 1994-01-28 |
Family
ID=15992870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175249A Withdrawn JPH0619586A (en) | 1992-07-02 | 1992-07-02 | Power feeding circuit adaptive to voltage fluctuation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619586A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010128804A (en) * | 2008-11-27 | 2010-06-10 | Nec Corp | Method for controlling power of a plurality of power supply units, and power control device, and program |
| JP2017168815A (en) * | 2015-12-29 | 2017-09-21 | ジーエヌ ヒアリング エー／エスＧＮ Ｈｅａｒｉｎｇ Ａ／Ｓ | Dynamic back bias in cmos processing for optimizing electric power consumption |
-
1992
- 1992-07-02 JP JP4175249A patent/JPH0619586A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010128804A (en) * | 2008-11-27 | 2010-06-10 | Nec Corp | Method for controlling power of a plurality of power supply units, and power control device, and program |
| JP2017168815A (en) * | 2015-12-29 | 2017-09-21 | ジーエヌ ヒアリング エー／エスＧＮ Ｈｅａｒｉｎｇ Ａ／Ｓ | Dynamic back bias in cmos processing for optimizing electric power consumption |
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