JPH06188698A - Delay circuit ahd waveform shaping circuit employing delay circuit - Google Patents
Delay circuit ahd waveform shaping circuit employing delay circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、遅延回路およびこの遅
延回路を用いた波形整形回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit and a waveform shaping circuit using this delay circuit.
【０００２】[0002]
【従来の技術】一般に、遅延回路とは、入力された被遅
延信号を一定時間だけ遅らせ、これを遅延信号として出
力するものである。図１４は、従来の遅延回路の一例を
示す図であり、（ａ）は遅延回路の回路記号で、（ｂ）
はこの遅延回路の回路図である。同図に示すように、従
来の遅延回路１は、各々一定のゲート遅延時間を有する
２個のインバータ２ａ，２ｂが直列に接続されてなる遅
延要素Ｚ1 ，Ｚ2 ，…Ｚ n が、ｎ段直列に接続されて構
成されている。すなわち、この遅延回路１は、偶数個の
インバータ２ａ，２ｂが直列に接続されて構成されてい
る。2. Description of the Related Art In general, a delay circuit is an input delay
Delay the delayed signal for a fixed time and output this as a delayed signal.
It is a force. FIG. 14 shows an example of a conventional delay circuit.
It is a figure which shows, (a) is a circuit symbol of a delay circuit, (b)
Is a circuit diagram of this delay circuit. As shown in the figure,
The conventional delay circuits 1 each have a constant gate delay time.
A delay consisting of two inverters 2a and 2b connected in series.
Rolling element Z1, Z2, ... Z nHowever, it can be connected in n stages in series.
Is made. In other words, this delay circuit 1 has an even number of
Inverters 2a and 2b are connected in series
It
【０００３】この遅延回路１に被遅延信号Ｄi が入力さ
れると、その被遅延信号Ｄi は、これら２ｎ個のインバ
ータ２ａ，２ｂを介することによって、その個数分に相
当する時間だけ遅らされ、遅延信号Ｄo として出力され
る。すなわち、この場合の遅延時間は、インバータ１個
当たりのゲート遅延時間の２ｎ倍となる。When the delayed signal D i is input to the delay circuit 1, the delayed signal D i is delayed by a time corresponding to the number of the delayed signals D i by passing through the 2n inverters 2a and 2b. And is output as a delayed signal D o . That is, the delay time in this case is 2n times the gate delay time per inverter.
【０００４】また、図１５は、従来の遅延回路の他の例
を示す回路図である。同図に示すように、この遅延回路
３は、インバータ４と、抵抗ＲおよびコンデンサＣから
なる時定数回路と、シュミットインバータ５とが直列に
接続されて構成されている。FIG. 15 is a circuit diagram showing another example of the conventional delay circuit. As shown in the figure, the delay circuit 3 is configured by connecting an inverter 4, a time constant circuit including a resistor R and a capacitor C, and a Schmitt inverter 5 in series.
【０００５】この遅延回路３に被遅延信号Ｄi が入力さ
れると、その被遅延信号Ｄi は、インバータ４を介した
後、時定数回路の時定数ＣＲに相当する時間だけ遅らさ
れ、さらにシュミットインバータ５によって波形整形さ
れて遅延信号Ｄo として出力される。[0005] the delayed signal D i to the delay circuit 3 is inputted, the object to be delayed signal D i, after via the inverter 4, delayed by a time corresponding to a time constant CR time constant circuit, Further, the waveform is shaped by the Schmitt inverter 5 and output as the delay signal D o .
【０００６】一方、図１６（ａ）は、前述した従来の遅
延回路１を用いた波形整形回路の一例を示す回路図であ
る。同図に示すように、この波形整形回路６は、入力さ
れた被整形信号Ｆi を波形整形し、これを整形信号Ｆo
として出力するもので、遅延回路１とＮＡＮＤゲート７
とを備えている。ここで、被整形信号Ｆi は遅延回路１
の被遅延信号Ｄi として入力されるとともに、ＮＡＮＤ
ゲート７の一方の入力信号として入力されている。ま
た、遅延回路１の遅延信号Ｄo はＮＡＮＤゲート７の他
方の入力信号として入力されている。さらに、ＮＡＮＤ
ゲート７の出力信号は整形信号Ｆo として出力されてい
る。On the other hand, FIG. 16 (a) is a circuit diagram showing an example of a waveform shaping circuit using the conventional delay circuit 1 described above. As shown in the figure, the waveform shaping circuit 6 waveform shaping to be shaped signal F i input, which shaped signal F o
Is output as the delay circuit 1 and the NAND gate 7
It has and. Here, the shaped signal F i is the delay circuit 1
Is input as the delayed signal D i of
It is inputted as one input signal of the gate 7. The delay signal Do of the delay circuit 1 is input as the other input signal of the NAND gate 7. In addition, NAND
The output signal of the gate 7 is output as the shaping signal F o .
【０００７】この波形整形回路６によれば、図１６
（ｂ）のタイムチャートに示すように、入力された被整
形信号Ｆi は遅延回路１のＤi として入力され、この遅
延回路１によって一定時間だけ遅らされて遅延信号Ｄo
として出力される。次いで、この遅延信号Ｄo と被整形
信号Ｆi とがＮＡＮＤゲート７によって論理演算され、
この波形整形回路６の整形信号Ｆo として出力される。According to this waveform shaping circuit 6, FIG.
As shown in the time chart of (b), the inputted signal to be shaped F i is inputted as D i of the delay circuit 1 and is delayed by this delay circuit 1 for a fixed time to delay signal D o.
Is output as. Then, the delay signal D o and the signal to be shaped F i are logically operated by the NAND gate 7,
The waveform shaping circuit 6 outputs the shaped signal F o .
【０００８】また、図１７（ａ）は、従来の遅延回路１
を用いた波形整形回路の他の例を示す回路図である。同
図に示すように、この波形整形回路８は、入力された被
整形信号Ｆi を波形整形し、これを整形信号Ｆo として
出力するもので、遅延回路１とＮＯＲゲート９とを備え
ている。ここで、被整形信号Ｆi は遅延回路１の被遅延
信号Ｄi として入力されるとともに、ＮＯＲゲート９の
一方の入力信号として入力されている。また、遅延回路
１の遅延信号Ｄo はＮＯＲゲートの他方の入力信号とし
て入力されている。さらに、ＮＯＲゲート９の出力信号
は整形信号Ｆoとして出力されている。Further, FIG. 17A shows a conventional delay circuit 1
FIG. 6 is a circuit diagram showing another example of a waveform shaping circuit using the. As shown in the figure, the waveform shaping circuit 8 shapes the input signal to be shaped F i and outputs it as a shaping signal F o , and includes a delay circuit 1 and a NOR gate 9. There is. Here, the shaped signal F i is input as the delayed signal D i of the delay circuit 1 and is also input as one input signal of the NOR gate 9. The delay signal Do of the delay circuit 1 is input as the other input signal of the NOR gate. Further, the output signal of the NOR gate 9 is output as the shaping signal F o .
【０００９】この波形整形回路８によれば、図１７
（ｂ）のタイムチャートに示すように、入力された被整
形信号Ｆi は遅延回路１の遅延信号Ｄi として入力さ
れ、この遅延回路１によって一定時間だけ遅らされて遅
延信号Ｄo として出力される。次いで、この遅延信号Ｄ
o と被整形信号Ｆi とがＮＯＲゲート９によって論理演
算され、この波形整形回路８の整形信号Ｆo として出力
される。According to this waveform shaping circuit 8, FIG.
As shown in the time chart of (b), the inputted signal to be shaped F i is inputted as the delay signal D i of the delay circuit 1, delayed by a certain time by this delay circuit 1 and outputted as the delay signal D o. To be done. Then, this delayed signal D
The o and the signal to be shaped F i are logically operated by the NOR gate 9 and output as the shaped signal F o of the waveform shaping circuit 8.
【００１０】また、図１８（ａ）は、従来の遅延回路１
を用いた波形整形回路のさらに他の例を示す回路図であ
る。同図に示すように、この波形整形回路１０は、入力
された被整形信号Ｆi を波形整形し、これを整形信号Ｆ
o として出力するもので、遅延回路１とＡＮＤゲート１
１とを備えている。ここで、被整形信号Ｆi は遅延回路
１の被遅延信号Ｆi として入力されるとともに、ＡＮＤ
ゲート１１の一方の入力信号として入力されている。ま
た、遅延回路１の遅延信号Ｄo はＡＮＤゲート１１の他
方の入力信号として入力されている。さらに、ＡＮＤゲ
ート１１の出力信号が整形信号Ｆo として出力されてい
る。FIG. 18A shows a conventional delay circuit 1
FIG. 11 is a circuit diagram showing still another example of the waveform shaping circuit using the. As shown in the figure, the waveform shaping circuit 10 waveform-shapes the inputted signal to be shaped F i, and shapes it.
Output as o , delay circuit 1 and AND gate 1
1 and. Here, together with the shaped signal F i is inputted as the delayed signal F i of the delay circuit 1, the AND
It is input as one input signal of the gate 11. Further, the delay signal D o of the delay circuit 1 is input as the other input signal of the AND gate 11. Further, the output signal of the AND gate 11 is output as the shaping signal F o .
【００１１】この波形整形回路１０によれば、図１８
（ｂ）のタイムチャートに示すように、入力された被整
形信号Ｆi は遅延回路１の被遅延信号Ｄi として入力さ
れ、この遅延回路１によって一定時間だけ遅らさせて遅
延信号Ｄo として出力される。次いで、この遅延信号Ｄ
o と被整形信号Ｆi とがＡＮＤゲート１１によって論理
演算され、この波形整形回路１０の整形信号Ｆo として
出力される。According to this waveform shaping circuit 10, FIG.
As shown in the time chart of (b), the input shaped signal F i is input as the delayed signal D i of the delay circuit 1 and is delayed by this delay circuit 1 for a fixed time to form the delayed signal D o. Is output. Then, this delayed signal D
o and the target shaping signal F i is the logical operation by an AND gate 11 is output as the adjusting signal F o of the waveform shaping circuit 10.
【００１２】さらに、図１９（ａ）は、従来の遅延回路
１を用いた波形整形回路のさらに他の例を示す回路図で
ある。同図に示すように、この波形整形回路１２は、入
力された被整形信号Ｆi を波形整形し、これを整形信号
Ｆo として出力するもので、遅延回路１とＯＲゲート１
３とを備えている。ここで、被整形信号Ｆi は遅延回路
１の被遅延信号Ｄi として入力されるとともに、ＯＲゲ
ート１３の一方の入力信号として入力されている。ま
た、遅延回路１の遅延信号Ｄo はＯＲゲート１３の他方
の入力信号として入力されている。さらに、ＯＲゲート
１３の出力信号は整形信号Ｆo として出力されている。Further, FIG. 19A is a circuit diagram showing still another example of the waveform shaping circuit using the conventional delay circuit 1. As shown in the figure, the waveform shaping circuit 12 waveform-shapes the inputted signal to be shaped F i and outputs it as a shaping signal F o . The delay circuit 1 and the OR gate 1
3 and 3. Here, the shaped signal F i is input as the delayed signal D i of the delay circuit 1 and is also input as one input signal of the OR gate 13. The delay signal D o of the delay circuit 1 is input as the other input signal of the OR gate 13. Further, the output signal of the OR gate 13 is output as the shaping signal F o .
【００１３】この波形整形回路１２によれば、図１９
（ｂ）のタイムチャートに示すように、入力された被整
形信号Ｆi は遅延回路１の被遅延信号Ｄi として入力さ
れ、この遅延回路１によって一定時間だけ遅らされて遅
延信号Ｄo として出力される。次いで、この遅延信号Ｄ
o と被整形信号Ｆi とがＯＲゲート１３によって論理演
算され、この波形整形回路１２の整形信号Ｆo として出
力される。According to this waveform shaping circuit 12, FIG.
As shown in the time chart of (b), the input shaped signal F i is input as the delayed signal D i of the delay circuit 1 and is delayed by this delay circuit 1 for a fixed time to form the delayed signal D o. Is output. Then, this delayed signal D
The OR and the signal to be shaped F i are logically operated by the OR gate 13 and output as the shaped signal F o of the waveform shaping circuit 12.
【００１４】一方、図２１（ａ）は、従来の遅延回路１
をＲＳフリップフロップに用いた波形整形回路の一例を
示す回路図である。同図に示すように、この波形整形回
路１４は、入力された被整形信号Ｆi を波形整形し、こ
れを整形信号Ｆo として出力するもので、遅延回路１
と、第１の整形用ＮＡＮＤゲート１５および第２の整形
用ＮＡＮＤゲート１６と、インバータ１７とを備えてい
る。ここで、被整形信号Ｆi はインバータ１７を介して
第１の整形用ＮＡＮＤゲート１５の一方の入力信号とし
て入力されるとともに、第２の整形用ＮＡＮＤゲート１
６の一方の入力信号として入力されている。また、第１
の整形用ＮＡＮＤゲート１５の出力信号は遅延回路１の
被遅延信号Ｄi として入力され、この遅延回路１の遅延
信号Ｄo は第２の整形用ＮＡＮＤゲート１６の他方の入
力信号として入力されている。さらに、第２の整形用Ｎ
ＡＮＤゲート１６の出力信号は、第１の整形用ＮＡＮＤ
ゲート１５の他方の入力信号として入力されてるととも
に、この波形整形回路１４の整形信号Ｆo として出力さ
れている。この波形整形回路１４によれば、入力された
被整形信号Ｆi はインバータ１７を介して第１の整形用
ＮＡＮＤゲート１５の入力信号として入力されるととも
に、第２の整形用ＮＡＮＤゲート１６の入力信号として
入力され、これら整形用ＮＡＮＤゲート１５，１６およ
び遅延回路１により構成されるＲＳフリップフロップに
よって波形整形され、この波形整形回路１４の整形信号
Ｆo として出力される。On the other hand, FIG. 21A shows a conventional delay circuit 1
FIG. 6 is a circuit diagram showing an example of a waveform shaping circuit using the RS flip-flop. As shown in the figure, the waveform shaping circuit 14 waveform-shapes the inputted signal to be shaped F i and outputs it as a shaped signal F o.
A first shaping NAND gate 15 and a second shaping NAND gate 16, and an inverter 17. Here, the signal to be shaped F i is input as one input signal of the first shaping NAND gate 15 via the inverter 17, and at the same time the second shaping NAND gate 1 is input.
6 is input as one input signal. Also, the first
The output signal of the shaping NAND gate 15 is input as the delayed signal D i of the delay circuit 1, and the delay signal D o of the delay circuit 1 is input as the other input signal of the second shaping NAND gate 16. There is. In addition, the second shaping N
The output signal of the AND gate 16 is the first shaping NAND.
The signal is input as the other input signal of the gate 15 and is output as the shaping signal F o of the waveform shaping circuit 14. According to the waveform shaping circuit 14, the inputted signal to be shaped F i is inputted as an input signal of the first shaping NAND gate 15 via the inverter 17 and is inputted to the second shaping NAND gate 16 as well. The signal is input as a signal, the waveform is shaped by the RS flip-flop configured by the shaping NAND gates 15 and 16 and the delay circuit 1, and is output as the shaping signal F o of the waveform shaping circuit 14.
【００１５】[0015]
【発明が解決しようとする課題】しかし、これら従来の
遅延回路１を用いた波形整形回路６，８，１０，１２，
１４の場合、遅延回路１による遅延時間が短いときはよ
いが、この遅延時間がある程度長いときは、ハザードな
どが生じるという問題があった。However, the waveform shaping circuits 6, 8, 10, 12 using the conventional delay circuit 1 are used.
In the case of No. 14, it is preferable that the delay time by the delay circuit 1 is short, but if this delay time is long to some extent, there is a problem that a hazard or the like occurs.
【００１６】このことを前述したＮＡＮＤゲート７によ
り構成される波形整形回路６を例に説明する。図２０
（ｂ）のタイムチャートに示すように、入力された被整
形信号Ｆi は遅延回路１により一定時間だけ遅らされる
が、この遅延時間がある程度長いときは、遅延信号Ｄo
の立下がりが被整形信号Ｆi の次の周期にまで及ぶこと
になる。このため、ＮＡＮＤゲート７から出力される整
形信号Ｆo には不要なノイズパルスＮが含まれている。
このノイズパルスＮは、被整形信号Ｆi と遅延信号Ｄo
との重なり具合によって、ヒゲ状のハザードとして観測
されたり、あるいは一定の幅をもったパルスとして観測
される。This will be described by taking the waveform shaping circuit 6 composed of the NAND gate 7 described above as an example. Figure 20
As shown in the time chart (b), the input signal to be shaped F i is delayed by the delay circuit 1 for a fixed time, but when this delay time is long to some extent, the delay signal D o
Will fall to the next cycle of the signal to be shaped F i . Therefore, the shaping signal F o output from the NAND gate 7 contains an unnecessary noise pulse N.
This noise pulse N is the signal to be shaped F i and the delayed signal D o.
Depending on how it overlaps with, it is observed as a mustache-shaped hazard, or as a pulse with a certain width.
【００１７】また、従来の遅延回路１をＲＳフリップフ
ロップに用いた波形整形回路１４の場合も、図２１
（ｂ）のタイムチャートに示すように、入力された被整
形信号Ｆ i は遅延回路１によって一定時間だけ遅らされ
て遅延信号Ｄo として出力されるが、この遅延時間があ
る程度長いときは、遅延信号Ｄo の立下がりが被整形信
号Ｆi の次の周期にまで及び、これにより、整形信号Ｆ
o に不要なパルスノイズＮが含まれることがあった。Further, the conventional delay circuit 1 is replaced with an RS flip-flop.
Also in the case of the waveform shaping circuit 14 used for the loop, FIG.
As shown in the time chart of (b), the input adjustment
Shape signal F iIs delayed by the delay circuit 1 for a fixed time
Delay signal DoIs output as
Delay signal DoThe falling edge of
Issue FiUp to the next cycle of
oSometimes included unnecessary pulse noise N.
【００１８】このようなノイズパルスＮは、これらの波
形整形回路６，８，１０，１２，１４の整形信号Ｆo を
入力信号として用いる回路または装置に誤動作を生じさ
せ、ひいては、これらの波形整形回路６，８，１０，１
２，１４が用いられているシステム全体に悪影響を及ぼ
すという問題があった。Such a noise pulse N causes a malfunction in a circuit or a device that uses the shaping signal F o of these waveform shaping circuits 6, 8, 10, 12, and 14 as an input signal, and thus these waveform shaping circuits. Circuits 6, 8, 10, 1
There is a problem in that the entire system in which 2, 2 is used is adversely affected.
【００１９】したがって、従来の遅延回路１を用いた波
形整形回路では、入力される被整形信号Ｆi の周期や、
遅延回路１の遅延時間には一定の制限があった。このた
め、これらの波形整形回路によって得られる整形信号Ｆ
o も制限されたものとなっていた。その結果、従来の遅
延回路１を用いた波形整形回路によって所望の整形信号
Ｆo を得るためには、さらに別の信号を複数入力した
り、あるいは別に複雑な回路を追加する必要があった。Therefore, in the conventional waveform shaping circuit using the delay circuit 1, the cycle of the input shaped signal F i ,
The delay time of the delay circuit 1 has a certain limit. Therefore, the shaping signal F obtained by these waveform shaping circuits is
o was also limited. As a result, in order to obtain a desired shaped signal F o by the conventional waveform shaping circuit using the delay circuit 1, it is necessary to input a plurality of other signals or add another complicated circuit.
【００２０】本発明はこのような問題を解消するために
なされたもので、新たに特別な回路を追加することな
く、遅延時間の制限が少ない波形整形回路を提供し、さ
らに、この波形整形回路に用いるための遅延回路を提供
することを目的とする。The present invention has been made to solve such a problem, and provides a waveform shaping circuit with a limited delay time without newly adding a special circuit. Further, this waveform shaping circuit is provided. It is an object of the present invention to provide a delay circuit for use in.
【００２１】[0021]
【課題を解決するための手段】本発明に従った遅延回路
は、入力された被遅延信号を一定時間だけ遅らせたもの
を遅延信号として出力する遅延回路であって、２つの入
力信号を論理演算したものを出力信号として出力する論
理演算手段を少なくとも２段備えている。ここで、上記
被遅延信号は上記初段の論理演算手段の一方の入力信号
として入力されている。また、上記終段の論理演算手段
の出力信号は上記遅延信号として出力されている。ま
た、上記終段以外の論理演算手段の出力信号は当該次段
の論理演算手段の一方の入力信号として入力されてい
る。さらに、上記被遅延信号は上記すべての論理演算手
段の当該他方の入力信号として入力されている。A delay circuit according to the present invention is a delay circuit for delaying an input delayed signal by a predetermined time and outputting the delayed signal as a delay signal. The two input signals are logically operated. There is provided at least two stages of logical operation means for outputting the output as an output signal. Here, the delayed signal is input as one input signal of the first-stage logical operation means. The output signal of the final-stage logical operation means is output as the delay signal. The output signal of the logic operation means other than the final stage is input as one input signal of the logic operation means of the next stage. Further, the delayed signal is input as the other input signal of all the logical operation means.
【００２２】一方、本発明に従った請求項２に記載の波
形整形回路は、入力された被整形信号を波形整形したも
のを整形信号として出力する波形整形回路であって、入
力された被遅延信号を一定時間だけ遅らせたものを遅延
信号として出力する遅延回路と、２つの入力信号を論理
演算したものを出力信号として出力する整形用論理演算
手段とを備えている。ここで、上記遅延回路は、２つの
入力信号を論理演算したものを出力信号として出力する
遅延用論理演算手段を少なくと２段備え、上記被遅延信
号が上記初段の遅延用論理演算手段の一方の入力信号と
して入力され、上記終段の遅延用論理演算手段の出力信
号が上記遅延信号として出力され、上記終段以外の遅延
用論理演算手段の出力信号が当該次段の遅延用論理演算
手段の一方の入力信号として入力され、上記被遅延信号
が上記すべての遅延用論理演算手段の当該他方の入力信
号として入力されて構成されている。また、上記被整形
信号は上記遅延回路の被遅延信号として入力されるとと
もに、上記整形用論理演算手段の一方の入力信号として
入力されている。また、上記遅延回路の遅延信号は上記
整形用論理演算手段の当該他方の入力信号として入力さ
れている。さらに、上記整形用論理演算手段の出力信号
は上記整形信号として出力されている。On the other hand, a waveform shaping circuit according to a second aspect of the present invention is a waveform shaping circuit for outputting a shaped signal after shaping the inputted shaped signal as a shaped signal. A delay circuit that outputs a signal delayed by a certain time as a delay signal and a shaping logical operation unit that outputs a logical operation of two input signals as an output signal are provided. Here, the delay circuit comprises at least two stages of delay logical operation means for outputting a logical operation of two input signals as an output signal, and the delayed signal is one of the delay stage logical operation means of the first stage. Input as an input signal of the delay logic operation means of the final stage, the output signal of the delay logic operation means of the final stage is output as the delay signal, and the output signals of the delay logic operation means of other than the final stage One of the input signals is input, and the delayed signal is input as the other input signal of all of the delaying logical operation means. The shaped signal is input as the delayed signal of the delay circuit and is also input as one input signal of the shaping logical operation means. The delay signal of the delay circuit is inputted as the other input signal of the shaping logical operation means. Further, the output signal of the shaping logical operation means is output as the shaping signal.
【００２３】また、本発明に従った請求項３に記載の波
形整形回路は、入力された被整形信号を波形整形したも
のを整形信号として出力する波形整形回路であって、入
力された被遅延信号を一定時間だけ遅らせたものを遅延
信号として出力する遅延回路と、２つの入力信号を論理
演算したものを出力信号として出力する第１の整形用論
理演算手段および第２の整形用論理演算手段と、入力信
号の論理状態を反転させたものを出力信号として出力す
る論理反転手段とを備えている。ここで、上記遅延回路
は、２つの入力信号を論理演算したものを出力信号とし
て出力する遅延用論理演算手段を少なくとも２段備え、
上記第１の整形用論理演算手段の出力信号が上記初段の
遅延用論理演算手段の一方の入力信号として入力され、
上記終段の遅延用論理演算手段の出力信号が上記遅延信
号として出力され、上記終段以外の遅延用論理演算手段
の出力信号が当該次段の遅延用論理演算手段の一方の入
力信号として入力され、上記被遅延信号が上記すべての
遅延用論理演算手段の当該他方の入力信号として入力さ
れて構成されている。また、上記被整形信号は上記遅延
回路の被遅延信号として入力され、さらに、上記第２の
整形用論理演算手段の一方の入力信号として入力される
とともに、上記論理反転手段の入力信号として入力され
ている。また、上記遅延回路の遅延信号は上記第２の整
形用論理演算手段の当該他方の入力信号として入力され
ている。また、上記第２の整形用論理演算手段の出力信
号は上記整形信号として出力されるとともに、上記第１
の整形用論理演算手段の一方の入力信号として入力され
ている。さらに、上記論理反転手段の出力信号は上記第
１の整形用論理演算手段の当該他方の入力信号として入
力されている。The waveform shaping circuit according to a third aspect of the present invention is a waveform shaping circuit that outputs a shaped signal after shaping the waveform of the input shaped signal and outputs the delayed signal that has been input. A delay circuit that outputs a signal delayed by a certain time as a delay signal, a first shaping logical operation means and a second shaping logical operation means that output as an output signal a logical operation of two input signals And a logic inverting means for outputting an inverted version of the logic state of the input signal as an output signal. Here, the delay circuit includes at least two stages of delay logical operation means for outputting, as an output signal, a logical operation result of two input signals,
The output signal of the first shaping logical operation means is input as one input signal of the first-stage delay logical operation means,
The output signal of the final-stage delay logical operation means is output as the delay signal, and the output signal of the final-stage delay logical operation means is input as one input signal of the next-stage delay logical operation means. The delayed signal is input as the other input signal of all the delay logical operation means. The shaped signal is input as the delayed signal of the delay circuit, is further input as one input signal of the second shaping logical operation means, and is also input as the input signal of the logic inverting means. ing. The delay signal of the delay circuit is inputted as the other input signal of the second shaping logical operation means. The output signal of the second shaping logical operation means is output as the shaping signal, and the first signal is output.
Is inputted as one input signal of the shaping logical operation means. Further, the output signal of the logic inverting means is input as the other input signal of the first shaping logical operation means.
【００２４】[0024]
【作用】次に、本発明の作用について説明するが、ここ
では説明を簡単にするため、論理演算手段としてＡＮＤ
ゲートまたはＮＡＮＤゲートを用いた場合に限定して説
明する。Next, the operation of the present invention will be described. Here, in order to simplify the description, an AND is used as a logical operation means.
Only the case where a gate or a NAND gate is used will be described.
【００２５】請求項１に記載の遅延回路によれば、被遅
延信号として「０」が入力されると、この被遅延信号
「０」はすべてのＡＮＤゲートの入力信号として入力さ
れるので、遅延信号としては常に「０」が出力される。
このときの遅延信号「０」は、ＡＮＤゲート１つ分の遅
延時間だけ遅れて出力される。According to the delay circuit of the first aspect, when "0" is input as the delayed signal, the delayed signal "0" is input as the input signal of all AND gates, so that the delay is delayed. As a signal, "0" is always output.
The delay signal "0" at this time is output with a delay of one AND gate.
【００２６】一方、被遅延信号として「１」が入力され
ると、この被遅延信号「１」は初段のＡＮＤゲートの双
方の入力信号として入力されるので、初段のＡＮＤゲー
トの出力信号としては「１」が出力される。このときの
出力信号「１」は、ＡＮＤゲート１つ分の遅延時間だけ
遅れて出力される。On the other hand, when "1" is input as the delayed signal, this delayed signal "1" is input as both input signals of the AND gate of the first stage, and therefore, as the output signal of the AND gate of the first stage. "1" is output. The output signal "1" at this time is output with a delay of one AND gate.
【００２７】次いで、この出力信号「１」が次段のＡＮ
Ｄゲートの一方の入力信号として入力され、上記被遅延
信号「１」が当該他方の入力信号として入力されると、
次段のＡＮＤゲートの出力信号としては「１」が出力さ
れる。このときの出力信号「１」はＡＮＤゲート２つ分
の遅延時間だけ遅れて出力される。Next, this output signal "1" is output to the AN of the next stage.
When the delayed signal “1” is input as the other input signal of the D gate,
"1" is output as the output signal of the AND gate in the next stage. The output signal "1" at this time is output with a delay of a delay time of two AND gates.
【００２８】上記を繰り返して、終段よりも１つ前段の
ＡＮＤゲートの出力信号「１」が終段のＡＮＤゲートの
一方の入力信号として入力され、上記被遅延信号「１」
が当該他方の入力信号として入力されると、終段のＡＮ
Ｄゲートの出力信号としては「１」が出力され、この出
力信号「１」が遅延信号として出力される。このときの
遅延信号「１」は、これまでに経たＡＮＤゲートの個数
分の遅延時間だけ遅れて出力される。By repeating the above, the output signal "1" of the AND gate one stage before the final stage is input as one input signal of the AND gate of the final stage, and the delayed signal "1" is given.
Is input as the other input signal, the final AN
"1" is output as the output signal of the D gate, and this output signal "1" is output as the delay signal. The delay signal "1" at this time is output with a delay corresponding to the number of AND gates that have passed until now.
【００２９】したがって、被遅延信号が「０」から
「１」へ立上がる時期は、ＡＮＤゲートの個数分の遅延
時間だけ遅れるが、被遅延信号が「１」から「０」へ立
下がる時期は、ＡＮＤゲート１つ分の遅延時間だけしか
遅れない。Therefore, the delayed signal rises from "0" to "1" by a delay time corresponding to the number of AND gates, but the delayed signal falls from "1" to "0". , AND gate is delayed by only one delay time.
【００３０】また、請求項２に記載の波形整形回路によ
れば、被整形信号は遅延回路の被遅延信号として入力さ
れるとともに、整形用ＡＮＤゲートの一方の入力信号と
して入力される。この被遅延信号は遅延回路によってそ
の立上がり時期だけが一定時間だけ遅れ、その立下がり
時期はほとんど遅れることなく遅延信号として出力され
る。したがって、被整形信号として「０」が入力されて
いる時間が短い場合であっても、遅延信号の立下がり時
期が被整形信号の次の立上がり時期まで遅れることはな
いので、ハザードなどが生じることはない。Further, according to the waveform shaping circuit of the second aspect, the signal to be shaped is input as the delayed signal of the delay circuit and is also input as one input signal of the shaping AND gate. The delayed signal is output by the delay circuit as a delayed signal with its rising timing being delayed by a fixed time and its falling timing being hardly delayed. Therefore, even if "0" is input as the signal to be shaped for a short time, the falling timing of the delayed signal does not delay until the next rising timing of the signal to be shaped, thus causing a hazard. There is no.
【００３１】さらに、請求項３に記載の波形整形回路に
よれば、被整形信号として「０」が入力されると、この
被整形信号「０」は遅延回路の遅延信号として入力さ
れ、さらに第２の整形用ＮＡＮＤゲートの一方の入力信
号として入力されるとともに、論理反転手段の入力信号
として入力される。したがって、第２の整形用ＮＡＮＤ
ゲートの出力信号としては「１」が出力され、この出力
信号「１」が整形信号として出力される。Further, according to the waveform shaping circuit of the third aspect, when "0" is input as the signal to be shaped, the signal "0" to be shaped is input as the delay signal of the delay circuit, and It is inputted as one input signal of the shaping NAND gate 2 and is also inputted as an input signal of the logic inverting means. Therefore, the second shaping NAND
"1" is output as the output signal of the gate, and this output signal "1" is output as the shaping signal.
【００３２】一方、被整形信号として「１」が入力され
ると、前述同様に、この被整形信号「１」は遅延回路の
被遅延信号として入力され、さらに第２の整形用ＮＡＮ
Ｄゲートの一方の入力信号として入力されるとともに、
論理反転手段の入力信号として入力される。したがっ
て、この被整形信号「１」はインバータによってその論
理状態が反転させられ、この論理反転手段の出力信号と
しては「０」が出力される。この論理反転手段の出力信
号「０」は第１の整形用ＮＡＮＤゲートの入力信号とし
て入力されるので、この第１の整形用ＮＡＮＤゲートの
出力信号としては常に「１」が出力される。この出力信
号「１」は、遅延回路が備える初段の遅延用ＡＮＤゲー
トの一方の入力信号として入力されるとともに、上記被
遅延信号「１」が、遅延回路が備えるすべての遅延用Ａ
ＮＤゲートの当該他方の入力信号として入力される。こ
れにより、被整形信号として「１」が入力された当初は
遅延回路の遅延信号として「０」が出力されるが、一定
時間経過後は遅延信号として「１」が出力される。この
遅延信号「１」は第２の整形用ＮＡＮＤゲートの当該他
方の入力信号として入力されることになるので、被整形
信号として「１」が入力されてから一定時間経過後に、
第２の整形用ＮＡＮＤゲートの出力信号として「０」が
出力され、この出力信号「０」が整形信号として出力さ
れる。したがって、遅延信号が「０」から「１」へ立上
がる時期は一定時間だけ遅れるが、遅延信号が「１」か
ら「０」へ立下がる時期はほとんど遅れない。このた
め、被整形信号として「０」が入力されている時間、す
なわち、被整形信号として「１」が入力される間隔が短
い場合であっても、遅延信号の立下がり時期が被整形信
号の次の立上がり時期まで遅れることはないので、ハザ
ードなどが生じることはない。On the other hand, when "1" is input as the shaped signal, this shaped signal "1" is input as the delayed signal of the delay circuit, and the second shaping NAN is input as described above.
While being input as one input signal of the D gate,
It is input as an input signal of the logic inverting means. Therefore, the logic state of the signal to be shaped "1" is inverted by the inverter, and "0" is output as the output signal of the logic inverting means. Since the output signal "0" of the logic inverting means is input as the input signal of the first shaping NAND gate, "1" is always output as the output signal of the first shaping NAND gate. This output signal "1" is input as one input signal of the first-stage delay AND gate included in the delay circuit, and the delayed signal "1" is used for all delay A's included in the delay circuit.
It is input as the other input signal of the ND gate. As a result, when "1" is input as the signal to be shaped, "0" is output as the delay signal of the delay circuit, but "1" is output as the delay signal after the elapse of a certain time. Since this delayed signal "1" is input as the other input signal of the second shaping NAND gate, after a lapse of a fixed time after "1" is input as the signal to be shaped,
"0" is output as the output signal of the second shaping NAND gate, and this output signal "0" is output as the shaping signal. Therefore, the timing when the delay signal rises from "0" to "1" is delayed by a fixed time, but the timing when the delay signal falls from "1" to "0" is hardly delayed. Therefore, even when the time when “0” is input as the signal to be shaped, that is, the interval where “1” is input as the signal to be shaped is short, the falling timing of the delayed signal is Since it will not be delayed until the next rising time, no hazard will occur.
【００３３】[0033]
【実施例】次に、本発明に従った遅延回路およびこの遅
延回路を用いた波形整形回路の実施例について、図面を
参照しながら詳しく説明する。Embodiments of a delay circuit according to the present invention and a waveform shaping circuit using this delay circuit will now be described in detail with reference to the drawings.
【００３４】図１に示すように、本発明に従った遅延回
路２０は、入力された被遅延信号Ｄ i を一定時間だけ遅
らせ、これを遅延信号Ｄo として出力するもので、遅延
要素Ａ1 ，Ａ2 ，…Ａn をｎ段備えている。これらの遅
延要素Ａ1 ，Ａ2 ，…Ａn は、ＮＡＮＤゲート２２とイ
ンバータ２４とが直列に接続されて構成されている。す
なわち、この遅延回路２０は、２つの入力信号ａ，ｂを
論理演算したものを出力信号ｃとして出力する論理演算
手段であるＮＡＮＤゲート２２をｎ個備えている。As shown in FIG. 1, a delay circuit according to the present invention is used.
Path 20 receives the input delayed signal D iIs delayed for a certain time
The delayed signal DoIs output as
Element A1, A2,… AnN stages are provided. These late
Rolling element A1, A2,… AnIs connected to the NAND gate 22
The inverter 24 and the inverter 24 are connected in series. You
That is, the delay circuit 20 outputs the two input signals a and b.
Logical operation that outputs the logical operation as output signal c
It has n NAND gates 22 as means.
【００３５】ここで、被遅延信号Ｄi は初段の遅延要素
Ａ1 を構成するＮＡＮＤゲート２２の一方の入力信号ｂ
として入力されている。また、このＮＡＮＤゲート２２
の出力信号ｃはインバータ２４の入力信号として入力さ
れ、このインバータ２４の出力信号は、その次の段の遅
延要素Ａ2 を構成するＮＡＮＤゲート２２の一方の入力
信号ｂとして入力されている。また、この第２段の遅延
要素Ａ2 を構成するＮＡＮＤゲート２２の出力信号ｃは
インバータ２４の入力信号として入力され、このインバ
ータ２４の出力信号ｄは、その次の段の遅延要素Ａ3 を
構成するＮＡＮＤゲート２２の一方の入力信号として入
力されている。同様にして、第ｎ−１段の遅延要素Ａ
n-1 を構成するインバータの出力信号は、その次の段で
ある終段の遅延要素Ａn を構成するＮＡＮＤゲート２２
の一方の入力信号ｂとして入力されている。さらに、こ
の第ｎ段の遅延要素Ａn を構成するＮＡＮＤゲート２２
の出力信号ｃはインバータ２４の入力信号として入力さ
れ、このインバータ２４の出力信号ｄは遅延信号Ｄo と
して出力されている。一方、被遅延信号Ｄi はこれら遅
延要素Ａ1 ，Ａ2 …Ａn を構成するすべてのＮＡＮＤゲ
ート２２の他方の入力信号ａとして入力されている。Here, the delayed signal D i is one input signal b of the NAND gate 22 constituting the delay element A 1 of the first stage.
Has been entered as. In addition, this NAND gate 22
2 is input as an input signal of the inverter 24, and the output signal of the inverter 24 is input as one input signal b of the NAND gate 22 which constitutes the delay element A 2 of the next stage. Further, the output signal c of the NAND gate 22 which constitutes the delay element A 2 of the second stage is inputted as an input signal of the inverter 24, and the output signal d of the inverter 24 outputs the delay element A 3 of the next stage. It is inputted as one input signal of the NAND gate 22 which constitutes it. Similarly, the delay element A of the (n-1) th stage
The output signal of the inverter forming n-1 is supplied to the NAND gate 22 forming the delay element A n at the final stage which is the next stage.
Is input as one input signal b. Further, the NAND gate 22 which constitutes the delay element A n of the n-th stage
The output signal c is input as the input signal of the inverter 24, and the output signal d of the inverter 24 is output as the delay signal D o . On the other hand, it is input as the other input signal a of all of the NAND gate 22 to be delayed signal D i is constituting these delay elements A 1, A 2 ... A n .
【００３６】すなわち、被遅延信号Ｄi は初段のＮＡＮ
Ｄゲート２２の一方の入力信号ｂとして入力されてい
る。また、終段のＮＡＮＤゲート２２の出力信号ｃはイ
ンバータ２４を介して遅延信号Ｄo として出力されてい
る。また、終段以外のＮＡＮＤゲート２２の出力信号ｃ
はインバータ２４を介してその次の段のＮＡＮＤゲート
２２の一方の入力信号ｂとして入力されている。さら
に、被遅延信号はすべてのＮＡＮＤゲート２２の他方の
入力信号ａとして入力されている。That is, the delayed signal D i is the NAN of the first stage.
It is inputted as one input signal b of the D gate 22. The output signal c of the NAND gate 22 at the final stage is output as a delay signal D o via the inverter 24. In addition, the output signal c of the NAND gate 22 other than the final stage
Is input as one input signal b of the NAND gate 22 of the next stage via the inverter 24. Further, the delayed signal is input as the other input signal a of all the NAND gates 22.
【００３７】次に、この遅延回路２０の動作について、
図２のタイムチャートを参照しながら説明する。Next, regarding the operation of the delay circuit 20,
This will be described with reference to the time chart of FIG.
【００３８】まず、被遅延信号Ｄi として「０」が入力
されると、この被遅延信号「０」は、初段の遅延要素Ａ
1 を構成するＮＡＮＤゲート２２の一方の入力信号ｂと
して入力されるとともに、各遅延要素Ａ1 ，Ａ2 ，…Ａ
n を構成するすべてのＮＡＮＤゲート２２の他方の入力
信号ａとして入力される。したがって、遅延信号Ｄoと
しては常に「０」が出力される。First, when "0" is input as the delayed signal D i , this delayed signal "0" is delayed by the delay element A in the first stage.
The signal is input as one input signal b of the NAND gate 22 constituting 1 and each delay element A 1 , A 2 , ... A.
It is input as the other input signal a of all the NAND gates 22 forming n . Therefore, "0" is always output as the delay signal D o .
【００３９】次いで、被遅延信号Ｄi として「１」が入
力されると、この被遅延信号「１」は初段の遅延要素Ａ
1 を構成するＮＡＮＤゲート２２の一方の入力信号ｂと
して入力されるとともに、各遅延要素Ａ1 ，Ａ2 ，…Ａ
n を構成するすべてのＮＡＮＤゲート２２の他方の入力
信号ａとして入力される。したがって、初段の遅延要素
Ａ1 を構成するＮＡＮＤゲート２２の双方の入力信号
ａ，ｂとして「１」が入力されることになるので、この
ＮＡＮＤゲート２２の出力信号ｃとしては「０」が出力
される。さらに、このＮＡＮＤゲート２２の出力信号ｃ
はインバータ２４の入力信号として入力され、このイン
バータ２４によってその論理状態が反転させられて出力
信号ｄとして「１」が出力される。この出力信号ｄはＮ
ＡＮＤゲート２２およびインバータ２４を経て出力され
ているため、これらのゲート遅延時間によって、ＮＡＮ
Ｄゲート２２の入力信号ｂとして「１」が入力された時
よりも一定時間Ｔ1 だけ遅れて出力されることになる。Next, when "1" is input as the delayed signal D i , this delayed signal "1" is delayed by the delay element A of the first stage.
The signal is input as one input signal b of the NAND gate 22 constituting 1 and each delay element A 1 , A 2 , ... A.
It is input as the other input signal a of all the NAND gates 22 forming n . Therefore, since "1" is input as both input signals a and b of the NAND gate 22 which constitutes the delay element A 1 of the first stage, "0" is output as the output signal c of this NAND gate 22. To be done. Further, the output signal c of this NAND gate 22
Is input as an input signal of the inverter 24, and the logical state thereof is inverted by the inverter 24 and "1" is output as the output signal d. This output signal d is N
Since the signal is output via the AND gate 22 and the inverter 24, the NAN depends on the gate delay time.
The output signal b of the D gate 22 is output with a delay of a predetermined time T 1 from when “1” is input.
【００４０】次に、この初段の遅延要素Ａ1 を構成する
インバータ２４の出力信号「１」は、その次の段の遅延
要素Ａ2 を構成するＮＡＮＤゲート２２の一方の入力信
号ｂとして入力される。したがって、このＮＡＮＤゲー
ト２２の双方の入力信号ａ，ｂとして「１」が入力され
ることになるので、このＮＡＮＤゲート２２の出力信号
ｃとしては「０」が出力される。さらに、このＮＡＮＤ
ゲート２２の出力信号「０」はインバータ２４の入力信
号として入力され、このインバータ２４によってその論
理状態が反転させられ、その出力信号ｄとして「１」が
出力される。この出力信号「１」はＮＡＮＤゲート２２
の入力信号ｂとして「１」が入力された時よりも一定時
間だけ遅れて出力されることになる。したがって、前段
の遅延要素Ａ1 による遅延時間を加えると、さらにその
倍の遅延時間Ｔ2 だけ遅れることになる。Next, the output signal "1" of the inverter 24 constituting the delay element A 1 of the first stage is inputted as one input signal b of the NAND gate 22 constituting the delay element A 2 of the next stage. It Therefore, since "1" is input as both input signals a and b of the NAND gate 22, "0" is output as the output signal c of the NAND gate 22. Furthermore, this NAND
The output signal "0" of the gate 22 is input as an input signal of the inverter 24, the inverter 24 inverts its logic state, and "1" is output as its output signal d. This output signal “1” is output to the NAND gate 22.
The input signal b of "1" is output with a delay of a certain time from when "1" is input. Therefore, if the delay time due to the delay element A 1 in the previous stage is added, the delay time T 2 is further doubled.
【００４１】このような動作を繰り返して、第ｎ−１段
の遅延要素Ａn-1 を構成するインバータの出力信号
「１」が終段の遅延要素Ａn を構成するＮＡＮＤゲート
２２の一方の入力信号ｂとして入力されると、このＮＡ
ＮＤゲート２２の双方の入力信号ａ，ｂとして「１」が
入力されることになるので、このＮＡＮＤゲート２２の
出力信号としては「０」が出力される。さらに、このＮ
ＡＮＤゲート２２の出力信号ｃはインバータ２４の入力
信号として入力され、このインバータ２４によってその
論理状態が反転させられて出力信号ｄとして「１」が出
力される。この出力信号ｄは遅延回路２２の遅延信号ｄ
o となるもので、この遅延信号「１」はこれまでに経た
ＮＡＮＤゲート２２およびインバータ２４の個数に相当
する遅延時間Ｔn だけ遅れて出力される。By repeating the above operation, the output signal "1" of the inverter forming the delay element A n-1 of the n- 1th stage forms one of the NAND gates 22 forming the delay element A n of the final stage. When input as the input signal b, this NA
Since "1" is input as both input signals a and b of the ND gate 22, "0" is output as an output signal of the NAND gate 22. Furthermore, this N
The output signal c of the AND gate 22 is input as an input signal of the inverter 24, the logical state of which is inverted by the inverter 24, and "1" is output as the output signal d. This output signal d is the delay signal d of the delay circuit 22.
made of a o, the delayed signal "1" is output delayed by the delay time T n corresponding to the number of NAND gate 22 and inverter 24 via ever.
【００４２】再び、被遅延信号Ｄi として「０」が入力
されると、この被遅延信号「０」は、初段の遅延要素Ａ
1 を構成するＮＡＮＤゲート２２の一方の入力信号ｂと
して入力されるとともに、各遅延要素Ａ1 ，Ａ2 ，…Ａ
n を構成するすべてのＮＡＮＤゲート２２の他方の入力
信号ａとして入力される。したがって、終段の遅延要素
Ａn を構成するＮＡＮＤゲート２２の他方の入力信号ａ
として「０」が入力されることになるので、このＮＡＮ
Ｄゲート２２の出力信号ｃとしては常に「１」が出力さ
れる。さらに、この出力信号「１」はインバータ２４に
よってその論理状態が反転させられ、遅延信号Ｄo とし
ては「０」が出力される。すなわち、被遅延信号Ｄi と
して「０」が入力された場合は、終段の遅延要素Ａｎを
構成するＮＡＮＤゲート２２およびインバータ２４の２
ゲート分の遅延時間だけ遅れて出力されることになる。When "0" is input again as the delayed signal D i , this delayed signal "0" is delayed by the delay element A in the first stage.
The signal is input as one input signal b of the NAND gate 22 constituting 1 and each delay element A 1 , A 2 , ... A.
It is input as the other input signal a of all the NAND gates 22 forming n . Therefore, the other input signal a of the NAND gate 22 forming the final stage delay element A n
"0" will be input as
As the output signal c of the D gate 22, "1" is always output. Further, the output signal "1" has its logic state inverted by the inverter 24, and "0" is output as the delay signal D o . That is, when “0” is input as the delayed signal D i , the NAND gate 22 and the inverter 24, which form the delay element An at the final stage, are input.
The output is delayed by the delay time of the gate.
【００４３】ここで、第２段の遅延要素Ａ2 を構成する
ＮＡＮＤゲート２２の出力信号ｃに着目すると、この出
力信号ｃの立下がりは第１段の遅延要素Ａ1 により遅ら
された、第２段の遅延要素Ａ2 を構成するＮＡＮＤゲー
ト２２の一方に入力される入力信号ｂの立上がりによっ
て確定する。一方、この出力信号ｃの立上がりは、第２
段の遅延要素Ａ2 を構成するＮＡＮＤゲート２２の他方
に入力される入力信号ａの立下がりによって確定する。
すなわち、この入力信号ａは前段の遅延要素Ａ 1 によっ
て全く遅らされていない被遅延信号Ｄi そのものである
ため、この出力信号ｃの立上がりは被遅延信号Ｄi の立
下がりによって確定する。Here, the delay element A of the second stage2Make up
Focusing on the output signal c of the NAND gate 22, this output
The fall of the force signal c is caused by the delay element A of the first stage.1Delayed by
The second-stage delay element A2NAND game that composes
The rising edge of the input signal b input to one of
To confirm. On the other hand, the rising of the output signal c is the second
Stage delay element A2Of the NAND gates 22 constituting the
It is determined by the falling edge of the input signal a input to.
That is, this input signal a is the delay element A of the preceding stage. 1By
Delayed signal D not delayed at alliIs itself
Therefore, the rising edge of the output signal c depends on the delayed signal D.iStanding
Confirm by falling.
【００４４】したがって、被遅延信号Ｄi が「０」から
「１」へ立上がる時期は一定時間だけ遅れるが、被遅延
信号Ｄi が「１」から「０」へ立下がる時期はほとんど
遅れることはない。[0044] Therefore, it is time that the delay signal D i rises from "0" to "1" is delayed by a certain time, time which the delay signal D i falls from "1" to "0" Most delayed There is no.
【００４５】一方、図３（ａ）は、前述した遅延回路２
０を用いた波形整形回路の一実施例を示す回路図であ
る。同図に示すように、本発明に従った波形整形回路２
６は、入力された被整形信号Ｆi を波形整形し、これを
整形信号Ｆo として出力するもので、前述した遅延回路
２０と、整形用ＮＡＮＤゲート２７とを備えている。こ
の被整形信号Ｆi は遅延回路２０の被遅延信号Ｄi とし
て入力されるとともに、整形用ＮＡＮＤゲート２７の一
方の入力信号として入力されている。また、遅延回路２
０の遅延信号Ｄo は整形用ＮＡＮＤゲート２７の他方の
入力信号として入力されている。さらに、この整形用Ｎ
ＡＮＤゲート２７の出力信号はこの波形整形回路２６の
整形信号Ｆo として出力されている。On the other hand, FIG. 3A shows the delay circuit 2 described above.
FIG. 6 is a circuit diagram showing an example of a waveform shaping circuit using 0. As shown in the figure, the waveform shaping circuit 2 according to the present invention
Reference numeral 6 is for waveform-shaping the inputted signal to be shaped F i and outputting it as a shaping signal F o , which is provided with the delay circuit 20 and the shaping NAND gate 27 described above. The shaped signal F i is input as the delayed signal D i of the delay circuit 20 and is also input as one input signal of the shaping NAND gate 27. In addition, the delay circuit 2
Delay signal D o 0 is inputted as the other input signal shaping NAND gate 27. Furthermore, this shaping N
The output signal of the AND gate 27 is output as the shaping signal F o of the waveform shaping circuit 26.
【００４６】したがって、図３（ｂ）のタイムチャート
に示すように、この波形整形回路２６の被整形信号Ｆi
として「０」が入力されると、この被整形信号「０」は
遅延回路２０の被遅延信号Ｄi として入力されるととも
に、整形用ＮＡＮＤゲート２７の一方の入力信号として
入力される。このため、整形用ＮＡＮＤゲート２７の他
方の入力信号とは無関係に「１」が出力される。よっ
て、この波形整形回路２６の整形信号Ｆo として「１」
が出力されることになる。Therefore, as shown in the time chart of FIG. 3B, the shaped signal F i of the waveform shaping circuit 26 is
When "0" is input as, the shaped signal "0" is input as the delayed signal D i of the delay circuit 20 and also as one input signal of the shaping NAND gate 27. Therefore, "1" is output regardless of the other input signal of the shaping NAND gate 27. Therefore, the shaping signal F o of the waveform shaping circuit 26 is "1".
Will be output.
【００４７】次いで、被整形信号Ｆi として「１」が入
力されると、この被整形信号「１」は遅延回路２０の被
遅延信号Ｄi として入力されるとともに、整形用ＮＡＮ
Ｄゲート２７の一方の入力信号として入力される。この
遅延信号Ｄi は遅延回路２０によって一定時間だけ遅ら
されて遅延信号Ｄo として出力される。したがって、こ
の遅延信号Ｄo として「１」が出力されるまでは「０」
が出力されるため、整形信号Ｆo としては「１」が出力
され続ける。その後、この遅延回路２０の遅延信号Ｄo
として「１」が出力され、この遅延信号「１」が整形用
ＮＡＮＤゲート２７の一方の入力信号として入力される
と、この整形用ＮＡＮＤゲート２７の双方の入力信号と
して「１」が入力されることになる。したがって、この
整形用ＮＡＮＤゲート２７の出力信号として「０」が出
力され、これが整形信号Ｆo として出力されることにな
る。Next, when "1" is input as the signal to be shaped F i , this signal to be shaped "1" is input as the signal to be delayed D i of the delay circuit 20, and at the same time, the shaping NAN.
It is input as one input signal of the D gate 27. This delay signal D i is delayed by the delay circuit 20 for a fixed time and output as a delay signal D o . Therefore, "0" is output until "1" is output as the delay signal D o.
Therefore , “1” is continuously output as the shaping signal F o . After that, the delay signal D o of this delay circuit 20
When the delay signal “1” is input as one input signal of the shaping NAND gate 27, “1” is input as both input signals of the shaping NAND gate 27. It will be. Therefore, "0" is output as the output signal of the shaping NAND gate 27, and this is output as the shaping signal F o .
【００４８】さらに、これに引続いて被整形信号Ｆi と
して「０」が入力されると、この被整形信号「０」は整
形用ＮＡＮＤゲート２７の一方の入力信号として入力さ
れることになるので、整形信号Ｆo としては直ちに
「１」が出力される。すなわち、被整形信号Ｆi が
「０」から「１」へ立上がる時期は一定時間だけ遅れる
ことになるが、被整形信号Ｆi が「１」から「０」へ立
下がる時期はほとんど遅れることはない。このため、被
整形信号Ｆi として「０」が入力されている時間Ｔ、す
なわち被整形信号Ｆi として「１」が出力される間隔が
非常に短い場合であっても、遅延信号Ｄo の立下がり時
期が被整形信号Ｆi の次の立上がり時期よりも遅れるこ
とはないので、ハザードなどの不要なノイズパルスが生
じることはない。Further, when "0" is subsequently input as the signal to be shaped F i , the signal to be shaped "0" is input as one input signal of the shaping NAND gate 27. Therefore, "1" is immediately output as the shaping signal F o . That is, the time when the shaped signal F i rises from “0” to “1” is delayed by a fixed time, but the timing when the shaped signal F i falls from “1” to “0” is almost delayed. There is no. Therefore, even when the interval of "1" is output "0" the time T being input, that is, as the adjusting signal F i as the shaping signal F i is very short, the delay signal D o Since the falling time is not later than the next rising time of the signal to be shaped F i , an unnecessary noise pulse such as a hazard does not occur.
【００４９】このように本発明に従った遅延回路２０を
用いた波形整形回路２６によれば、遅延信号Ｄo の立下
がり時期が被整形信号Ｆi の次の立上がり時期よりも遅
れることはないので、ハザードなどのない所望の整形信
号Ｆo を得ることができる。したがって、この整形信号
Ｆo を何らかの回路または装置の入力信号として用いて
も誤動作などを生じることはない。As described above, according to the waveform shaping circuit 26 using the delay circuit 20 according to the present invention, the fall timing of the delay signal D o is not delayed from the next rise timing of the signal to be shaped F i. Therefore, it is possible to obtain a desired shaped signal F o with no hazard. Therefore, even if this shaped signal F o is used as an input signal of some circuit or device, no malfunction occurs.
【００５０】また、遅延回路２０により遅延時間を長め
に設定することもでき、逆に、入力する被整形信号Ｆi
のパルス間隔Ｔを長めに設定することもできる。すなわ
ち、遅延時間や被整形信号に対する制限が少なく、自由
度の高いものとなる。Further, the delay time can be set longer by the delay circuit 20, and conversely, the signal to be shaped F i to be inputted is inputted.
The pulse interval T can be set to be longer. That is, there is little limitation on the delay time and the signal to be shaped and the degree of freedom is high.
【００５１】さらに、被整形信号Ｆi 以外に複数の特殊
な信号を入力したり、新たに特殊な回路を追加すること
なく、ハザードなどを有効に除去することができるの
で、コスト高になることもない。しかも、従来と同じ程
度の回路規模であるから、信頼性が高いことはもちろ
ん、あらゆる装置にその規模を大きくすることなく適用
することができる。たとえば半導体集積回路装置などで
は、クロック制御信号など様々なタイミングの信号が要
求されるが、この遅延回路２０またはこの遅延回路２０
を用いた波形整形回路２６を適用すれば、複雑なタイミ
ング発生回路などを追加することなく、信頼性の高い所
望の信号を効率よく容易に得ることができる。Further, since it is possible to effectively remove hazards and the like without inputting a plurality of special signals other than the signal to be shaped F i or adding a new special circuit, the cost becomes high. Nor. Moreover, since the circuit scale is about the same as the conventional one, it is not only highly reliable, but also applicable to any device without increasing the scale. For example, in a semiconductor integrated circuit device or the like, signals of various timings such as a clock control signal are required, and the delay circuit 20 or the delay circuit 20 is required.
If the waveform shaping circuit 26 using is applied, a highly reliable desired signal can be efficiently and easily obtained without adding a complicated timing generation circuit or the like.
【００５２】以上、本発明に従った遅延回路およびこの
遅延回路を用いた波形整形回路の一実施例をそれぞれ詳
述したが、本発明は上述した実施例に限定されることな
く、その他の態様でも実施し得るものである。Although the embodiments of the delay circuit according to the present invention and the waveform shaping circuit using the delay circuit have been described in detail above, the present invention is not limited to the above-described embodiments, and other embodiments are possible. However, it can be implemented.
【００５３】たとえば図４に示すように、ＮＯＲゲート
２８とインバータ２９とから構成される遅延要素Ｂ1 ，
Ｂ2 ，…Ｂn をｎ段備えた遅延回路３０であってもよ
い。この遅延回路３０によっても、前述同様に、入力さ
れた被遅延信号Ｄi は一定時間だけ遅らされて遅延信号
Ｄo として出力されるが、このは場合は、被遅延信号Ｄ
i の立下がり時期だけが一定時間遅れ、被遅延信号Ｄi
の立上がり時期はほとんど遅れない。For example, as shown in FIG. 4, a NOR gate
Delay element B composed of 28 and inverter 291，
B2,… BnMay be a delay circuit 30 having n stages
Yes. Even with this delay circuit 30, the input signal is input in the same manner as above.
Delayed signal DiIs delayed by a certain amount of time
DoHowever, in this case, the delayed signal D
iDelayed signal D is delayed for a certain time, delayed signal Di
There is almost no delay in the rise time of.
【００５４】一方、図５（ａ）は、この遅延回路３０を
用いた波形整形回路の一実施例を示す回路図である。同
図に示すように、この波形整形回路３１は、前述した波
形整形回路３０と、ＮＯＲゲート３２とを備えている。
この波形整形回路３１によれば、図５（ｂ）のタイムチ
ャートに示すように、波形整形回路３１に入力される被
整形信号Ｆi の立下がり時期は遅延回路３０によって一
定時間だけ遅れるが、被整形信号Ｆi の立上がり時期は
ほとんど遅れない。したがって、この被整形信号Ｆi と
して「１」が入力されている時間Ｔ、すなわち被整形信
号Ｆi として「０」が入力される間隔が非常に短い場合
であっても、遅延信号Ｄo の立上がり時期が被整形信号
Ｆi の次の立下がり時期よりも遅くなることはないの
で、前述同様に、ハザードなどのノイズパルスが生じる
ことはない。On the other hand, FIG. 5A is a circuit diagram showing an embodiment of a waveform shaping circuit using the delay circuit 30. As shown in the figure, the waveform shaping circuit 31 includes the above-described waveform shaping circuit 30 and a NOR gate 32.
According to the waveform shaping circuit 31, as shown in the time chart of FIG. 5B, the falling timing of the signal to be shaped F i input to the waveform shaping circuit 31 is delayed by the delay circuit 30 by a fixed time. There is almost no delay in the rise time of the shaped signal F i . Therefore, the object to be shaped signal F i as "1" is input time T, i.e. even when the interval of "0" is input as the shaping signal F i is very short, the delay signal D o Since the rising time is not later than the next falling time of the signal to be shaped F i , noise pulses such as hazards are not generated as described above.
【００５５】また図６に示すように、ＮＡＮＤゲート３
３と３つのインバータ３４，３５，３６とから構成され
る遅延要素Ｃ1 ，Ｃ2 ，…Ｃn をｎ段備えた遅延回路３
７であってもよい。この遅延回路３７によれば、入力さ
れた被遅延信号Ｄi の立上がり時期は一定時間だけ遅
れ、一方、入力された被遅延信号Ｄi の立下がり時期は
これらＮＡＮＤゲート３３および３つのインバータ３
４，３５，３６によるゲート遅延時間分だけ遅れること
になる。したがって、この遅延信号Ｄo の立下がり時期
は、前述した遅延回路２０の遅延信号Ｄo の立下がり時
期に比べれば、約２倍程度遅れることになる。一方、図
７（ａ）は、この遅延回路３７を用いた波形整形回路の
一実施例を示す回路図である。同図に示すように、この
波形整形回路３８は、前述した遅延回路３７とＮＡＮＤ
ゲート３９とを備えている。図７（ｂ）のタイムチャー
トに示すように、この遅延回路３７によれば、被遅延信
号Ｄi の立上がり時期だけでなく、立下がりの時期も若
干遅れることになる。このような波形整形回路３８であ
っても、被整形信号Ｆi として「０」が入力される時間
Ｔ、すなわち被整形信号Ｆi として「１」が入力される
間隔がある程度長い場合であれば、ハザードなどの不要
なノイズパルスが生じることはない。Further, as shown in FIG. 6, the NAND gate 3
Delay circuit 3 including n stages of delay elements C 1 , C 2 , ... C n composed of three and three inverters 34, 35, 36.
It may be 7. According to this delay circuit 37, the rise timing of the delayed signal D i input is delayed by a certain time, whereas, the delay signal D i fall timing of these NAND gates 33 and three inverters 3 entered
It will be delayed by the gate delay time of 4, 35, 36. Thus, the falling timing of the delay signal D o is compared to the falling timing of the delay signal D o of the delay circuit 20 described above, it will be delayed by about 2-fold. On the other hand, FIG. 7A is a circuit diagram showing an embodiment of a waveform shaping circuit using the delay circuit 37. As shown in the figure, the waveform shaping circuit 38 includes the delay circuit 37 and the NAND circuit described above.
And a gate 39. As shown in the time chart of FIG. 7B, according to the delay circuit 37, not only the rising timing of the delayed signal D i but also the falling timing thereof is slightly delayed. Even such a waveform shaping circuit 38, in the case interval "1" is input as a time T, i.e. the shaped signal F i to "0" is input as the shaping signal F i is relatively long No unnecessary noise pulse such as hazard will occur.
【００５６】また図８に示すように、ＡＮＤゲート４０
を複数備えた遅延回路４１であってもよい。この遅延回
路４１も、入力された被遅延信号i を一定時間だけ遅ら
せ、これを遅延信号Ｄo として出力するもので、この被
遅延信号Ｄi は初段のＡＮＤゲート４０の一方の入力信
号として入力されている。また、終段のＡＮＤゲート４
０の出力信号は遅延信号Ｄo として出力され、終段以外
のＡＮＤゲート４０の出力信号はその次の段のＡＮＤゲ
ート４０の一方の入力信号として入力されている。さら
に、被遅延信号Ｄi はこれらすべてのＡＮＤゲート４０
の他方の入力信号として入力されている。この遅延回路
４０によると、入力された被遅延信号Ｄ i の立上がり時
期は一定時間だけ遅れるが、被遅延信号Ｄi の立下がり
時期はほとんど遅れない。この遅延回路４１は、本発明
に従った請求項１に記載の遅延回路の最も簡素な実施例
であり、これらのＡＮＤゲート４０が２つの入力信号を
論理演算したものを出力信号として出力する論理演算手
段に相当する。Further, as shown in FIG. 8, the AND gate 40
The delay circuit 41 may include a plurality of delay circuits. This delay times
Path 41 is also the input delayed signaliDelayed by a certain amount of time
The delayed signal DoIs output as
Delay signal DiIs one input signal of the AND gate 40 of the first stage
It is entered as a number. In addition, the final AND gate 4
The output signal of 0 is the delayed signal DoIs output as
The output signal of the AND gate 40 of the
It is input as one input signal of the port 40. Furthermore
The delayed signal DiAre all AND gates 40
Is input as the other input signal. This delay circuit
According to 40, the input delayed signal D iAt the rise of
Delayed by a fixed time, but delayed signal DiFall of
There is almost no time delay. This delay circuit 41 is the same as the delay circuit of the present invention.
A simplest embodiment of the delay circuit according to claim 1 according to
And these AND gates 40 input the two input signals
A logical operator that outputs the result of logical operation as an output signal
Corresponds to a step.
【００５７】これまでに詳述した遅延回路の実施例から
明らかなように、遅延回路が備える論理演算手段の出力
信号はインバータなどを介してその次の段の論理演算手
段の一方の入力信号として入力されていてもよい。As is apparent from the embodiments of the delay circuit detailed above, the output signal of the logical operation means included in the delay circuit is used as one input signal of the logical operation means of the next stage via an inverter or the like. It may have been entered.
【００５８】一方、図９（ａ）は、前述した遅延回路４
１を用いた波形整形回路の一実施例を示す回路図であ
る。同図に示すように、この波形整形回路４２は、前述
した遅延回路４１とＡＮＤゲート４３とを備えている。
この波形整形回路４２によれば、図９（ｂ）のタイムチ
ャートに示すように、被整形信号Ｆi として「０」が入
力されている時間Ｔ、すなわち被整形信号Ｆi として
「１」が入力される間隔が非常に短い場合であっても、
被整形信号Ｆi の立下がり時期はほとんど遅れないの
で、ハザードなどの不要なノイズパルスが生じることは
ない。On the other hand, FIG. 9A shows the delay circuit 4 described above.
FIG. 3 is a circuit diagram showing an example of a waveform shaping circuit using 1; As shown in the figure, the waveform shaping circuit 42 includes the delay circuit 41 and the AND gate 43 described above.
According to the waveform shaping circuit 42, as shown in the time chart of FIG. 9B, the time T during which “0” is input as the signal to be shaped F i, that is, “1” is input as the signal to be shaped F i. Even if the input interval is very short,
Since the fall time of the shaped signal F i is hardly delayed, unnecessary noise pulses such as hazards are not generated.
【００５９】また、図１０は、本発明に従った遅延回路
のさらに他の実施例を示す回路図である。同図に示すよ
うに、この遅延回路４４は、ｎ段の遅延要素Ａ1 ，
Ａ2 ，…Ａn を備え、さらに、初段の遅延要素Ａ1 を構
成するＮＡＮＤゲート２２の一方の入力端子に２つのイ
ンバータ４５，４６が直列に接続され、被遅延信号Ｄi
がこれらのインバータ４５，４６を介して入力されるよ
うに構成されている。この遅延回路４４によれば、被遅
延信号Ｄi の立上がり時期はこれらインバータ４５，４
６のゲート遅延時間分だけ、さらに遅れることになる。
また図示は省略するが、この遅延回路４４を用いて波形
整形回路を構成することも可能で、この場合も前述同様
に、被遅延信号Ｄi の立下がり時期はほとんど遅れない
ので、ハザードなどの不要なノイズパルスが生じること
はない。FIG. 10 is a circuit diagram showing still another embodiment of the delay circuit according to the present invention. As shown in the figure, the delay circuit 44 includes n stages of delay elements A 1 ,
A 2, ... comprises a A n, further one two inverters 45 and 46 to the input terminal of the NAND gate 22 constituting the delay element A 1 of the first stage are connected in series, the delay signal D i
Are input via these inverters 45 and 46. According to the delay circuit 44, the rising timing of the delayed signal D i is determined by the inverters 45, 4
It will be further delayed by 6 gate delay times.
Although illustration is omitted, it is also possible to configure a waveform shaping circuit by using the delay circuit 44. In this case as well, since the fall timing of the delayed signal D i is almost not delayed in the same manner as described above, a hazard or the like is generated. No unnecessary noise pulse is generated.
【００６０】また、図１１は、本発明に従った遅延回路
のさらに他の実施例を示す回路図である。同図に示すよ
うに、この遅延回路４７は、ｎ段の遅延要素Ａ1 ，
Ａ2 ，…Ａn を備え、さらに初段の遅延要素Ａ1 を構成
するＮＡＮＤゲート２２の一方の入力端子にＲＣによる
遅延回路４８が接続され、被遅延信号Ｄi がこの遅延回
路４８を介して入力されるように構成されている。この
ＲＣによる遅延回路４８は、前述した従来の遅延回路３
と同一構成で、入力された被遅延信号Ｄi はインバータ
４９を介してＲＣ回路に入力され、さらにシュミットイ
ンバータ５０によって波形整形された後、初段の遅延要
素Ａ1 を構成するＮＡＮＤゲート２２の一方の入力信号
ｂとして入力されている。この遅延回路４７によって
も、前述した遅延回路４４と同様に、被遅延信号Ｄi の
立上がり時期だけが十分に遅れ、被遅延信号Ｄi の立下
がり時期はほとんど遅れない。FIG. 11 is a circuit diagram showing still another embodiment of the delay circuit according to the present invention. As shown in the figure, the delay circuit 47 includes n stages of delay elements A 1 ,
A delay circuit 48 formed of RC is connected to one input terminal of a NAND gate 22 which comprises A 2 , ..., A n and which constitutes the delay element A 1 of the first stage, and the delayed signal D i passes through this delay circuit 48. It is configured to be input. The RC delay circuit 48 is the same as the conventional delay circuit 3 described above.
In the same configuration as described above, the input delayed signal D i is input to the RC circuit via the inverter 49, and after the waveform is shaped by the Schmitt inverter 50, one of the NAND gates 22 forming the delay element A 1 of the first stage. Is input as the input signal b. With this delay circuit 47 as well, similar to the delay circuit 44 described above, only the rising timing of the delayed signal D i is sufficiently delayed and the falling timing of the delayed signal D i is hardly delayed.
【００６１】一方、図１２（ａ）は、本発明に従った遅
延回路をＲＳフリップフロップに適用した波形整形回路
の一実施例を示す回路図である。同図に示すように、こ
の波形整形回路５１は、入力された被整形信号Ｆi を波
形整形し、これを整形信号Ｆ o として出力するもので、
入力された被遅延信号Ｄi を一定時間だけ遅らせたもの
を遅延信号Ｄo として出力する遅延回路５２と、第１の
整形用ＮＡＮＤゲート５３および第２の整形用ＮＡＮＤ
ゲート５４と、論理反転手段であるインバータ５５とを
備えている。On the other hand, FIG. 12 (a) shows the delay according to the present invention.
Waveform shaping circuit applying delay circuit to RS flip-flop
It is a circuit diagram which shows one Example. As shown in the figure,
The waveform shaping circuit 51 of theiThe wave
Shape shaping and shape this signal F oIs output as
Input delayed signal DiDelayed by a certain amount of time
Delay signal DoDelay circuit 52 for outputting as
Shaping NAND gate 53 and second shaping NAND
The gate 54 and the inverter 55 which is the logic inverting means
I have it.
【００６２】この遅延回路５２は、ＮＡＮＤゲート２２
とインバータ２４とから構成される遅延要素Ａ1 ，
Ａ2 ，…Ａn をｎ段備えている。ここで、第１の整形用
ＮＡＮＤゲート５３の出力信号は２つのインバータ５
６，５７を介して初段の遅延要素Ａ 1 を構成する遅延用
ＮＡＮＤゲート２２の一方の入力信号として入力されて
いる。また、終段の遅延要素Ａn を構成する遅延用ＮＡ
ＮＤゲート２２の出力信号はインバータ２４を介して遅
延信号Ｄo として出力されている。また、終段の遅延要
素Ａn 以外の遅延要素Ａ1 ，Ａ2 ，…Ａn-1 を構成する
各遅延用ＮＡＮＤゲート２２の出力信号はインバータ２
４を介してその次の段の遅延要素Ａ2 ，Ａ3 ，…Ａn を
構成する遅延用ＮＡＮＤゲート２２の一方の入力信号と
して入力されている。そして、被遅延信号Ｄi はこれら
遅延要素Ａ1 ，Ａ2 ，…Ａn を構成するすべての遅延用
ＮＡＮＤゲート２２の他方の入力信号として入力されて
いる。The delay circuit 52 includes the NAND gate 22.
And delay element A composed of an inverter 241，
A2,… AnN stages are provided. Where for the first shaping
The output signal of the NAND gate 53 is the two inverters 5
First delay element A through 6,57 1For delays that make up
Input as one input signal of NAND gate 22
There is. Also, the delay element A at the final stagenNA for delay
The output signal of the ND gate 22 is delayed by the inverter 24.
Delay signal DoIs output as. Also, the final delay is required.
Element AnOther delay elements A1, A2,… An-1Make up
The output signal of each delay NAND gate 22 is the inverter 2
4 through the delay element A of the next stage2, A3,… AnTo
One of the input signals of the delay NAND gate 22
Has been entered. And the delayed signal DiAre these
Delay element A1, A2,… AnFor all the delays that make up
Input as the other input signal of NAND gate 22
There is.
【００６３】また、被整形信号Ｆi は遅延回路５２の被
遅延信号Ｄi として入力され、さらに、第２の整形用Ｎ
ＡＮＤゲート５４の一方の入力信号として入力されると
ともに、インバータ５５の入力信号として入力されてい
る。また、遅延回路５２の遅延信号Ｄo は第２の整形用
ＮＡＮＤゲート５４の他方の入力信号として入力されて
いる。また、第２の整形用ＮＡＮＤゲート５４の出力信
号は整形信号Ｆo として出力されるとともに、第１の整
形用ＮＡＮＤゲート５３の一方の入力信号として入力さ
れている。さらに、インバータ５５の出力信号は第１の
整形用ＮＡＮＤゲート５３の他方の入力信号として入力
されている。The shaped signal F i is input as the delayed signal D i of the delay circuit 52, and further, the second shaping N
The signal is inputted as one input signal of the AND gate 54 and also as an input signal of the inverter 55. The delay signal Do of the delay circuit 52 is input as the other input signal of the second shaping NAND gate 54. The output signal of the second shaping NAND gate 54 is output as the shaping signal F o and is also input as one input signal of the first shaping NAND gate 53. Further, the output signal of the inverter 55 is input as the other input signal of the first shaping NAND gate 53.
【００６４】この波形整形回路５１によれば、図１２
（ｂ）のタイムチャートに示すように、まず、被整形信
号Ｆi として「０」が入力されると、この被整形信号
「０」は第２の整形用ＮＡＮＤゲート５４の一方の入力
信号として入力されるとともに、インバータ５５の入力
信号として入力される。また、この被整形信号「０」は
遅延回路５２の被遅延信号Ｄi として入力され、遅延回
路５２の各遅延要素Ａ1 ，Ａ2 ，…Ａn を構成するすべ
ての遅延用ＮＡＮＤゲート２２の入力信号として入力さ
れる。したがって、この第２の整形用ＮＡＮＤゲート５
４の少なくとも一方の入力信号として「０」が入力され
ているので、この第２の整形用ＮＡＮＤゲート２２の出
力信号としては常に「１」が出力され、この出力信号
「１」が整形信号Ｆo として出力される。According to this waveform shaping circuit 51, as shown in FIG.
As shown in the time chart of (b), first, when “0” is input as the signal to be shaped F i , this signal to be shaped “0” is input as one input signal of the second shaping NAND gate 54. It is input as well as being input as an input signal of the inverter 55. Further, the object to be shaped signal "0" is inputted as the delayed signal D i of the delay circuit 52, the delay element A 1, A 2 of the delay circuit 52, ... of all the delay for NAND gate 22 constituting the A n It is input as an input signal. Therefore, this second shaping NAND gate 5
Since "0" is input as at least one of the input signals of 4, the output signal of the second shaping NAND gate 22 is always "1", and this output signal "1" is the shaping signal F. Output as o .
【００６５】次いで、被整形信号Ｆi として「１」が入
力されると、前述同様に、この被整形信号「１」は第２
の整形用ＮＡＮＤゲート５４の一方の入力信号として入
力されるとともに、インバータ５５の入力信号として入
力される。また、この被整形信号「１」は遅延回路５２
の被遅延信号Ｄi としても入力される。したがって、被
整形信号「１」はインバータ５５によってその論理状態
を反転させられ、このインバータ５５の出力信号として
は「０」が出力される。このインバータ５５の出力信号
「０」は第１の整形用ＮＡＮＤゲート５３の一方の入力
信号として入力されるので、この第１のＮＡＮＤゲート
５３の出力信号としては常に「１」が出力される。この
第１の整形用ＮＡＮＤゲート５３の出力信号「１」は、
２つのインバータ５６，５７を介して、遅延回路５２が
備える初段の遅延要素Ａ1 を構成する遅延用ＮＡＮＤゲ
ート２２の一方の入力信号として入力される。他方、こ
の遅延回路５２に入力された被遅延信号「１」は、この
遅延回路５２が備える各遅延要素Ａ1 ，Ａ2 ，…Ａn を
構成するすべての遅延用ＡＮＤゲートの他方の入力信号
として入力される。これにより、被整形信号Ｆi として
「１」が入力された当初は遅延回路５２の遅延信号Ｄo
として「０」が出力されるが、一定時間経過後は遅延信
号Ｄo として「１」が出力される。この遅延信号Ｄo は
第２の整形用ＮＡＮＤ５４の他方の入力信号として入力
されることになるので、被整形信号Ｆ i として「１」が
入力されてから一定時間経過後に、第２の整形用ＮＡＮ
Ｄゲート５４の出力信号として「０」が出力され、この
出力信号「０」が整形信号Ｆoとして出力されることに
なる。Next, the shaped signal FiEnter "1" as
When applied, the signal to be shaped "1" becomes the second signal as described above.
Input as one input signal of the shaping NAND gate 54 of
Input, and input as an input signal to the inverter 55.
I will be forced. Further, the signal to be shaped “1” is sent to the delay circuit 52.
Delayed signal DiWill also be entered. Therefore, the
The shaping signal "1" is converted into its logical state by the inverter 55.
As the output signal of this inverter 55
Is output as "0". Output signal of this inverter 55
“0” is one input of the first shaping NAND gate 53
Since it is input as a signal, this first NAND gate
As the output signal of 53, "1" is always output. this
The output signal “1” of the first shaping NAND gate 53 is
The delay circuit 52 is connected via the two inverters 56 and 57.
First-stage delay element A provided1NAND gate for delay
It is input as one input signal of the port 22. On the other hand, this
The delayed signal “1” input to the delay circuit 52 of
Each delay element A included in the delay circuit 521, A2,… AnTo
The other input signal of all the configured delay AND gates
Is entered as. As a result, the signal to be shaped FiAs
Initially when "1" is input, the delay signal D of the delay circuit 52o
"0" is output as
Issue DoIs output as "1". This delayed signal DoIs
Input as the other input signal of the second shaping NAND 54
Signal to be shaped F iAs "1"
The second shaping NAN after a certain time has elapsed since the input
"0" is output as the output signal of the D gate 54, and
Output signal “0” is shaped signal FoTo be output as
Become.
【００６６】再び、被整形信号Ｆi として「０」が入力
されると、この被整形信号「０」は第２の整形用ＮＡＮ
Ｄゲート５４の一方の入力信号として入力されるので、
整形信号Ｆo としては直ちに「１」が出力される。他
方、この被整形信号「０」は遅延回路５２の被遅延信号
Ｄi として入力され、この遅延回路５２が備える各遅延
要素Ａ1 ，Ａ2 ，…Ａn を構成するすべてのＮＡＮＤゲ
ート２２の入力信号として入力されるので、この遅延回
路５２の遅延信号Ｄo としては直ちに「０」が出力され
る。したがって、被整形信号Ｆi の立上がり時期は一定
時間だけ遅れるが、その立下がり時期はほとんど遅れな
い。When "0" is input again as the shaped signal F i , the shaped signal "0" is changed to the second shaping NAN.
Since it is input as one input signal of the D gate 54,
As the shaping signal F o , “1” is immediately output. On the other hand, the object to be shaped signal "0" is inputted as the delayed signal D i of the delay circuit 52, the delay element A 1, A 2 the delay circuit 52 comprises, ... of all the NAND gate 22 constituting the A n Since it is input as an input signal, "0" is immediately output as the delay signal D o of the delay circuit 52. Therefore, the rise time of the shaped signal F i is delayed by a fixed time, but the fall time thereof is hardly delayed.
【００６７】この波形整形回路５１によれば、被整形信
号Ｆi として「０」が入力されている時間Ｔ、すなわち
被整形信号Ｆi として「１」が入力される間隔が短い場
合であっても、遅延回路５２の遅延信号Ｄo の立下がり
時期が被整形信号Ｆi の次の立上がり時期まで遅れるこ
とはないので、ハザードなどの不要なノイズパルスなど
が生じることはない。[0067] According to the waveform shaping circuit 51, even when the interval "1" is input, "0" the time T being input, that is, as the adjusting signal F i as the shaping signal F i is short However, since the falling timing of the delay signal D o of the delay circuit 52 does not delay until the next rising timing of the signal to be shaped F i , unnecessary noise pulses such as hazards will not occur.
【００６８】また図１３（ａ）に示すように、ＮＯＲゲ
ート５８，５９により構成されるＲＳフリップフロップ
に、本発明に従った遅延回路６０を適用してもよい。こ
の波形整形回路６１は、前述した波形整形回路５１を構
成するすべてのＮＡＮＤゲート２２，５３，５４に代え
て、ＮＯＲゲート２８，５８，５９を用いたものであ
る。As shown in FIG. 13A, the delay circuit 60 according to the present invention may be applied to the RS flip-flop formed by the NOR gates 58 and 59. This waveform shaping circuit 61 uses NOR gates 28, 58, 59 in place of all the NAND gates 22, 53, 54 constituting the waveform shaping circuit 51 described above.
【００６９】この波形整形回路６１の動作は、図１３
（ｂ）のタイムチャートに示すように、前述した波形整
形回路５１の動作とその論理状態が反転したものにな
る。すなわち、被整形信号Ｆi が立下がる時期は一定時
間だけ遅れるが、被整形信号Ｆiが立上がる時期はほと
んど遅れない。したがって、被整形信号Ｆi として
「１」が入力されている時間Ｔ、すなわち被整形信号Ｆ
i として「０」が入力される間隔が短い場合であって
も、遅延信号Ｄo の立上がり時期が被整形信号Ｆi の次
の立下がり時期より遅れることはないので、ハザードな
どの不要なノイズパルスが生じることはない。The operation of the waveform shaping circuit 61 is shown in FIG.
As shown in the time chart of (b), the operation of the above-described waveform shaping circuit 51 and its logic state are reversed. That is, the fall time of the shaped signal F i is delayed by a fixed time, but the rise time of the shaped signal F i is hardly delayed. Therefore, the time T during which "1" is input as the shaped signal F i , that is, the shaped signal F i
Even when the interval at which "0" is input as i is short, the rising timing of the delay signal D o is not delayed from the next falling timing of the signal to be shaped F i , so unnecessary noise such as a hazard is generated. No pulse occurs.
【００７０】また、本発明に従った遅延回路が備える論
理演算手段の数は多いほどその遅延時間が長くなるが、
その数は特に限定されるものでなく、少なくとも２段以
上あればよい。また、本発明に従った遅延回路は上述し
た波形整形回路以外のものに用いることも可能で、その
用途は波形整形回路だけに限定されるものではない。さ
らに、本発明に従った遅延回路およびこの遅延回路を用
いた波形整形回路はシリコン基板上にモノシリックに形
成し、ＩＣ素子として構成してもよいなど、本発明は当
業者の知識に基づき種々なる改良、修正、変形を加えた
態様で実施し得るものである。Further, the delay time becomes longer as the number of logical operation means provided in the delay circuit according to the present invention becomes longer.
The number is not particularly limited and may be at least two stages or more. Further, the delay circuit according to the present invention can be used in other than the above-mentioned waveform shaping circuit, and its application is not limited to the waveform shaping circuit. Further, the delay circuit according to the present invention and the waveform shaping circuit using the delay circuit may be monolithically formed on a silicon substrate and configured as an IC element. The present invention is various based on the knowledge of those skilled in the art. It can be implemented in a mode in which improvements, modifications and variations are added.
【００７１】[0071]
【発明の効果】本発明に従った請求項１に記載の遅延回
路によれば、被遅延信号の立上がり時期または立下がり
時期だけが遅れ、その立下がり時期または立上がり時期
は遅れることはない。According to the delay circuit of the first aspect of the present invention, only the rising timing or falling timing of the delayed signal is delayed, and the falling timing or rising timing is not delayed.
【００７２】また、本発明に従った請求項２に記載の波
形整形回路によれば、本発明に従った請求項１に記載の
遅延回路を用いているため、入力される被整形信号のパ
ルス間隔が短い場合であっても、ハザードなどの不要な
ノイズパルスが生じることはない。このため、入力され
た被整形信号を的確に波形整形し、所望の整形信号を得
ることができる。According to the waveform shaping circuit according to the second aspect of the present invention, since the delay circuit according to the first aspect of the present invention is used, the pulse of the input signal to be shaped is input. Even if the interval is short, an unnecessary noise pulse such as a hazard does not occur. Therefore, it is possible to accurately shape the waveform of the input shaped signal and obtain a desired shaped signal.
【００７３】さらに、本発明に従った請求項３に記載の
波形整形回路によれば、前述同様に、入力される被整形
信号のパルス間隔が短い場合であっても、ハザードなど
の不要なノイズパルスが生じることはなく、所望の整形
信号を得ることができるなど、本発明は種々の優れた効
果を奏する。Further, according to the waveform shaping circuit of the third aspect of the present invention, as described above, even when the pulse interval of the input signal to be shaped is short, unnecessary noise such as a hazard is generated. The present invention exerts various excellent effects such as generation of a desired shaping signal without generation of pulses.
【図１】本発明に従った遅延回路を示す図であり、
（ａ）は遅延回路の回路記号、（ｂ）はこの遅延回路の
回路図である。FIG. 1 shows a delay circuit according to the invention,
(A) is a circuit symbol of a delay circuit, (b) is a circuit diagram of this delay circuit.
【図２】図１に示した遅延回路の動作を示すタイムチャ
ートである。FIG. 2 is a time chart showing the operation of the delay circuit shown in FIG.
【図３】本発明に従った波形整形回路を示す図であり、
（ａ）はこの波形整形回路の回路図、（ｂ）はこの波形
整形回路の動作を示すタイムチャートである。FIG. 3 shows a waveform shaping circuit according to the present invention,
(A) is a circuit diagram of the waveform shaping circuit, and (b) is a time chart showing the operation of the waveform shaping circuit.
【図４】本発明に従った遅延回路の他の実施例を示す図
であり、（ａ）は遅延回路の回路記号、（ｂ）はこの遅
延回路の回路図である。FIG. 4 is a diagram showing another embodiment of the delay circuit according to the present invention, (a) is a circuit symbol of the delay circuit, and (b) is a circuit diagram of the delay circuit.
【図５】本発明に従った波形整形回路の他の実施例を示
す図であり、（ａ）はこの波形整形回路の回路図、
（ｂ）はこの波形整形回路の動作を示すタイムチャート
である。FIG. 5 is a diagram showing another embodiment of the waveform shaping circuit according to the present invention, in which (a) is a circuit diagram of the waveform shaping circuit;
(B) is a time chart showing the operation of this waveform shaping circuit.
【図６】本発明に従った遅延回路のさらに他の実施例を
示す図であり、（ａ）は遅延回路の回路記号、（ｂ）は
この遅延回路の回路図である。6A and 6B are diagrams showing still another embodiment of the delay circuit according to the present invention, FIG. 6A is a circuit symbol of the delay circuit, and FIG. 6B is a circuit diagram of the delay circuit.
【図７】本発明に従った波形整形回路のさらに他の実施
例を示す図であり、（ａ）はこの波形整形回路の回路
図、（ｂ）はこの波形整形回路の動作を示すタイムチャ
ートである。7A and 7B are diagrams showing still another embodiment of the waveform shaping circuit according to the present invention, FIG. 7A is a circuit diagram of the waveform shaping circuit, and FIG. 7B is a time chart showing the operation of the waveform shaping circuit. Is.
【図８】本発明に従った遅延回路のさらに他の実施例を
示す図であり、（ａ）は遅延回路の回路記号、（ｂ）は
この遅延回路の回路図である。FIG. 8 is a diagram showing still another embodiment of a delay circuit according to the present invention, (a) is a circuit symbol of the delay circuit, and (b) is a circuit diagram of the delay circuit.
【図９】本発明に従った波形整形回路のさらに他の実施
例を示す図であり、（ａ）はこの波形整形回路の回路
図、（ｂ）はこの波形整形回路の動作を示すタイムチャ
ートである。9A and 9B are diagrams showing still another embodiment of the waveform shaping circuit according to the present invention, FIG. 9A is a circuit diagram of the waveform shaping circuit, and FIG. 9B is a time chart showing the operation of the waveform shaping circuit. Is.
【図１０】本発明に従った遅延回路のさらに他の実施例
を示す回路図である。FIG. 10 is a circuit diagram showing still another embodiment of the delay circuit according to the present invention.
【図１１】本発明に従った遅延回路のさらに他の実施例
を示す回路図である。FIG. 11 is a circuit diagram showing still another embodiment of the delay circuit according to the present invention.
【図１２】本発明に従った波形整形回路のさらに他の実
施例を示す図であり、（ａ）はこの波形整形回路の回路
図、（ｂ）はこの波形整形回路の動作を示すタイムチャ
ートである。12A and 12B are diagrams showing still another embodiment of the waveform shaping circuit according to the present invention, FIG. 12A is a circuit diagram of the waveform shaping circuit, and FIG. 12B is a time chart showing the operation of the waveform shaping circuit. Is.
【図１３】本発明に従った波形整形回路のさらに他の実
施例を示す図であり、（ａ）はこの波形整形回路の回路
図、（ｂ）はこの波形整形回路の動作を示すタイムチャ
ートである。13A and 13B are diagrams showing still another embodiment of the waveform shaping circuit according to the present invention, FIG. 13A is a circuit diagram of the waveform shaping circuit, and FIG. 13B is a time chart showing the operation of the waveform shaping circuit. Is.
【図１４】従来の遅延回路の一例を示す図であり、
（ａ）は遅延回路の回路記号、（ｂ）はこの遅延回路の
回路図である。FIG. 14 is a diagram showing an example of a conventional delay circuit,
(A) is a circuit symbol of a delay circuit, (b) is a circuit diagram of this delay circuit.
【図１５】従来の遅延回路の他の例を示す回路図であ
る。FIG. 15 is a circuit diagram showing another example of a conventional delay circuit.
【図１６】図１４に示した従来の遅延回路を用いた波形
整形回路の一例を示す図であり、（ａ）はこの波形整形
回路の回路図、（ｂ）はこの波形整形回路の動作を示す
タイムチャートである。16 is a diagram showing an example of a waveform shaping circuit using the conventional delay circuit shown in FIG. 14, (a) is a circuit diagram of the waveform shaping circuit, and (b) is an operation of the waveform shaping circuit. It is a time chart shown.
【図１７】図１４に示した従来の遅延回路を用いた波形
整形回路の他の例を示す図であり、（ａ）はこの波形整
形回路の回路図、（ｂ）はこの波形整形回路の動作を示
すタイムチャートである。17 is a diagram showing another example of the waveform shaping circuit using the conventional delay circuit shown in FIG. 14, (a) is a circuit diagram of the waveform shaping circuit, and (b) is a diagram of the waveform shaping circuit. It is a time chart which shows operation.
【図１８】図１４に示した従来の遅延回路を用いた波形
整形回路のさらに他の例を示す図であり、（ａ）はこの
波形整形回路の回路図、（ｂ）はこの波形整形回路の動
作を示すタイムチャートである。FIG. 18 is a diagram showing still another example of the waveform shaping circuit using the conventional delay circuit shown in FIG. 14, (a) is a circuit diagram of this waveform shaping circuit, and (b) is this waveform shaping circuit. 3 is a time chart showing the operation of FIG.
【図１９】図１４に示した従来の遅延回路を用いた波形
整形回路のさらに他の例を示す図であり、（ａ）はこの
波形整形回路の回路図、（ｂ）はこの波形整形回路の動
作を示すタイムチャートである。19 is a diagram showing still another example of the waveform shaping circuit using the conventional delay circuit shown in FIG. 14, (a) is a circuit diagram of this waveform shaping circuit, and (b) is this waveform shaping circuit. 3 is a time chart showing the operation of FIG.
【図２０】図１４に示した遅延回路を用いた波形整形回
路の問題点を説明するための図であり、（ａ）は図１４
に示した遅延回路を用いた波形整形回路の回路図で、
（ｂ）はこの波形整形回路の動作を示すタイムチャート
である。20 is a diagram for explaining the problem of the waveform shaping circuit using the delay circuit shown in FIG. 14, and FIG.
In the circuit diagram of the waveform shaping circuit using the delay circuit shown in,
(B) is a time chart showing the operation of this waveform shaping circuit.
【図２１】図１４に示した遅延回路をＲＳフリップフロ
ップに適用した波形整形回路の一例を示す図であり、
（ａ）はこの波形整形回路の回路図、（ｂ）はこの波形
整形回路の問題点を説明するため、その動作を示すタイ
ムチャートである。21 is a diagram showing an example of a waveform shaping circuit in which the delay circuit shown in FIG. 14 is applied to an RS flip-flop,
(A) is a circuit diagram of this waveform shaping circuit, and (b) is a time chart showing its operation for explaining the problems of this waveform shaping circuit.
２０，３０，３７，４１，４４，４７，５２，６０ 遅
延回路 ２２，３３ （遅延用）ＮＡＮＤゲート ２８ （遅延用）ＮＯＲゲート ４０ （遅延用）ＡＮＤゲート ２６，３１，３８，４２，５１，６１ 波形整形回路 ２７，３９，４３ 整形用ＮＡＮＤゲート ３２ 整形用ＮＯＲゲート ５３ 第１の整形用ＮＡＮＤゲート ５８ 第１の整形用ＮＯＲゲート ５４ 第２の整形用ＮＡＮＤゲート ５９ 第２の整形用ＮＯＲゲート ５５ インバータ Ｄi 被遅延信号 Ｄo 遅延信号 Ｆi 被整形信号 Ｆo 整形信号20, 30, 37, 41, 44, 47, 52, 60 Delay circuit 22, 33 (for delay) NAND gate 28 (for delay) NOR gate 40 (for delay) AND gate 26, 31, 38, 42, 51, 61 Waveform Shaping Circuits 27, 39, 43 Shaping NAND Gate 32 Shaping NOR Gate 53 First Shaping NAND Gate 58 First Shaping NOR Gate 54 Second Shaping NAND Gate 59 Second Shaping NOR Gate 55 Inverter D i Delayed signal D o Delayed signal F i Shaped signal F o Shaped signal
Claims (3)
らせたものを遅延信号として出力する遅延回路であっ
て、 ２つの入力信号を論理演算したものを出力信号として出
力する論理演算手段を少なくとも２段備え、 前記被遅延信号が前記初段の論理演算手段の一方の入力
信号として入力され、 前記終段の論理演算手段の出力信号が前記遅延信号とし
て出力され、 前記終段以外の論理演算手段の出力信号が当該次段の論
理演算手段の一方の入力信号として入力され、 前記被遅延信号が前記すべての論理演算手段の当該他方
の入力信号として入力されて構成された遅延回路。1. A delay circuit for delaying an input delayed signal by a fixed time and outputting the delayed signal as a delay signal, wherein at least logical operation means for outputting a logical operation result of two input signals as an output signal. Two stages are provided, the delayed signal is input as one input signal of the first stage logical operation unit, the output signal of the final stage logical operation unit is output as the delay signal, and a logical operation unit other than the final stage Of the delay operation circuit is input as one input signal of the logic operation means of the next stage, and the delayed signal is input as the other input signal of all the logic operation means.
のを整形信号として出力する波形整形回路であって、 入力された被遅延信号を一定時間だけ遅らせたものを遅
延信号として出力する遅延回路と、２つの入力信号を論
理演算したものを出力信号として出力する整形用論理演
算手段とを備え、 前記遅延回路が、２つの入力信号を論理演算したものを
出力信号として出力する遅延用論理演算手段を少なくと
も２段備え、前記被遅延信号が前記初段の遅延用論理演
算手段の一方の入力信号として入力され、前記終段の遅
延用論理演算手段の出力信号が前記遅延信号として出力
され、前記終段以外の遅延用論理演算手段の出力信号が
当該次段の遅延用論理演算手段の一方の入力信号として
入力され、前記被遅延信号が前記すべての遅延用論理演
算手段の当該他方の入力信号として入力されて構成さ
れ、 前記被整形信号が前記遅延回路の被遅延信号として入力
されるとともに、前記整形用論理演算手段の一方の入力
信号として入力され、 前記遅延回路の遅延信号が前記整形用論理演算手段の当
該他方の入力信号として入力され、 前記整形用論理演算手段の出力信号が前記整形信号とし
て出力されて構成された波形整形回路。2. A waveform shaping circuit for outputting a shaped signal obtained by shaping the waveform of an input shaped signal, the delay circuit outputting a delayed signal obtained by delaying the input delayed signal by a predetermined time. And a shaping logical operation unit that outputs a logical operation of two input signals as an output signal, and the delay circuit logically outputs a logical operation of two input signals as an output signal. Means for at least two stages, the delayed signal is input as one input signal of the first-stage delay logical operation means, and the output signal of the last-stage delay logical operation means is output as the delay signal, The output signal of the delay logical operation means other than the final stage is input as one input signal of the delay logical operation means of the next stage, and the delayed signals are all the delay logical operations. The input signal is input as the other input signal of the stage, the shaped signal is input as the delayed signal of the delay circuit, and is also input as one input signal of the shaping logical operation unit, the delay circuit The waveform shaping circuit configured by inputting the delayed signal of 1) as the other input signal of the shaping logical operation means, and outputting the output signal of the shaping logical operation means as the shaping signal.
のを整形信号として出力する波形整形回路であって、 入力された被遅延信号を一定時間だけ遅らせたものを遅
延信号として出力する遅延回路と、２つの入力信号を論
理演算したものを出力信号として出力する第１の整形用
論理演算手段および第２の整形用論理演算手段と、入力
信号の論理状態を反転させたものを出力信号として出力
する論理反転手段とを備え、 前記遅延回路が、２つの入力信号を論理演算したものを
出力信号として出力する遅延用論理演算手段を少なくと
も２段備え、前記第１の整形用論理演算手段の出力信号
が前記初段の遅延用論理演算手段の一方の入力信号とし
て入力され、前記終段の遅延用論理演算手段の出力信号
が前記遅延信号として出力され、前記終段以外の遅延用
論理演算手段の出力信号が当該次段の遅延用論理演算手
段の一方の入力信号として入力され、前記被遅延信号が
前記すべての遅延用論理演算手段の当該他方の入力信号
として入力されて構成され、 前記被整形信号が前記遅延回路の被遅延信号として入力
され、さらに、前記第２の整形用論理演算手段の一方の
入力信号として入力されるとともに、前記論理反転手段
の入力信号として入力され、 前記遅延回路の遅延信号が前記第２の整形用論理演算手
段の当該他方の入力信号として入力され、 前記第２の整形用論理演算手段の出力信号が前記整形信
号として出力されるとともに、前記第１の整形用論理演
算手段の一方の入力信号として入力され、 前記論理反転手段の出力信号が前記第１の整形用論理演
算手段の当該他方の入力信号として入力されて構成され
た波形整形回路。3. A waveform shaping circuit for outputting, as a shaped signal, a waveform-shaped version of an input shaped signal, the delay circuit delaying an input delayed signal by a predetermined time as a delayed signal. And a first shaping logical operation means and a second shaping logical operation means that output as an output signal a logical operation of two input signals, and an output signal that is an inversion of the logical state of the input signal. The delay circuit includes at least two stages of delay logical operation means for outputting a logical operation result of two input signals as an output signal. An output signal is input as one input signal of the delay logical operation means of the first stage, and an output signal of the delay logical operation means of the final stage is output as the delay signal, other than the final stage. The output signal of the delay logical operation means is input as one input signal of the delay logical operation means of the next stage, and the delayed signal is input as the other input signal of all the delay logical operation means. The signal to be shaped is inputted as a signal to be delayed by the delay circuit, further inputted as one input signal of the second shaping logical operation means, and inputted as an input signal of the logic inverting means. The delay signal of the delay circuit is input as the other input signal of the second shaping logical operation unit, and the output signal of the second shaping logical operation unit is output as the shaping signal, It is input as one input signal of the first shaping logical operation means, and the output signal of the logic inverting means is input to the other input signal of the first shaping logical operation means. Waveform shaping circuit which is configured by input Te.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336052A JPH06188698A (en) | 1992-12-16 | 1992-12-16 | Delay circuit ahd waveform shaping circuit employing delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336052A JPH06188698A (en) | 1992-12-16 | 1992-12-16 | Delay circuit ahd waveform shaping circuit employing delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188698A true JPH06188698A (en) | 1994-07-08 |
Family
ID=18295209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336052A Withdrawn JPH06188698A (en) | 1992-12-16 | 1992-12-16 | Delay circuit ahd waveform shaping circuit employing delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188698A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672990A (en) * | 1996-01-26 | 1997-09-30 | United Microelectronics Corporation | Edge-trigger pulse generator |
| US5920222A (en) * | 1997-04-22 | 1999-07-06 | International Business Machines Corporation | Tunable pulse generator based on a wave pipeline |
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| JP2013517711A (en) * | 2010-01-19 | 2013-05-16 | アルテラ コーポレイション | Duty cycle corrector circuit for integrated circuit memory interface |
| US9864720B2 (en) | 2015-09-30 | 2018-01-09 | Samsung Electronics Co., Ltd. | Data processing circuit for controlling sampling point independently and data processing system including the same |
-
1992
- 1992-12-16 JP JP4336052A patent/JPH06188698A/en not_active Withdrawn
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