JPH06181242A - Semiconductor device - Google Patents

Semiconductor device

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JPH06181242A
JPH06181242A JP4354576A JP35457692A JPH06181242A JP H06181242 A JPH06181242 A JP H06181242A JP 4354576 A JP4354576 A JP 4354576A JP 35457692 A JP35457692 A JP 35457692A JP H06181242 A JPH06181242 A JP H06181242A
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ceramic
die pad
transistor chip
opening
ground
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Abstract

PURPOSE:To provide a semiconductor device which has excellent electrical characteristics and which enables reduction of grounding inductance by shortening the length of a grounding wire. CONSTITUTION:A pair of receiving boards formed by bending them into a bridge shape are provided. Base parts 7a of these receiving boards 7 are fixed to grounding part 2c and the front parts are arranged near and above a transistor chip 5 so that the front parts hold the transistor chip 5 mounted on a die pad 2a from both sides. Electrode pads of the transistor chip 5 and the front parts of receiving boards 7 are connected to each other with grounding wires 6a. Then, the connecting distance between the transistor chip and a grounding pattern becomes shorter and a grounding inductance by the wire can be reduced, resulting in improvement in electrical characteristics of the semiconductor device.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は半導体装置に関し、特
に接地ワイヤインダクタンスを低減させることのできる
パッケージに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a package capable of reducing ground wire inductance.

【０００２】[0002]

【従来の技術】図７は従来の半導体装置を示す斜視図、
図８は図７に示す半導体装置のＩ−Ｉ線切断断面図であ
る。図において、１は放熱フィン、２はベースセラミッ
クであり、絶縁ライン２ｂで分離されたダイパッド部２
ａと、グランドパターン部２ｃにメタライジングが施さ
れている。３はベースセラミック２上に形成したフレー
ムセラミック、３ａはその上に形成した入力パターン、
３ｂは出力パターン、４ａは入力リード端子、４ｂは出
力リード端子、５はトランジスタチップ、６，６ａは内
部整合、外部端子への配線用金属細線であり、一般に金
属メタライズには金，銀等の外装メッキを施してある。2. Description of the Related Art FIG. 7 is a perspective view showing a conventional semiconductor device,
FIG. 8 is a sectional view taken along the line I-I of the semiconductor device shown in FIG. In the figure, 1 is a radiation fin, 2 is a base ceramic, and the die pad part 2 separated by the insulating line 2b.
a and the ground pattern portion 2c are metallized. 3 is a frame ceramic formed on the base ceramic 2; 3a is an input pattern formed on it;
3b is an output pattern, 4a is an input lead terminal, 4b is an output lead terminal, 5 is a transistor chip, 6 and 6a are metal lines for wiring to internal terminals and external terminals, and metal metallization is generally made of gold, silver or the like. Exterior plating is applied.

【０００３】このように、ベースセラミック２の上面は
絶縁部２ｂによりダイパッド部２ａとグランドパターン
部２ｃとに分離され、上記ダイパッド部２ａと、グラン
ドパターン部２ｃにはメタライジングが施されている。
また、上記グランドパターン部２ｃ上にはフレームセラ
ミック３がロウ付けされ、こうして形成された磁器はセ
ラミックの放熱フィン１上に固着されている。As described above, the upper surface of the base ceramic 2 is separated into the die pad portion 2a and the ground pattern portion 2c by the insulating portion 2b, and the die pad portion 2a and the ground pattern portion 2c are metalized.
Further, a frame ceramic 3 is brazed on the ground pattern portion 2c, and the porcelain thus formed is fixed on the ceramic radiating fin 1.

【０００４】このようにして作られた従来のパッケージ
では、そのダイパッド部２ａにトランジスタチップ５を
半田等で固着し、このトランジスタチップ５の下面を例
えばコレクタとして、金属細線（接続細線）６によりそ
のエミッタと入力パターン３ａとが接続され、金属細線
（接地細線）６ａによりそのベースとグランドパターン
部２ｃとが接続され、さらに金属細線（接続細線）６に
よりダイパッド部２ａと出力パターン３ｂとが接続され
ている。In the conventional package manufactured in this manner, the transistor chip 5 is fixed to the die pad portion 2a by soldering or the like, and the lower surface of the transistor chip 5 is used as, for example, a collector by a metal thin wire (connection thin wire) 6 The emitter is connected to the input pattern 3a, the metal thin wire (ground thin wire) 6a connects the base to the ground pattern portion 2c, and the metal thin wire (connection thin wire) 6 connects the die pad portion 2a and the output pattern 3b. ing.

【０００５】[0005]

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、一般にメタライジング
によるパターン精度は悪く、ベースセラミック２上の絶
縁パターン２ｂについてはパターンの短絡を避けるた
め、大きな間隔をとる必要があった。一方、デバイス特
性を向上させるためには、トランジスタチップ５上のエ
ミッタ、あるいはベースパッドからグランドパターン２
ｃへ配線する金属細線６ａのインダクタンスを低くする
ことが有効な手段であり、そのためトランジスタチップ
５とグランドパターン２ｃをできるだけ短い金属細線で
つなぐ必要があった。しかし、上述のように接地インダ
クタンスを低減させるために絶縁パターンの幅を狭くす
ると、パターン精度が悪いことからパターンショートの
不良が発生するため、上記のようにパターン幅を狭める
ことができず、さらなる接地インダクタンスの低減は不
可能であるという問題があった。Since the conventional semiconductor device is configured as described above, the pattern accuracy due to metallizing is generally poor, and the insulating pattern 2b on the base ceramic 2 is avoided in order to avoid short circuit of the pattern. I needed to make a big gap. On the other hand, in order to improve the device characteristics, the ground pattern 2 is formed from the emitter or base pad on the transistor chip 5.
It is an effective means to reduce the inductance of the thin metal wire 6a wired to c. Therefore, it was necessary to connect the transistor chip 5 and the ground pattern 2c with the shortest thin metal wire. However, if the width of the insulating pattern is narrowed in order to reduce the ground inductance as described above, the pattern accuracy is poor and a pattern short circuit defect occurs. Therefore, the pattern width cannot be narrowed as described above. There is a problem that it is impossible to reduce the ground inductance.

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、パッケージのパターンにおける
短絡不良を発生させることなく、接地細線を短くし、イ
ンダクタンスの低減を可能にできるパッケージを使用し
てなる，高性能な半導体装置を提供することを目的とす
る。The present invention has been made to solve the above problems, and uses a package that can shorten the ground thin wire and reduce the inductance without causing a short circuit defect in the package pattern. It is an object of the present invention to provide a high performance semiconductor device.

【０００７】[0007]

【課題を解決するための手段】この発明に係る半導体装
置は、ベースセラミックのダイパッド部に搭載されるト
ランジスタチップを両側から挟むようにして、ベースセ
ラミックのグランドパターン部に各々の一端を固着し、
他端をそれぞれグランドパターン部から少なくともベー
スセラミックの絶縁部上方まで延長させて形成してなる
一対のグランド電極接続片を設け、上記ベースセラミッ
クのダイパッド部にトランジスタチップを搭載し、グラ
ンド電極接続片の他端部とトランジスタチップの電極パ
ッドとを金属細線により接続するようにしたものであ
る。According to another aspect of the present invention, there is provided a semiconductor device in which a transistor chip mounted on a die pad portion of a base ceramic is sandwiched from both sides and one end of each is fixed to a ground pattern portion of the base ceramic.
Providing a pair of ground electrode connecting pieces formed by extending the other ends from the ground pattern portion to at least above the insulating portion of the base ceramic, mounting the transistor chip on the die pad portion of the base ceramic, and The other end and the electrode pad of the transistor chip are connected by a thin metal wire.

【０００８】また、この発明に係る半導体装置は、ベー
スセラミックのグランドパターン部とフレームセラミッ
クとの間に、ベースセラミックのダイパッド部のメタラ
イズされた面よりせまい開口部を有するとともに、この
開口部の側壁およびその下面のグランドパターン部と接
する面以外の面を残して、メタライジングが施され、こ
の開口部の周辺部がダイパッド部上に張り出すよう形成
された平板状グランド電極接続板を挿入してなり、上記
ダイパッド部にトランジスタチップを搭載し、このグラ
ンド電極接続板の開口部の周辺部とトランジスタチップ
の電極パッドとを金属細線により接続するようにしたも
のである。Further, the semiconductor device according to the present invention has a narrow opening between the ground pattern portion of the base ceramic and the frame ceramic due to the metallized surface of the die pad portion of the base ceramic, and the side wall of this opening portion. Insert a flat plate-shaped ground electrode connection plate that is metalized, leaving a surface other than the surface in contact with the ground pattern portion on the lower surface and the peripheral portion of this opening protruding over the die pad portion. Then, a transistor chip is mounted on the die pad portion, and the peripheral portion of the opening of the ground electrode connecting plate and the electrode pad of the transistor chip are connected by a metal thin wire.

【０００９】また、この発明に係る半導体装置は、全面
にメタライジングを施され、トランジスタチップを搭載
するためのダイパッドセラミックを設け、このダイパッ
ドセラミックを間隔を有して収容できる収納部を有する
ベースセラミックを設け、このベースセラミックのグラ
ンドパターン部とフレームセラミックとの間に、この収
納部の開口より狭い開口部を有する平板形状のセラミッ
クからなり、この開口部の周辺部がベースセラミックの
収納部の開口を塞ぐよう形成されるとともにベースセラ
ミックの収納部とこの開口部によって形成された凹部の
側壁を除いて、ベースセラミックとグランド電極接続板
の外面全面にメタライジングを施されたグランド電極接
続板を挿入してなり、上記収納部に収容されたダイパッ
ドセラミックにトランジスタチップを搭載してグランド
電極接続板の開口部の周辺部とトランジスタチップとを
接地ワイヤにより接続するようにしたものである。Further, the semiconductor device according to the present invention has a base ceramic which is metallized on the entire surface thereof, is provided with a die pad ceramic for mounting a transistor chip, and has an accommodating portion capable of accommodating the die pad ceramic at an interval. And a flat plate-shaped ceramic having an opening narrower than the opening of the accommodating section between the ground pattern section of the base ceramic and the frame ceramic, and the periphery of the opening is an opening of the accommodating section of the base ceramic. Insert the metallized ground electrode connection plate on the entire outer surface of the base ceramic and the ground electrode connection plate except for the side wall of the base ceramic housing and the recess formed by this opening. The die pad ceramics stored in the above storage section Njisuta equipped with a chip is obtained by the peripheral portion of the opening portion of the ground electrode connecting plate and the transistor chip to connect the ground wire.

【００１０】[0010]

【作用】この発明においては、一対のグランド電極接続
片を、トランジスタチップを挟むように、このグランド
電極接続部の各々の一端をベースセラミックのグランド
パターン部に固着するとともに、他端をそれぞれグラン
ドパターン部から少なくとも絶縁部上方まで延長させて
形成し、絶縁部側端部とダイパッド部に搭載されたトラ
ンジスタチップとを金属細線により接続するようにした
から、金属細線の長さは絶縁パターンの幅に左右され
ず、パターン短絡を生じさせずに金属細線を短くするこ
とができ、これにより接地インダクタンスの低減を達成
でき、電気的特性が向上し、高性能な半導体装置を得る
ことができる。According to the present invention, the pair of ground electrode connecting pieces are fixed to the ground pattern portion of the base ceramic at one end of each of the ground electrode connecting portions so as to sandwich the transistor chip, and the other end is connected to the ground pattern. Since it is formed to extend at least above the insulating part and the insulating part side end part and the transistor chip mounted on the die pad part are connected by a metal thin wire, the length of the metal thin wire is equal to the width of the insulating pattern. The metal fine wire can be shortened without causing a pattern short circuit without being affected by the pattern, and thereby the ground inductance can be reduced, the electrical characteristics can be improved, and a high-performance semiconductor device can be obtained.

【００１１】また、この発明においては、ベースセラミ
ックのダイパッド部のメタライズされた面よりせまい開
口部を有する平板状グランド電極接続板を、この開口部
の周辺部がダイパッド部上に張り出すように、ベースセ
ラミックのグランドパターン部とフレームセラミックと
の間に挿入し、この開口部の周辺部とダイパッド部に搭
載されたトランジスタチップとを金属細線により接続す
るようにしたから、金属細線の長さを短くすることがで
き、これにより接地インダクタンスの低減を達成でき、
電気的特性が向上し、高性能な半導体装置を得ることが
できる。Further, according to the present invention, a flat plate-shaped ground electrode connecting plate having a narrow opening is formed from the metallized surface of the die pad portion of the base ceramic so that the peripheral portion of the opening portion overhangs the die pad portion. It is inserted between the ground pattern part of the base ceramic and the frame ceramic, and the peripheral part of this opening and the transistor chip mounted on the die pad part are connected by a thin metal wire, so the length of the thin metal wire is shortened. Which can achieve a reduction in grounding inductance,
Electrical characteristics are improved, and a high-performance semiconductor device can be obtained.

【００１２】さらに、この発明においては、トランジス
タチップを搭載したダイパッドセラミックをベースセラ
ミックの収納部に収容し、このベースセラミックの収納
部の開口より狭い開口部を有する平板状のグランド電極
接続板を、この開口部がベースセラミックの収納部の開
口を塞ぐように、ベースセラミックのグランドパターン
部とフレームセラミックとの間に挿入し、この開口部の
周辺部と、収納部に収容されたダイパッドセラミック上
のトランジスタチップとを接地ワイヤにより接続するよ
うにしたから、接地ワイヤの長さを短くすることがで
き、これにより接地インダクタンスの低減を達成でき、
電気的特性が向上し、高性能な半導体装置を得ることが
できる。Further, according to the present invention, a die pad ceramic having a transistor chip mounted therein is housed in a housing portion of the base ceramic, and a flat ground electrode connecting plate having an opening narrower than an opening of the housing portion of the base ceramic is provided. The opening is inserted between the ground pattern portion of the base ceramic and the frame ceramic so that the opening closes the opening of the storage portion of the base ceramic, and the peripheral portion of the opening portion and the die pad ceramic accommodated in the storage portion. Since the transistor chip and the ground wire are connected to each other, the length of the ground wire can be shortened, which can reduce the ground inductance.
Electrical characteristics are improved, and a high-performance semiconductor device can be obtained.

【００１３】[0013]

【実施例】以下、この発明の一実施例を図について説明
する。 実施例１．図１はこの発明の第１の実施例による半導体
装置を示す斜視図、図２は図１に示す半導体装置のII−
II線切断断面図であり、図７及び図８と同一符号は同一
又は相当部分を示す。両図において、２ｂは幅広の絶縁
部、７は銅、鉄ニッケル、コバール等の金属を曲げてブ
リッジ形状に形成されたグランド電極接続片としての一
対の迎え板であり、この迎え板７はダイパット部２ａに
搭載されるトランジスタチップ５を挟むようトランジス
タチップ５の両側に設けられ、入力パターン３ａ側の一
方の迎え板７は、この迎え板７の元部７ａをグランド部
２ｃに固着され、その先部７ｂを絶縁部２ｂ上方まで延
長させてトランジスタチップ５近傍に配置形成されてい
る。また出力パターン３ｂ側の他方の迎え板７は、同じ
く迎え板７の元部７ａをグランド部２ｃに固着され、そ
の先部７ｂを絶縁部２ｂを越えダイパッド部２ａ上方の
トランジスタチップ５近傍まで延長させて配置形成され
ている。そして、このように構成されたパッケージのダ
イパッド部２ａにトランジスタチップ５を搭載し、迎え
板７の各先部７ｂとトランジスタチップ５の電極パッド
とをそれぞれ接地細線６ａにより接続している。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. Example 1. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a view of the semiconductor device II- shown in FIG.
FIG. 9 is a sectional view taken along line II, and the same reference numerals as those in FIGS. In both figures, 2b is a wide insulating part, 7 is a pair of greeting plates as a ground electrode connecting piece formed by bending a metal such as copper, iron nickel, kovar, etc. in a bridge shape. The welcome plate 7 is provided on both sides of the transistor chip 5 so as to sandwich the transistor chip 5 mounted on the portion 2a, and the base 7a of the welcome plate 7 is fixed to the ground portion 2c. The front portion 7b is extended to above the insulating portion 2b, and is arranged and formed in the vicinity of the transistor chip 5. The other of the welcome plate 7 on the output pattern 3b side is also fixed to the ground portion 2c at the base portion 7a of the welcome plate 7 and extends the tip portion 7b beyond the insulating portion 2b to the vicinity of the transistor chip 5 above the die pad portion 2a. It is arranged and formed. Then, the transistor chip 5 is mounted on the die pad portion 2a of the package configured as described above, and each tip portion 7b of the greeting plate 7 and the electrode pad of the transistor chip 5 are connected by the ground thin wire 6a.

【００１４】このような本実施例では、迎え板の先部を
絶縁パターン上まで、更には絶縁パターンを越えてダイ
パッド部上方まで延長させ、この先部とトランジスタチ
ップとを接地細線により接続するようにしたので、絶縁
パターンの幅の大小にかかわらず、接地細線の長さを極
めて短くすることができ、これにより接地インダクタン
スを低減することができ、電気的特性が向上し、高性能
な半導体装置を得ることができる。In this embodiment as described above, the front portion of the welcome plate is extended to above the insulating pattern and further beyond the insulating pattern to above the die pad portion, and the front portion and the transistor chip are connected by a ground thin wire. Therefore, regardless of the width of the insulating pattern, the length of the ground thin wire can be made extremely short, which can reduce the ground inductance, improve the electrical characteristics, and improve the performance of the semiconductor device. Obtainable.

【００１５】上記の説明では、迎え板７の先部７ｂの形
状は平板状のものであったが、ダイパッド部２ａと出力
パターン３ｂとを結ぶ接続細線６の本数やボンディング
位置によっては、迎え板７にスリットを入れて接続細線
６の逃がし部を設けるようにしてもよい。In the above description, the tip portion 7b of the welcome plate 7 has a flat plate shape. However, depending on the number of the connecting thin wires 6 connecting the die pad portion 2a and the output pattern 3b and the bonding position, the welcome plate may be formed. You may make it provide the slit of 7 and provide the relief part of the connection thin wire 6.

【００１６】実施例２．図３はこの発明の第２の実施例
による半導体装置を示す斜視図、図４は図３に示す半導
体装置のIII −III 線切断断面図であり、図７及び図８
と同一符号は同一又は相当部分を示す。両図において、
２ｂは図１に示す絶縁部より広い幅の絶縁パターン、８
はベースセラミック２のダイパッド部２ａよりせまい開
口部８ａを有する平板形状の迎えセラミックフレーム
で、この迎えセラミックフレーム８は、この開口部８ａ
の側壁及びベースセラミック２のグランドパターン部２
ｃと接する面以外の面を残して、全面にメタライジング
が施され、この開口部８ａの周辺部が絶縁パターン２ｂ
を覆ってダイパッド部２ａ上に張り出すように、グラン
ドパターン部２ｃにロウ付けによりラミネートされてい
る。このとき、この開口部８ａの周辺部がダイパッド部
２ａ上に張り出しているが、グランドパターン部２ｃに
ロウ付けされる迎えセラミックフレーム８の下面部分に
もメタライジングが施されていることにより、この開口
部８ａの周辺部下面がダイパッド部２ａに接触すること
はない。Example 2. 3 is a perspective view showing a semiconductor device according to a second embodiment of the present invention, FIG. 4 is a sectional view taken along line III-III of the semiconductor device shown in FIG.
The same reference numerals as in FIG. In both figures,
2b is an insulating pattern having a width wider than that of the insulating portion shown in FIG.
Is a flat plate-shaped welcoming ceramic frame having a narrower opening 8a than the die pad portion 2a of the base ceramic 2. The welcoming ceramic frame 8 has the opening 8a.
Side wall and ground pattern part 2 of base ceramic 2
Metallizing is applied to the entire surface except for the surface other than the surface in contact with c, and the peripheral portion of the opening 8a is the insulating pattern 2b.
It is laminated by brazing on the ground pattern portion 2c so as to cover and cover the die pad portion 2a. At this time, the peripheral portion of the opening 8a projects over the die pad portion 2a, but the lower surface portion of the welcoming ceramic frame 8 brazed to the ground pattern portion 2c is also metalized, so that The lower surface of the peripheral portion of the opening 8a does not come into contact with the die pad portion 2a.

【００１７】このような本実施例２におけるパッケージ
では、迎えセラミックフレーム８を、絶縁パターン２ｂ
を有するベースセラミック２と入出力パターン３ａ，３
ｂを有するフレームセラミック３との間に挿入して、迎
えセラミックフレーム８の開口部８ａ周辺部により絶縁
パターン２ｂを覆うようにしたので、絶縁パターン２ｂ
の幅が広い場合でも迎えセラミックフレーム８の装着が
簡単となり、このようなパッケージのダイパッド部２ａ
にトランジスタチップ５を搭載して、接地細線６ａによ
り絶縁パターン２ｂ上の開口部８ａ周辺部とトランジス
タチップ５の電極パッドとを接続することにより、接地
細線６ａを短くすることができ、上記実施例１と同様の
効果を得ることができる。In such a package according to the second embodiment, the welcoming ceramic frame 8 is provided with the insulating pattern 2b.
Base ceramic 2 and input / output patterns 3a, 3
Since the insulating pattern 2b is inserted between the insulating pattern 2b and the frame ceramic 3 having b, the insulating pattern 2b is covered by the peripheral portion of the opening 8a of the welcome ceramic frame 8.
Even if the width is wide, the mounting of the ceramic frame 8 becomes easy, and the die pad portion 2a of such a package can be easily mounted.
By mounting the transistor chip 5 on the substrate and connecting the peripheral portion of the opening 8a on the insulating pattern 2b to the electrode pad of the transistor chip 5 by the ground thin wire 6a, the ground thin wire 6a can be shortened. The same effect as 1 can be obtained.

【００１８】実施例３．図５はこの発明の第３の実施例
による半導体装置を示す斜視図、図６は図５に示す半導
体装置のIV−IV線切断断面図であり、図７及び図８と同
一符号は同一又は相当部分を示す。両図において、８は
開口部８ａを有する平板形状の迎えセラミックフレー
ム、９はダイパッドエリアを構成するダイパッドセラミ
ックで、全面にメタライジンクが施されている。また１
０は中央にダイパッドセラミック９を間隔を有して収容
できる収納部１０ａを設けたベースセラミックである。Example 3. 5 is a perspective view showing a semiconductor device according to a third embodiment of the present invention, FIG. 6 is a sectional view taken along line IV-IV of the semiconductor device shown in FIG. 5, and the same reference numerals as those in FIGS. A considerable part is shown. In both figures, 8 is a flat ceramic frame having an opening 8a, and 9 is a die pad ceramic forming a die pad area, and the entire surface is metallized. Again 1
Reference numeral 0 is a base ceramic provided with a storage portion 10a in the center of which a die pad ceramic 9 can be stored with a space.

【００１９】上記迎えセラミックフレーム８の開口部８
ａはベースセラミック１０の収納部１０ａの開口より狭
く、ダイパッドセラミック９のダイパッドエリアより小
さく形成されており、この開口部８ａの周辺部によりベ
ースセラミック１０の収納部１０ａの開口を塞ぐよう
に、迎えセラミックフレーム８をベースセラミック１０
の上面にラミネートされている。そしてこの迎えセラミ
ックフレーム８とベースセラミック１０には、迎えセラ
ミックフレーム８の開口部８ａとベースセラミック１０
の収納部１０ａとによってできた凹部の側壁を除いて、
その外面全面にメタライジングが施されている。The opening 8 of the above-mentioned welcome ceramic frame 8
a is formed to be narrower than the opening of the storage portion 10a of the base ceramic 10 and smaller than the die pad area of the die pad ceramic 9, and the peripheral portion of the opening 8a closes the opening of the storage portion 10a of the base ceramic 10. Ceramic frame 8 to base ceramic 10
Is laminated to the top surface of. The opening 8a of the welcome ceramic frame 8 and the base ceramic 10 are provided on the welcome ceramic frame 8 and the base ceramic 10.
Except the side wall of the recess formed by the storage part 10a of
The entire outer surface is metalized.

【００２０】本実施例３のパッケージにおいては、セラ
ミックの放熱フィン１にダイパッドセラミック９をロウ
付けするとともに、このダイパッドセラミック９がベー
スセラミック１０の収納部１０ａに収まるように、ベー
スセラミック１０を同じくロウ付けし、ベースセラミッ
ク１０上の迎えセラミックフレーム８の上にフレームセ
ラミック３をロウ付けすることにより構成されている。
そしてベースセラミック１０の収納部１０ａに収容され
たダイパッドセラミック９とベースセラミック１０の収
納部１０ａとによってできた間隙を、迎えセラミック１
０の開口部８ａの周辺部が覆って、ダイパッドセラミッ
ク９のダイパッドエリア上に配置されている。In the package of the third embodiment, the die pad ceramic 9 is brazed to the ceramic heat dissipating fins 1, and the base ceramic 10 is also brazed so that the die pad ceramic 9 fits in the housing portion 10a of the base ceramic 10. Then, the frame ceramic 3 is brazed on the welcome ceramic frame 8 on the base ceramic 10.
Then, the gap formed by the die pad ceramic 9 housed in the housing portion 10a of the base ceramic 10 and the housing portion 10a of the base ceramic 10 welcomes the ceramic 1
It is arranged on the die pad area of the die pad ceramic 9 so as to cover the peripheral portion of the 0 opening portion 8a.

【００２１】このような本実施例３の半導体装置では、
上記パッケージのダイパッドセラミック９にトランジス
タチップ５を搭載し、迎えセラミックフレーム８の開口
部８ａ周辺部とトランジスタチップ５の電極パッドとを
接地ワイヤ６ａにより接続するようにしたので、上記実
施例１と同様の効果を得ることができる。In the semiconductor device of the third embodiment as described above,
Since the transistor chip 5 is mounted on the die pad ceramic 9 of the package and the peripheral portion of the opening 8a of the welcoming ceramic frame 8 and the electrode pad of the transistor chip 5 are connected by the ground wire 6a, the same as in the first embodiment. The effect of can be obtained.

【００２２】[0022]

【発明の効果】以上のように本発明に係る半導体装置に
よれば、一対のグランド電極接続片を、その一端をベー
スセラミックのグランドパターン部に固着し、他端をグ
ランドパターン部から少なくとも絶縁部上方まで延長さ
せ、ダイパッド部に搭載されたトランジスタチップを両
側から挟むようにして設け、グランド電極接続片のトラ
ンジスタチップに面した端部とこのトランジスタチップ
の電極パッドとを金属細線により接続するようにしたの
で、金属細線の長さは絶縁パターンの幅に左右されず、
パターン短絡を生じさせることなく金属細線を短くする
ことができ、これにより接地インダクタンスを低減で
き、電気的特性が向上し、高性能な半導体装置を得るこ
とができる効果がある。As described above, according to the semiconductor device of the present invention, the pair of ground electrode connecting pieces are fixed at one end to the ground pattern portion of the base ceramic and at the other end from the ground pattern portion to at least the insulating portion. Since it is extended to the upper side, the transistor chip mounted on the die pad is sandwiched from both sides, and the end of the ground electrode connecting piece facing the transistor chip and the electrode pad of this transistor chip are connected by a thin metal wire. , The length of the thin metal wire does not depend on the width of the insulating pattern,
The thin metal wire can be shortened without causing a pattern short circuit, and thus the ground inductance can be reduced, the electrical characteristics can be improved, and a high-performance semiconductor device can be obtained.

【００２３】また、本発明に係る半導体装置によれば、
ベースセラミックのダイパッド部のメタライズされた面
よりせまい開口部を有する平板状グランド電極接続板
を、この開口部の周辺部がダイパッド部上に張り出すよ
うに、ベースセラミックのグランドパターン部とフレー
ムセラミックとの間に挿入して設け、この開口部の周辺
部とダイパッド部に搭載されたトランジスタチップとを
金属細線により接続するようにしたので、金属細線の長
さを短くすることができ、これにより接地インダクタン
スの低減を達成でき、電気的特性が向上し、高性能な半
導体装置を得ることができる効果がある。According to the semiconductor device of the present invention,
From the metallized surface of the die pad of the base ceramic, form a flat plate-shaped ground electrode connection plate with an opening that is narrower than the ground pattern of the base ceramic and the frame ceramic so that the periphery of the opening overhangs the die pad. The thin metal wire is used to connect the periphery of this opening to the transistor chip mounted on the die pad, so that the length of the thin metal wire can be shortened. The inductance can be reduced, the electrical characteristics can be improved, and a high-performance semiconductor device can be obtained.

【００２４】さらに、本発明に係る半導体装置によれ
ば、トランジスタチップを搭載したダイパッドセラミッ
クをベースセラミックの収納部に収容し、このベースセ
ラミックの収納部の開口より狭い開口部を有する平板状
のグランド電極接続板を、この開口部がベースセラミッ
クの収納部の開口を塞ぐように、ベースセラミックのグ
ランドパターン部とフレームセラミックとの間に挿入し
て設け、この開口部の周辺部と、収納部に収容されたダ
イパッドセラミック上のトランジスタチップとを接地ワ
イヤにより接続するようにしたので、接地ワイヤの長さ
はダイパッドセラミックとベースセラミックの収納部と
によってできた間隙の幅に左右されず、パターンを短絡
させることなく接地ワイヤを短くすることができ、上記
と同様に、高性能な半導体装置を得ることができる効果
がある。Further, according to the semiconductor device of the present invention, the die pad ceramic on which the transistor chip is mounted is accommodated in the accommodating portion of the base ceramic, and the flat ground having an opening narrower than the opening of the accommodating portion of the base ceramic. An electrode connecting plate is provided by inserting it between the ground pattern part of the base ceramic and the frame ceramic so that this opening part closes the opening of the storage part of the base ceramic, and is provided in the peripheral part of this opening part and the storage part. Since the transistor chip on the housed die pad ceramic is connected by the ground wire, the length of the ground wire is not affected by the width of the gap formed by the housing part of the die pad ceramic and the base ceramic, and the pattern is short-circuited. The ground wire can be shortened without There is an effect that it is possible to obtain the conductor arrangement.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の第１の実施例による半導体装置を示
す斜視図。FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present invention.

【図２】実施例１の半導体装置のII−II線切断断面図。FIG. 2 is a sectional view taken along line II-II of the semiconductor device according to the first exemplary embodiment.

【図３】この発明の第２の実施例による半導体装置を示
す斜視図。FIG. 3 is a perspective view showing a semiconductor device according to a second embodiment of the present invention.

【図４】実施例２の半導体装置のIII −III 線切断断面
図。FIG. 4 is a sectional view taken along line III-III of the semiconductor device according to the second embodiment.

【図５】この発明の第３の実施例による半導体装置を示
す斜視図。FIG. 5 is a perspective view showing a semiconductor device according to a third embodiment of the present invention.

【図６】実施例３の半導体装置のIV−IV線切断断面図。FIG. 6 is a sectional view taken along line IV-IV of the semiconductor device of Example 3;

【図７】従来の半導体装置を示す斜視図。FIG. 7 is a perspective view showing a conventional semiconductor device.

【図８】従来の半導体装置のI −I 線切断断面図。FIG. 8 is a sectional view taken along the line I-I of the conventional semiconductor device.

【符号の説明】[Explanation of symbols]

１ 放熱フィン ２ ベースセラミック ２ａ ダイパッド部 ２ｂ 絶縁部 ２ｃ グランドパターン部 ３ フレームセラミック ３ａ 入力パターン ３ｂ 出力パターン ４ａ 入力リード端子 ４ｂ 出力リード端子 ５ トランジスタチップ ６ 接続細線 ６ａ 接地細線 ７ 迎え板 ８ 迎えセラミックフレーム ８ａ 開口部 ９ ダイパッドセラミック １０ ベースセラミック １０ａ 収納部 1 radiating fin 2 base ceramic 2a die pad part 2b insulating part 2c ground pattern part 3 frame ceramic 3a input pattern 3b output pattern 4a input lead terminal 4b output lead terminal 5 transistor chip 6 connection thin wire 6a ground thin wire 7 welcome plate 8 welcome ceramic frame 8a Opening 9 Die pad ceramic 10 Base ceramic 10a Storage

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 トランジスタチップを搭載するためのダ
イパッド部と、グランドパターン部とが絶縁部により分
離されて形成されているベースセラミックと、 上記トランジスタチップへの入出力パターンが形成され
上記ベースセラミック上に形成されたフレームセラミッ
クと、 上記ベースセラミックの下面に設けられた放熱フィンと
を備えたパッケージを有する半導体装置において、 上記トランジスタチップを両側から挟むよう上記ベース
セラミック上に配置され、上記ベースセラミックのグラ
ンドパターン部にその各々の一端を固着され、他端をそ
れぞれ上記グランドパターン部から上記ダイパッド部上
方に向かって少なくとも上記絶縁部上方まで延長させて
形成された、一対のグランド電極接続片を備え、 上記ダイパッド部に上記トランジスタチップを搭載し、
上記グランド電極接続片の上記他端部と上記トランジス
タチップの電極とを金属細線により接続してなることを
特徴とする半導体装置。1. A base ceramic in which a die pad portion for mounting a transistor chip and a ground pattern portion are formed by being separated by an insulating portion, and an input / output pattern to and from the transistor chip is formed on the base ceramic. In a semiconductor device having a package including a frame ceramic formed on the base ceramic and a heat radiation fin provided on the lower surface of the base ceramic, the semiconductor chip is arranged on the base ceramic so as to sandwich the transistor chip from both sides. One end of each is fixed to the ground pattern portion, and the other end is formed by extending from the ground pattern portion to above the die pad portion at least above the insulating portion, and includes a pair of ground electrode connecting pieces. To the die pad section Equipped with a Jisutachippu,
A semiconductor device, characterized in that the other end of the ground electrode connecting piece and the electrode of the transistor chip are connected by a thin metal wire. 【請求項２】 トランジスタチップを搭載するためのダ
イパッド部と、グランドパターン部とが絶縁部により分
離されて形成されているベースセラミックと、 上記トランジスタチップへの入出力パターンが形成され
上記ベースセラミック上に形成されたフレームセラミッ
クと、 上記ベースセラミックの下面に設けられた放熱フィンと
を備えたパッケージを有する半導体装置において、 上記ベースセラミックのグランドパターン部と上記フレ
ームセラミックの下面との間に挿入され、上記ダイパッ
ド部のメタライズされた面よりせまい開口部を有し、該
開口部の側壁およびその下面の上記グランドパターン部
と接する面以外の面を残して、メタライジングが施さ
れ、該開口部の周辺部が上記ダイパッド部上に張り出す
よう形成された平板状グランド電極接続板を備え、 上記ダイパッド部に上記トランジスタチップを搭載し、
上記平板状グランド電極接続板の開口部の周辺部と上記
トランジスタチップとを金属細線により接続してなるこ
とを特徴とする半導体装置。2. A base ceramic on which a die pad portion for mounting a transistor chip and a ground pattern portion are formed by being separated by an insulating portion, and an input / output pattern for the transistor chip is formed on the base ceramic. In a semiconductor device having a package provided with a frame ceramic formed in, and a heat dissipation fin provided on the lower surface of the base ceramic, the semiconductor device is inserted between the ground pattern portion of the base ceramic and the lower surface of the frame ceramic, The die pad portion has a narrower opening than the metallized surface, and metallization is applied to the side wall of the opening and the lower surface of the die pad portion except for the surface in contact with the ground pattern portion. Plate-shaped graph formed so that the part overhangs the die pad part. Equipped with a band electrode connection plate, the transistor chip is mounted on the die pad section,
A semiconductor device, characterized in that a peripheral portion of an opening of the plate-shaped ground electrode connecting plate and the transistor chip are connected by a metal thin wire. 【請求項３】 全面にメタライジングを施されてなり、
トランジスタチップを搭載するためのダイパッドセラミ
ックと、 上記ダイパッドセラミックを、間隔を有して収容できる
収納部を有するベースセラミックと、 上記トランジスタチップへの入出力パターンが形成され
上記ベースセラミック上に形成されたフレームセラミッ
クとを備えてなるパッケージを有する半導体装置であっ
て、 上記ベースセラミックのグランドパターン部と上記フレ
ームセラミックとの間に挿入された上記収納部の開口よ
り狭い開口部を有する平板形状のセラミックからなり、
該開口部の周辺部が上記収納部の開口を塞ぐよう形成さ
れたグランド電極接続板を備え、 上記ベースセラミックの収納部と上記グランド電極接続
板の開口部とによる凹部の側壁を除いて、上記ベースセ
ラミックとグランド電極接続板の外面全面にメタライジ
ングを施し、 上記収納部に収容された上記ダイパッドセラミックに上
記トランジスタチップを搭載し、上記グランド電極接続
板の開口部の周辺部と上記トランジスタチップとを接地
ワイヤにより接続してなることを特徴とする半導体装
置。3. The entire surface is metallized,
A die pad ceramic for mounting a transistor chip, a base ceramic having an accommodating portion capable of accommodating the die pad ceramic with a space, and an input / output pattern for the transistor chip are formed on the base ceramic. A semiconductor device having a package comprising a frame ceramic, the flat plate-shaped ceramic having an opening narrower than an opening of the accommodating portion inserted between the ground pattern portion of the base ceramic and the frame ceramic. Becomes
A peripheral part of the opening is provided with a ground electrode connecting plate formed so as to close the opening of the storage part, and the side wall of the recess formed by the storage part of the base ceramic and the opening of the ground electrode connection plate is excluded. Metallizing the entire outer surface of the base ceramic and the ground electrode connecting plate, mounting the transistor chip on the die pad ceramic housed in the housing, and surrounding the opening of the ground electrode connecting plate and the transistor chip. A semiconductor device in which the above are connected by a ground wire.
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