JPH06164263A - Operational amplifier - Google Patents
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- JPH06164263A JPH06164263A JP4306839A JP30683992A JPH06164263A JP H06164263 A JPH06164263 A JP H06164263A JP 4306839 A JP4306839 A JP 4306839A JP 30683992 A JP30683992 A JP 30683992A JP H06164263 A JPH06164263 A JP H06164263A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は演算増幅器に関し、特に
大きな位相余裕と高いスルーレートとを有する演算増幅
器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier, and more particularly to an operational amplifier having a large phase margin and a high slew rate.
【0002】[0002]
【従来の技術】図3に、演算増幅器(オペアンプ)の基
本的回路およびその特性を示す。図3(A)は、フィー
ドバックループを備えた演算増幅器回路を示す。演算増
幅器OPは、増幅率Avを持ち、反転入力端子(−)と
非反転入力端子(+)および出力端子を有する。非反転
入力端子には参照電圧Vrが印加され、反転入力端子に
は入力信号viとフィードバックされた出力とが加算器
ADで加算された和が入力される。2. Description of the Related Art FIG. 3 shows a basic circuit of an operational amplifier (op amp) and its characteristics. FIG. 3A shows an operational amplifier circuit including a feedback loop. The operational amplifier OP has an amplification factor Av, and has an inverting input terminal (−), a non-inverting input terminal (+), and an output terminal. The reference voltage Vr is applied to the non-inverting input terminal, and the sum of the input signal vi and the feedback output is added by the adder AD is input to the inverting input terminal.
【0003】演算増幅器OPは、両入力端子に印加され
た入力電圧の差をAv倍した出力信号を出力端子に発生
する。出力端子は、また伝達率kのフィードバック回路
FBを介して加算器ADに接続され、出力を入力側にフ
ィードバックする。出力端子の電圧をvoとする。The operational amplifier OP generates an output signal at the output terminal which is Av times the difference between the input voltages applied to the both input terminals. The output terminal is also connected to the adder AD via the feedback circuit FB having the transfer rate k to feed back the output to the input side. The voltage at the output terminal is vo.
【0004】このフィードバックを備えた演算増幅器系
の伝達特性は、 Avf(s)=vo/vi=[−Av(s)/{kAv(s)+1}] で表わされる。特性方程式の解、すなわち、 kAv(sp)+1=0 を満たすspがs平面上の右半面にないことが安定条件
である。The transfer characteristic of the operational amplifier system provided with this feedback is expressed by Avf (s) = vo / vi = [-Av (s) / {kAv (s) +1}]. The stability condition is that the solution of the characteristic equation, that is, sp that satisfies kAv (sp) + 1 = 0 is not on the right half surface on the s-plane.
【0005】これは、ループゲインkAv(s)の周波
数特性(ボード線図)上では[ループゲインT(jω)
の位相が−180度になる周波数で|T(jω)|<1
となっていること]が安定条件であると言換えられる。In the frequency characteristic (Bode diagram) of the loop gain kAv (s), this is [loop gain T (jω)
| T (jω) | <1 at the frequency at which the phase of -180 degrees
That is] is a stable condition.
【0006】安定度の目安として位相余裕φMが次のよ
うに定義される。 |T(jωo)|=1の時、 φM={T(jωo)の角度}+180° たとえば、演算増幅器内部回路が図3(B)に示すよう
な構成を有するとする。初段の差動入力段Amp1、次
段の増幅段Amp2が直列に接続され、初段Amp1出
力と次段Amp2の入力端子間に抵抗R1が接続され、
Amp2の入力端子と接地間にキャパシタC1が接続さ
れている。As a measure of stability, the phase margin φM is defined as follows. When | T (jωo) | = 1, φM = {angle of T (jωo)} + 180 ° For example, it is assumed that the operational amplifier internal circuit has a configuration as shown in FIG. The first-stage differential input stage Amp1 and the second-stage amplification stage Amp2 are connected in series, and the resistor R1 is connected between the first-stage Amp1 output and the next-stage Amp2 input terminal.
The capacitor C1 is connected between the input terminal of Amp2 and ground.
【0007】増幅段Amp2の出力端子には抵抗R2と
キャパシタC2が直列接続され、C2の他端は接地され
ている。現在の回路ではR1、R2は各増幅段の出力ノ
ードのインピーダンスであり、C1、C2は各増幅段の
出力ノードに接続された寄生容量等で構成される。A resistor R2 and a capacitor C2 are connected in series to the output terminal of the amplification stage Amp2, and the other end of C2 is grounded. In the current circuit, R1 and R2 are impedances of the output nodes of the amplification stages, and C1 and C2 are composed of parasitic capacitances connected to the output nodes of the amplification stages.
【0008】このようなRC積分回路が1つ接続される
と、信号伝達特性は十分広い周波数領域を考えれば90
度の位相遅れを生じる。1/RCに相当するポールの周
波数では45度の位相遅れとなる。RC積分回路が2つ
直列に接続されれば、全体としての位相遅れは180
度、2つ目のポールまでの位相遅れは135度となる。When one such RC integrating circuit is connected, the signal transfer characteristic is 90 when considering a sufficiently wide frequency range.
Causes a phase delay of one degree. The pole frequency corresponding to 1 / RC has a phase delay of 45 degrees. If two RC integrating circuits are connected in series, the total phase delay is 180
The phase delay up to the second pole is 135 degrees.
【0009】今、R1=1k、C1=1p、R2=10
0k、C2=1pとすると、図3(B)に示す演算増幅
器のゲインGと位相遅れφdは、図3(C)に示すよう
になる。すなわち、R2、C2の値からポールfP1=
1.6×106 が定まり、R1、C1からfP2=1.6
×108 が定まる。位相遅れ曲線φdの勾配の急な部分
のほぼ中央の値がこのポールに相当する。ゲインGは1
つのポールで6dB/octの減衰を示し、2つ目のポ
ールで12dB/octの減衰となる。Now, R1 = 1k, C1 = 1p, R2 = 10
When 0k and C2 = 1p, the gain G and the phase delay φd of the operational amplifier shown in FIG. 3 (B) are as shown in FIG. 3 (C). That is, from the values of R2 and C2, the pole f P1 =
1.6 × 10 6 is determined, and f P2 = 1.6 from R1 and C1
× 10 8 is determined. The value at the center of the steep part of the phase delay curve φd corresponds to this pole. Gain G is 1
One pole has an attenuation of 6 dB / oct and the second pole has an attenuation of 12 dB / oct.
【0010】ところで、位相遅れφdが180度となる
と、上述の伝達特性が∞となり回路は発振してしまう。
しかしながら、φdが180度となる前にゲインGが十
分減衰していれば発振は事実上発生しない。各ポールの
位置は、隣接する増幅段の間に挿入された抵抗成分Rと
容量成分Cの値によって支配される。小さい方の1/R
Cをさらに小さく、大きい方の1/RCをさらに大き
く、R1=1k、C1=0.1p、R2=100k、C
2=10pとすると、 fP1=1.6×105 fP2=1.6×109 となり、ポールs1とs2は離れる。図3(D)は、こ
の場合のゲイン特性Gと位相遅れ特性φdを示す。When the phase delay φd becomes 180 degrees, the above-mentioned transfer characteristic becomes ∞ and the circuit oscillates.
However, if the gain G is sufficiently attenuated before φd reaches 180 degrees, oscillation does not substantially occur. The position of each pole is controlled by the values of the resistance component R and the capacitance component C inserted between the adjacent amplification stages. 1 / R of the smaller one
C is made smaller, 1 / RC of the larger one is made larger, R1 = 1k, C1 = 0.1p, R2 = 100k, C
If 2 = 10p, then f P1 = 1.6 × 10 5 f P2 = 1.6 × 10 9 and the poles s1 and s2 are separated. FIG. 3D shows the gain characteristic G and the phase delay characteristic φd in this case.
【0011】なお、ゲインGが0(増幅率1)となる周
波数において、位相遅れφdが180度との間に有する
差が位相余裕となる。図3(C)の場合、位相余裕φM
は約20度であり、図3(D)の場合の位相余裕φMは
約80度である。発振を防止するためには、位相余裕は
約60度以上あることが好ましい。At the frequency where the gain G is 0 (amplification factor 1), the difference between the phase delay φd and 180 degrees is the phase margin. In the case of FIG. 3C, the phase margin φM
Is about 20 degrees, and the phase margin φM in the case of FIG. 3 (D) is about 80 degrees. In order to prevent oscillation, the phase margin is preferably about 60 degrees or more.
【0012】図3(C)、(D)に示した特性から分る
ように、位相余裕を大きくするためにはポールsP1を小
さく、ポールsP2を大きくすることが好ましい。この方
法は、ポールスプリッティングと呼ばれている。As can be seen from the characteristics shown in FIGS. 3C and 3D, it is preferable to make the pole s P1 small and the pole s P2 large in order to increase the phase margin. This method is called pole splitting.
【0013】しかしながら、回路定数となるR、Cの値
は任意に選択できないことも多い。他の要請によって
R、Cの値が定まってしまうと、ポールの位置も定まっ
てしまうことになる。However, it is often the case that the values of R and C which are circuit constants cannot be arbitrarily selected. If the values of R and C are determined by other requests, the position of the pole is also determined.
【0014】位相余裕を増大させる技術として、演算増
幅器の増幅段間に位相補償用キャパシタを接続する技術
が知られている。以下、位相補償用キャパシタの作用を
位相補償用キャパシタがない場合と比較して説明する。As a technique for increasing the phase margin, there is known a technique for connecting a phase compensation capacitor between amplification stages of an operational amplifier. The operation of the phase compensating capacitor will be described below in comparison with the case without the phase compensating capacitor.
【0015】図4は、具体的な演算増幅器の内部回路の
例を示す。図4(A)は、図3(B)に示したような位
相補償のない演算増幅器の内部回路の構成例を示す。ト
ランジスタT1とM1が差動増幅器対を構成し、それぞ
れ負荷トランジスタT2とM2に接続されている。FIG. 4 shows an example of a specific internal circuit of an operational amplifier. FIG. 4A shows a configuration example of the internal circuit of the operational amplifier without the phase compensation as shown in FIG. 3B. Transistors T1 and M1 form a differential amplifier pair and are connected to load transistors T2 and M2, respectively.
【0016】また、トランジスタT1とM1のソースは
接続され、定電流源となるトランジスタT3に接続され
ている。このトランジスタT3は電流Ibを流すものと
する。トランジスタM1とM2の相互接続点から得られ
る出力信号は、次段増幅器のトランジスタM3のゲート
に直結されている。トランジスタM3には負荷トランジ
スタM4が接続されている。入力信号Vi はトランジス
タT1のゲートに印加され、出力信号Vo はトランジス
タM3とM4の相互接続点から供給される。The sources of the transistors T1 and M1 are connected to each other and to the transistor T3 which serves as a constant current source. It is assumed that the transistor T3 carries the current Ib. The output signal obtained from the interconnection point of the transistors M1 and M2 is directly connected to the gate of the transistor M3 of the next stage amplifier. A load transistor M4 is connected to the transistor M3. The input signal V i is applied to the gate of the transistor T1 and the output signal V o is provided from the interconnection point of the transistors M3 and M4.
【0017】図4(B)は、図4(A)に示す演算増幅
器回路の等価回路を示す。この場合、ポールsP1とsP2
とは次式で表わされる。FIG. 4B shows an equivalent circuit of the operational amplifier circuit shown in FIG. In this case, the poles s P1 and s P2
Is expressed by the following equation.
【0018】[0018]
【数1】 [Equation 1]
【0019】図5は、位相補償を備えた具体的な演算増
幅器の内部回路の構成を示す。図5(A)は、演算増幅
器の内部回路の具体的構成を示す。図4(A)と比較す
ると、前段の増幅段の出力端子(トランジスタM1とM
2との相互接続点)と、後段の増幅段の出力端子(トラ
ンジスタM3とM4の相互接続点)との間に位相補償用
キャパシタCcが接続されている点が異なっている。FIG. 5 shows the structure of the internal circuit of a specific operational amplifier having phase compensation. FIG. 5A shows a specific structure of the internal circuit of the operational amplifier. Compared to FIG. 4A, the output terminals of the preceding amplification stage (transistors M1 and M
2) and a phase compensation capacitor Cc is connected between the output terminal (interconnection point of the transistors M3 and M4) of the subsequent amplification stage.
【0020】図5(B)は、図5(A)の演算増幅器回
路の等価回路を示す。図4(B)と比較すると、入力端
子と出力端子の間に位相補償用Ccが接続されている点
が異なっている。この場合、ポールsP1とポールsP2と
は、小信号等価回路からFIG. 5B shows an equivalent circuit of the operational amplifier circuit of FIG. 5A. Compared with FIG. 4B, the difference is that a phase compensating Cc is connected between the input terminal and the output terminal. In this case, the pole s P1 and the pole s P2 are
【0021】[0021]
【数2】 [Equation 2]
【0022】のように表わされる。なお、これらの式は
実用的な近似解でC1、go3等は省略されている。位相
補償用キャパシタCcの加入により、ポールsP1は小さ
く、ポールsP2は大きくなっている。このようにして、
位相補償用キャパシタを接続することにより、位相余裕
を大きくすることができる。It is represented as Note that these expressions are practical approximate solutions, and C1, go3, etc. are omitted. Due to the addition of the phase compensation capacitor Cc, the pole s P1 is small and the pole s P2 is large. In this way
The phase margin can be increased by connecting the phase compensation capacitor.
【0023】一方、演算増幅器の過渡特性指標となるス
ルーレートは、 SR=|dVo /dt|=−|(1/Cc)(dQc/dt)| =Ib/Cc で表わされる。すなわち、位相補償用キャパシタCcが
大きくなると、スルーレートは低下してしまう。このよ
うに、位相補償とスルーレートは相反する関係にある。
従って、位相補償によって発振安定性を得ることと、急
峻な過渡特性を得ることは両立しない。On the other hand, the slew rate of the transient characteristic index of the operational amplifier, SR = | dV o / dt | = - | (1 / Cc) (dQc / dt) | = represented by Ib / Cc. That is, when the phase compensating capacitor Cc becomes large, the slew rate decreases. In this way, the phase compensation and the slew rate are in an opposite relationship.
Therefore, obtaining oscillation stability by phase compensation and obtaining steep transient characteristics are incompatible.
【0024】[0024]
【発明が解決しようとする課題】演算増幅器には連続的
に入力信号が印加されるもののみでなく、スイッチトキ
ャパシタ回路等のように離散的ないし断続的に信号が印
加されるものがある。The operational amplifiers include not only those to which an input signal is continuously applied but also those to which a signal is applied discretely or intermittently such as a switched capacitor circuit.
【0025】本発明の目的は、離散的信号が印加される
演算増幅器において、位相余裕が大きく、かつスルーレ
ートも大きい演算増幅器を提供することである。An object of the present invention is to provide an operational amplifier to which a discrete signal is applied, which has a large phase margin and a large slew rate.
【0026】[0026]
【課題を解決するための手段】本発明の演算増幅器は、
複数の増幅段(Ampl、Amp2)を含む演算増幅器
であって、入力・出力間に接続され、第1のスイッチ手
段(SW1)でオン/オフされるフィードバック手段
(FB)と、隣接する増幅段(AmP1、Amp2)の
出力間に接続され、位相補償用容量手段(Cc)と第2
のスイッチ手段(SW2)との直列接続を含む位相補償
手段(PC)とを有する。The operational amplifier of the present invention comprises:
An operational amplifier including a plurality of amplification stages (Ampl, Amp2), which is connected between an input and an output, and is provided with a feedback unit (FB) which is turned on / off by a first switch unit (SW1) and an adjacent amplification stage. It is connected between the outputs of (AmP1, Amp2), and is connected to the phase compensation capacitance means (Cc) and the second
And a phase compensation means (PC) including a series connection with the switch means (SW2).
【0027】[0027]
【作用】隣接する増幅段の出力間に接続された位相補償
用容量手段は、第2のスイッチ手段によってオン/オフ
される。従って、第2のスイッチ手段がオンされた時は
位相補償用キャパシタが接続された特性となり、第2の
スイッチ手段がオフされた時は位相補償用キャパシタを
有しない特性となる。The phase compensating capacitance means connected between the outputs of the adjacent amplifying stages is turned on / off by the second switch means. Therefore, when the second switch means is turned on, the phase compensation capacitor is connected, and when the second switch means is turned off, the phase compensation capacitor is not provided.
【0028】離散的入力信号が印加される場合、演算増
幅器入力・出力間に接続されたフィードバック手段は、
常時形成される必要はなく、必要な場合のみ形成されれ
ばよい。When a discrete input signal is applied, the feedback means connected between the operational amplifier input and output is
It need not always be formed, and may be formed only when necessary.
【0029】第1のスイッチ手段が開き、フィードバッ
ク手段がオフの状態の時には、位相余裕を考慮する必要
はない。従って、第2スイッチ手段もオフとし、位相補
償用容量手段を隣接する増幅段から分離することができ
る。フィードバック手段が接続された時は、位相補償用
容量手段も接続し、位相補償を行えばよい。When the first switch means is open and the feedback means is off, it is not necessary to consider the phase margin. Therefore, the second switch means can also be turned off, and the phase compensation capacitance means can be separated from the adjacent amplification stage. When the feedback means is connected, the phase compensation capacitance means may also be connected to perform the phase compensation.
【0030】このように、位相補償用容量手段を選択的
に接続することにより、位相余裕を高く、かつスルーレ
ートを高く保つことができる。Thus, by selectively connecting the phase compensating capacitance means, the phase margin and the slew rate can be kept high.
【0031】[0031]
【実施例】図1は、本発明の実施例によるスイッチトキ
ャパシタ方式の演算増幅器を示す。図1(A)は具体的
回路構成を示し、図1(B)はその等価回路を示す。1 shows a switched capacitor type operational amplifier according to an embodiment of the present invention. FIG. 1A shows a specific circuit configuration, and FIG. 1B shows its equivalent circuit.
【0032】図1(A)において、トランジスタT1と
M1が差動増幅器を構成し、それぞれ負荷トランジスタ
T2とM2に接続されている。トランジスタT1とM1
のソースは互に結合され、定電流源となるトランジスタ
T3に接続されている。定電流源のトランジスタT3の
ゲート電極は、一定のバイアス電圧Vbを印加されてい
る。In FIG. 1A, transistors T1 and M1 form a differential amplifier and are connected to load transistors T2 and M2, respectively. Transistors T1 and M1
Sources are coupled to each other and connected to a transistor T3 that serves as a constant current source. A constant bias voltage Vb is applied to the gate electrode of the transistor T3 of the constant current source.
【0033】トランジスタT1のゲート電極には、スイ
ッチSW3を介して入力信号が印加され、トランジスタ
M1のゲート電極には一定の参照電圧Vaが印加されて
いる。前段増幅器Amp1の出力端子となるトランジス
タM1とM2の相互接続点は、次段増幅器Amp2の入
力端子となるトランジスタM3にゲートに直接接続され
ている。トランジスタM3は、負荷トランジスタM4に
直列に接続されている。An input signal is applied to the gate electrode of the transistor T1 via the switch SW3, and a constant reference voltage Va is applied to the gate electrode of the transistor M1. The interconnection point of the transistors M1 and M2, which is the output terminal of the pre-stage amplifier Amp1, is directly connected to the gate of the transistor M3, which is the input terminal of the next-stage amplifier Amp2. The transistor M3 is connected in series with the load transistor M4.
【0034】さらに、前段増幅器Amp1の出力端子
と、後段増幅器Amp2の出力端子との間には、位相補
償用キャパシタCcとスイッチ手段SW2との直列接続
を含む位相補償回路PCが接続されている。Further, a phase compensation circuit PC including a series connection of a phase compensation capacitor Cc and a switch means SW2 is connected between the output terminal of the front stage amplifier Amp1 and the output terminal of the rear stage amplifier Amp2.
【0035】後段の増幅器Amp2の出力端子と、前段
増幅器Amp1の入力端子の間には、フィードバック回
路FBが接続されている。フィードバック回路FBは、
キャパシタCsとスイッチ手段SW1の並列接続を含
む。A feedback circuit FB is connected between the output terminal of the amplifier Amp2 at the rear stage and the input terminal of the amplifier Amp1 at the front stage. The feedback circuit FB is
It includes a parallel connection of the capacitor Cs and the switch means SW1.
【0036】スイッチ手段SW1とSW2は、同一の制
御信号φrsによって同期して制御される。この制御信
号φrsは、制御回路CTLから供給される。φrsが
オンになると、スイッチ手段SW1、SW2が閉じ、フ
ィードバックループが構成されると共に位相補償回路P
CのキャパシタCcが前段と後段の出力端子間に接続さ
れる。このようにして、フィードバックループが構成さ
れる時にのみ位相補償用キャパシタCcが隣接する増幅
段の間に接続される。The switch means SW1 and SW2 are synchronously controlled by the same control signal φrs. The control signal φrs is supplied from the control circuit CTL. When φrs is turned on, the switch means SW1 and SW2 are closed to form a feedback loop and the phase compensation circuit P
A C capacitor Cc is connected between the output terminals of the front stage and the rear stage. In this way, the phase compensating capacitor Cc is connected between the adjacent amplification stages only when the feedback loop is formed.
【0037】図4、図5に示した従来技術の演算増幅器
回路と比較すると、図1(A)の回路において、スイッ
チSW2を常に開いた状態にしたものが図4の回路に相
当し、スイッチSW2を常に閉じた状態のものが図5の
回路に相当する。なお、スイッチSW1、SW2、SW
3はそれぞれトランジスタで構成することができる。As compared with the prior art operational amplifier circuit shown in FIGS. 4 and 5, the circuit of FIG. 1 (A) corresponds to the circuit of FIG. 4 in which the switch SW2 is always open. The circuit in which SW2 is always closed corresponds to the circuit in FIG. The switches SW1, SW2, SW
Each of 3 can be composed of a transistor.
【0038】図6に図1に示す演算増幅器の特性を示
す。図6(A)は、スイッチSW1、SW2を同期して
制御した場合の応答特性を示す。図6(B)は、スイッ
チSW2を常に開き、位相補償用キャパシタが存在しな
い状態とした場合、すなわち図4の回路に相当する応答
特性を示す。また、図6(C)は、スイッチSW2を常
に閉じ、位相補償用キャパシタCcを常に接続した状
態、すなわち図5に示す回路の特性を示す。FIG. 6 shows the characteristic of the operational amplifier shown in FIG. FIG. 6A shows a response characteristic when the switches SW1 and SW2 are controlled in synchronization. FIG. 6B shows a response characteristic when the switch SW2 is always open and the phase compensation capacitor is not present, that is, the circuit corresponds to the circuit of FIG. 6C shows a state in which the switch SW2 is always closed and the phase compensation capacitor Cc is always connected, that is, the characteristics of the circuit shown in FIG.
【0039】位相補償用キャパシタが存在しない図6
(B)の応答特性は、信号の立上がりが速く、スルーレ
ートが高いが、発振安定性に欠け、信号波形の立下がり
後には振幅(発振)する電圧波形を示している。FIG. 6 in which there is no phase compensation capacitor.
The response characteristic of (B) shows a voltage waveform in which the signal rises quickly and the slew rate is high, but oscillation stability is lacking, and the signal waveform swings (oscillates) after the fall.
【0040】これに対して、位相補償用キャパシタを備
えた図6(C)の応答特性は、信号波形立下がり後の発
振が十分抑圧されて安定な特性を示すが、信号の立上が
りは遅く、スルーレートが低い。On the other hand, the response characteristic of FIG. 6C provided with the phase compensating capacitor shows stable characteristics by sufficiently suppressing the oscillation after the fall of the signal waveform, but slowing the rising edge of the signal. Low slew rate.
【0041】これに対して、図1の演算増幅器に相当す
る図6(A)の応答特性は、信号の立上がりが速く、高
いスルーレートを示すと共に、信号立下がり後は極めて
安定した特性を示し、発振安定性にも優れている。On the other hand, the response characteristic of FIG. 6A corresponding to the operational amplifier of FIG. 1 has a fast signal rise, a high slew rate, and an extremely stable characteristic after the signal fall. It also has excellent oscillation stability.
【0042】なお、一定の条件下において、図6(B)
の場合の位相余裕φmは51度、図6(C)の場合の位
相余裕φmは57度、図6(A)の場合の位相余裕φm
は64度である。Under a certain condition, FIG. 6 (B)
6C, the phase margin φm is 51 degrees, the phase margin φm in FIG. 6C is 57 degrees, and the phase margin φm in FIG. 6A is
Is 64 degrees.
【0043】図2は、図1に示すような演算増幅器を用
いたCCD固体撮像装置の具体的回路の例を示す。CC
D固体撮像装置においては、ホトダイオード等の光電変
換素子がマトリックス状に配置され、光電変換素子の各
列に隣接して複数の垂直電荷転送路VCCDが配置され
る。各VCCDの出力端には、1つの水平電荷転送路H
CCDが配置され、各VCCDから供給される電荷をパ
ラレル/シリアル変換し、出力端に出力する。FIG. 2 shows an example of a concrete circuit of a CCD solid-state image pickup device using the operational amplifier shown in FIG. CC
In the D solid-state imaging device, photoelectric conversion elements such as photodiodes are arranged in a matrix, and a plurality of vertical charge transfer paths VCCD are arranged adjacent to each column of photoelectric conversion elements. One horizontal charge transfer path H is provided at the output end of each VCCD.
CCDs are arranged, and charges supplied from each VCCD are converted into parallel / serial signals and output to the output end.
【0044】図2に示す回路は、HCCDの出力部分と
その出力端に接続される増幅器を示す。H1、H2は、
2相駆動されるHCCDの出力部分を示し、オーバフロ
ーゲートOGを介してn+ 領域3に電荷を供給する。こ
の電荷は、第1段目の演算増幅器OP1の入出力端の間
に接続されたキャパシタCsを充電する。The circuit shown in FIG. 2 shows an output part of the HCCD and an amplifier connected to the output end thereof. H1 and H2 are
The output portion of the HCCD driven by two phases is shown, and charges are supplied to the n + region 3 via the overflow gate OG. This charge charges the capacitor Cs connected between the input and output ends of the first stage operational amplifier OP1.
【0045】なお、演算増幅器OP1の非反転入力端子
には一定の参照電圧が印加されている。また、演算増幅
器OP1の位相補償用キャパシタ接続端子には、位相補
償用キャパシタCcと、トランジスタT5の直列接続が
接続されている。このトランジスタT5のゲートには、
トランジスタT4のゲートと同様に制御信号φrsが印
加されている。A constant reference voltage is applied to the non-inverting input terminal of the operational amplifier OP1. Further, the phase compensation capacitor Cc and the series connection of the transistor T5 are connected to the phase compensation capacitor connection terminal of the operational amplifier OP1. At the gate of this transistor T5,
The control signal φrs is applied similarly to the gate of the transistor T4.
【0046】すなわち、トランジスタT4とT5とは信
号φrsによって同期して制御される。このトランジス
タT4とT5とが図1に示すスイッチ手段SW1とSW
2を構成する。That is, the transistors T4 and T5 are controlled in synchronization with the signal φrs. The transistors T4 and T5 are switch means SW1 and SW shown in FIG.
Make up 2.
【0047】キャパシタCsが充電されている間は、ス
イッチ手段を構成するトランジスタT4、T5はオフの
状態に保たれる。HCCDから電荷QがキャパシタCs
に供給されると、キャパシタCsにはQ/Csの電圧が
発生する。このようにして、演算増幅器OP1の出力端
子に出力信号が形成される。While the capacitor Cs is being charged, the transistors T4 and T5 forming the switch means are kept off. The charge Q from the HCCD is the capacitor Cs
Is supplied to the capacitor Cs, a voltage of Q / Cs is generated in the capacitor Cs. In this way, an output signal is formed at the output terminal of the operational amplifier OP1.
【0048】この時、トランジスタT5はオフのため位
相補償用キャパシタCsは接続されておらず、出力信号
の立上がり(すなわちスルーレート)は速い。第1段演
算増幅器の出力端子は、トランジスタT6を介して2段
目の演算増幅器OP2の非反転入力端子に接続される。
この非反転入力端子には、接地電位との間にキャパシタ
C3が接続されている。トランジスタT6がオンする
と、キャパシタC3は速やかに1段目の演算増幅器の出
力電圧まで充電される。演算増幅器OP2の出力端子
は、反転入力端子に直結されてフィードバックループを
構成し、増幅率1のインピーダンス変換器を構成してい
る。At this time, since the transistor T5 is off, the phase compensating capacitor Cs is not connected and the rising edge of the output signal (that is, the slew rate) is fast. The output terminal of the first stage operational amplifier is connected to the non-inverting input terminal of the second stage operational amplifier OP2 via the transistor T6.
A capacitor C3 is connected to the non-inverting input terminal with the ground potential. When the transistor T6 is turned on, the capacitor C3 is quickly charged to the output voltage of the first stage operational amplifier. The output terminal of the operational amplifier OP2 is directly connected to the inverting input terminal to form a feedback loop and an impedance converter having an amplification factor of 1.
【0049】サンプリングが終了すると、リセット信号
となるφrsがハイとなり、トランジスタT4、T5を
オンする。キャパシタCsの電荷はトランジスタT4を
通って放電する。この時、演算増幅器OP1には位相補
償用キャパシタCcがトランジスタT5を介して接続さ
れ発振を防止する。When the sampling is completed, the reset signal φrs becomes high, and the transistors T4 and T5 are turned on. The charge on the capacitor Cs is discharged through the transistor T4. At this time, the phase compensation capacitor Cc is connected to the operational amplifier OP1 through the transistor T5 to prevent oscillation.
【0050】なお、HCCDの上に示した信号T1、T
2はHCCDの各段を制御する制御信号を示す。また、
HCCDの各段の下に示した線図は、HCCDの各段に
おけるポテンシャルダイアグラムと蓄積電荷を示す。The signals T1 and T shown on the HCCD are shown.
Reference numeral 2 indicates a control signal for controlling each stage of the HCCD. Also,
The diagram below each stage of the HCCD shows the potential diagram and the accumulated charge at each stage of the HCCD.
【0051】T1がタイミングT1の時のポテンシャル
を示し、T2がタイミングT2の時のポテンシャルを示
す。このようなスイッチとキャパシタ型増幅器において
は、演算増幅器は連続的に使用されるのではなく、スイ
ッチT4によって断続的に用いられるため、位相補償用
キャパシタCcも同期して断続的に接続することによ
り、図1の回路で説明したように、高いスルーレートと
広い位相余裕を同時に得ることができる。T1 indicates the potential at the timing T1, and T2 indicates the potential at the timing T2. In such a switch and capacitor type amplifier, the operational amplifier is not used continuously but is used intermittently by the switch T4. Therefore, the phase compensation capacitor Cc is also connected intermittently in synchronization. As described with reference to the circuit of FIG. 1, a high slew rate and a wide phase margin can be obtained at the same time.
【0052】なお、CCD型固体撮像装置の例を説明し
たが、図1に示す演算増幅器は入力信号が離散的に与え
られるどのような演算増幅器に用いることもできる。以
上実施例に沿って本発明を説明したが、本発明はこれら
に制限されるものではない。たとえば、種々の変更、改
良、組合せ等が可能なことは当業者に自明であろう。Although the example of the CCD type solid-state image pickup device has been described, the operational amplifier shown in FIG. 1 can be used for any operational amplifier to which an input signal is discretely applied. Although the present invention has been described above with reference to the embodiments, the present invention is not limited thereto. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations and the like can be made.
【0053】[0053]
【発明の効果】以上説明したように、本発明によれば、
入力信号が断続的に印加される演算増幅器において、高
いスルーレートと広い位相余裕を同時に提供することが
できる。As described above, according to the present invention,
In an operational amplifier to which an input signal is applied intermittently, it is possible to simultaneously provide a high slew rate and a wide phase margin.
【図1】本発明の実施例による演算増幅器を示す回路図
である。FIG. 1 is a circuit diagram showing an operational amplifier according to an embodiment of the present invention.
【図2】図1の演算増幅器を用いた具体的回路構成例を
示す回路図である。FIG. 2 is a circuit diagram showing a specific circuit configuration example using the operational amplifier of FIG.
【図3】従来の技術による演算増幅器を示す回路図およ
び特性図である。FIG. 3 is a circuit diagram and a characteristic diagram showing an operational amplifier according to a conventional technique.
【図4】従来の技術による演算増幅器の回路図である。FIG. 4 is a circuit diagram of a conventional operational amplifier.
【図5】従来の技術による演算増幅器の回路図である。FIG. 5 is a circuit diagram of a conventional operational amplifier.
【図6】図1に示す演算増幅器回路の特性を従来技術に
よる演算増幅器回路の特性と比較して示すグラフであ
る。FIG. 6 is a graph showing the characteristics of the operational amplifier circuit shown in FIG. 1 in comparison with the characteristics of a conventional operational amplifier circuit.
T、M トランジスタ SW スイッチ手段 Amp 増幅器 PC 位相補償回路 FB フィードバック回路 CTL 制御回路 OP 演算増幅器 C キャパシタ R 抵抗 T, M transistor SW switch means Amp amplifier PC phase compensation circuit FB feedback circuit CTL control circuit OP operational amplifier C capacitor R resistance
Claims (3)
含む演算増幅器であって、 入力・出力間に接続され、第1のスイッチ手段(SW
1)でオン/オフされるフィードバック手段(FB)
と、 隣接する増幅段(Amp1、Amp2)の出力間に接続
され、位相補償用容量手段(Cc)と第2のスイッチ手
段(SW2)との直列接続を含む位相補償手段(PC)
とを有する演算増幅器。1. An operational amplifier including a plurality of amplification stages (Ampl, Amp2), the operational amplifier being connected between an input and an output, the first switch means (SW).
Feedback means (FB) turned on / off in 1)
And a phase compensation means (PC) connected between the outputs of the adjacent amplification stages (Amp1, Amp2) and including a series connection of the phase compensation capacitance means (Cc) and the second switch means (SW2).
An operational amplifier having:
段(SW1、SW2)を同期して制御する制御信号を発
生する制御回路(CTL)を有する請求項1記載の演算
増幅器。2. The operational amplifier according to claim 1, further comprising a control circuit (CTL) which generates a control signal for synchronously controlling the first and second switch means (SW1, SW2).
パシタとを有する演算増幅器の制御方法であって、 フィードバックループを選択的に形成し、フィードバッ
クループが形成されている間は位相補償用キャパシタを
演算増幅器に接続し、フィードバックループが切断され
ている時は位相補償用キャパシタも切断する演算増幅器
の制御方法。3. A method of controlling an operational amplifier having a feedback loop and a phase compensation capacitor, wherein a feedback loop is selectively formed, and the phase compensation capacitor is provided in the operational amplifier while the feedback loop is formed. A method of controlling an operational amplifier that connects and also disconnects the phase compensation capacitor when the feedback loop is disconnected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4306839A JPH06164263A (en) | 1992-11-17 | 1992-11-17 | Operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4306839A JPH06164263A (en) | 1992-11-17 | 1992-11-17 | Operational amplifier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06164263A true JPH06164263A (en) | 1994-06-10 |
Family
ID=17961882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4306839A Pending JPH06164263A (en) | 1992-11-17 | 1992-11-17 | Operational amplifier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06164263A (en) |
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1992
- 1992-11-17 JP JP4306839A patent/JPH06164263A/en active Pending
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