JPH06152388A - Frequency divider - Google Patents
Frequency dividerInfo
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- JPH06152388A JPH06152388A JP9534292A JP9534292A JPH06152388A JP H06152388 A JPH06152388 A JP H06152388A JP 9534292 A JP9534292 A JP 9534292A JP 9534292 A JP9534292 A JP 9534292A JP H06152388 A JPH06152388 A JP H06152388A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は周波数分周器、特に周期
的なパルス列あるいは正弦波を入力とする周波数分周器
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency divider, and more particularly to a frequency divider having a periodic pulse train or a sine wave as an input.
【０００２】[0002]
【従来の技術】周波数分周器は通信装置の周波数安定化
など、各種電子機器に広汎に使用されている。2. Description of the Related Art Frequency dividers are widely used in various electronic devices such as frequency stabilization of communication devices.
【０００３】図２は従来の１／２周波数分周器を示す回
路図で、ダイナミック型分周器である。FIG. 2 is a circuit diagram showing a conventional 1/2 frequency divider, which is a dynamic type frequency divider.
【０００４】入力およびそのコンプリメンタリをＣおよ
びバーＣに印加すると１／２に分周された出力がＱに得
られる。本分周器は、例えばアイイーイーイー・ジャー
ナル・オブ・ソリッド・ステート・サーキッツ（ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ）１９８３年６月号３６９〜３７６頁掲
載の論文「ＧａＡｓ Ｄｉｇｉｔａｌ Ｄｙｎａｍｉｃ
ＩＣ’ｓ ｆｏｒＡｐｐｌｉｃａｔｉｏｎｓ ｕｐ
ｔｏ １０ＧＨｚ」紹介されているが、ＧａＡｓ・ＭＥ
ＳＦＥＴのＩＣで最高分周周波数は約１０ＧＨｚであ
る。When the input and its complement are applied to C and C, an output divided in half is obtained in Q. This frequency divider is, for example, IEE Journal of Solid State Circuits (IEEE).
E Journal of Solid State C
published in June 1983, pages 369-376, "GaAs Digital Dynamic."
IC's for Applications up
to 10 GHz ”introduced, GaAs / ME
The maximum frequency of the SFET IC is about 10 GHz.
【０００５】[0005]
【発明が解決しようとする課題】従来の周波数分周器に
は最高分周周波数があり、それ以上高い周波数では使用
できないという問題点がある。そこで最高分周周波数が
何に起因しているかを考察する。However, the conventional frequency divider has a maximum frequency division frequency and cannot be used at a higher frequency. Therefore, we consider what is the cause of the highest frequency division.
【０００６】図２のトランスファゲート２１および２
３、バッファ回路２２、インバータ２４の伝播遅延時間
により最高分周周波数が決定する。通常、トランスファ
ゲート、バッファ回路はインバータに較べると伝播遅延
時間が無視できるほど小さいので、インバータの伝播遅
延時間にのみ依存すると考えてよい。インバータの伝播
遅延時間をｔp d とすれば、最高分周周波数ｆm a x は
ｆm a x ＝１／２（２ｔp d ）となる。ｆm a x はＧａ
Ａｓ・ＩＣでは約１０ＧＨｚ（ｔp d ≒５０ｐｓｅｃ）
となる。The transfer gates 21 and 2 of FIG.
3, the maximum division frequency is determined by the propagation delay time of the buffer circuit 22 and the inverter 24. Normally, the transfer gate and the buffer circuit are so small that they can be ignored as compared with the inverter, so it may be considered that they depend only on the propagation delay time of the inverter. If the propagation delay time of the inverter is t pd , the maximum frequency division frequency f max is f max = 1/2 (2t pd ). f max is Ga
Approximately 10 GHz for As-IC (t pd ≈ 50 psec)
Becomes
【０００７】以上述べたように、従来の周波数分周器で
は論理回路の伝播遅延時間に起因する最高分周周波数が
あり、それ以上高い周波数では使用できない欠点があっ
た。As described above, the conventional frequency divider has the maximum division frequency due to the propagation delay time of the logic circuit, and has a drawback that it cannot be used at higher frequencies.
【０００８】本発明の目的は、このような従来の欠点を
除去せしめて、１０ＧＨｚ以上の高い周波数でも分周可
能な周波数分周器を提供することにある。It is an object of the present invention to provide a frequency divider capable of dividing even at a high frequency of 10 GHz or higher by eliminating such a conventional defect.
【０００９】[0009]
【課題を解決するための手段】本願発明の周波数分周器
は１個のインバータをＭ、１個のバッファ回路をＮ、２
個のトランスファゲートをＯ，Ｐとしたとき、トランス
ファゲートＯの出力をバッファ回路Ｎの入力に接続し、
バッファ回路Ｎの出力をトランスファゲートＰの入力に
接続し、トランスファゲートＰの出力をインバータＭの
入力に接続し、インバータＭの出力をトランスファゲー
トＯの入力に接続し、トランスファゲートＯの制御端子
を真値信号入力とし、トランスファゲートＰの制御端子
を相補（コンプリメンタリ）信号入力とし、インバータ
Ｍの出力を真値信号出力とした周波数分周器であって、
インバータＭの出力に遅延素子を設け、この遅延素子を
介して帰還されたトランスファゲートへの入力が、直接
印加された入力に対して、少なくとも１タイムスロット
遅れて同期し、かつ入力は周期的パルス列あるいは正弦
波であることを特徴とする。A frequency divider according to the present invention has one inverter M, one buffer circuit N, and two.
When the transfer gates are O and P, the output of the transfer gate O is connected to the input of the buffer circuit N,
The output of the buffer circuit N is connected to the input of the transfer gate P, the output of the transfer gate P is connected to the input of the inverter M, the output of the inverter M is connected to the input of the transfer gate O, and the control terminal of the transfer gate O is connected. A frequency divider in which a true value signal is input, a control terminal of a transfer gate P is used as a complementary (complementary) signal input, and an output of an inverter M is used as a true value signal output,
A delay element is provided at the output of the inverter M, the input to the transfer gate fed back through the delay element is synchronized with the directly applied input with a delay of at least one time slot, and the input is a periodic pulse train. Alternatively, it is a sine wave.
【００１０】あるいは、前記の周波数分周器が半絶縁体
ＧａＡｓ基板上に集積化され、能動素子としてＭＥＳＦ
ＥＴ、遅延素子としてマイクロトリップ線路を用いたこ
とを特徴とする。Alternatively, the above-mentioned frequency divider is integrated on a semi-insulating GaAs substrate, and MESF is used as an active element.
A feature is that a micro trip line is used as an ET and a delay element.
【００１１】[0011]
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００１２】図１は本発明の実施例の回路図である。こ
の実施例の回路は、図２に示す従来例に対して遅延素子
５１が付加されている。この遅延素子５１を設けること
により、トランスファゲート５３の端子５６への帰還入
力を端子バーＣへの１タイムスロット遅れた直接入力と
同期させることにより論理回路（この場合はインバー
タ）の伝播遅延時間の影響を回避することができる。FIG. 1 is a circuit diagram of an embodiment of the present invention. In the circuit of this embodiment, a delay element 51 is added to the conventional example shown in FIG. By providing this delay element 51, the feedback input to the terminal 56 of the transfer gate 53 is synchronized with the direct input to the terminal bar C delayed by one time slot to reduce the propagation delay time of the logic circuit (in this case, the inverter). The influence can be avoided.
【００１３】入力は完全に周期性のあるパルス列あるい
は正弦波を仮定している。従って、同期さえ保持されて
いれば、タイムスロットの差異は全く動作に影響を与え
ず、あたかも帰還入力の遅延時間が０なるごとくの動作
が行なえる。The input assumes a perfectly periodic pulse train or sine wave. Therefore, as long as synchronization is maintained, the difference in time slots does not affect the operation at all, and the operation can be performed as if the delay time of the feedback input is zero.
【００１４】このように、本発明では入力信号が完全に
周期性のあることを前提にしているため、ランダムパル
ス列の分周器は不可能である。また、ある周期の入力に
対して同期をとった場合、それより早い周期の入力に対
しても、遅い周期の入力に対しても同期がずれるため、
最高分周周波数とともに最低分周周波数が存在する。そ
して、その比帯域（最高分周周波数と最低分周周波数の
比）は遅延させるタイムスロット数が増加するほど狭く
なる。従って、遅延素子による遅延は必要最小限（すな
わち１タイムスロット以内で同期をとる遅延時間）にす
べきである。また、論理回路の伝播遅延時間もできるだ
け小さくして、遅延タイムスロット数を少なくすること
が好ましい。As described above, the present invention is based on the premise that the input signal is completely periodic, and thus a frequency divider for a random pulse train is not possible. Also, if the input is synchronized with a certain period, the input will be out of sync with the input with the earlier period and the input with the later period.
There is a minimum division frequency as well as a maximum division frequency. The ratio band (ratio between the highest frequency division frequency and the lowest frequency division frequency) becomes narrower as the number of time slots to be delayed increases. Therefore, the delay due to the delay element should be minimized (that is, the delay time for synchronizing within one time slot). Further, it is preferable to reduce the propagation delay time of the logic circuit as much as possible to reduce the number of delay time slots.
【００１５】以上の理由により、本発明が最も効力を発
揮する適用例はＧａＡｓ・ＭＥＳＦＥＴを能動素子とし
て使用したＩＣである。この場合、遅延素子の遅延時間
は数１０ｐｓｅｃで十分なため遅延素子として構造が簡
単でＩＣ化に適しているマイクロストリップ線路が使え
る。ＧａＡｓ基板上のマイクロストリップ線路の遅延時
間は線路長１ｍｍで約１０ｐｓｅｃである。集中定数的
なＬ，Ｃを装荷した周期構造とすれば、さらに線路長を
短くすることができる。For the above reasons, the application example in which the present invention is most effective is an IC using a GaAs MESFET as an active element. In this case, since the delay time of the delay element is several tens of psec, it is sufficient to use a microstrip line which has a simple structure as the delay element and is suitable for an IC. The delay time of the microstrip line on the GaAs substrate is about 10 psec when the line length is 1 mm. If the periodic structure is loaded with lumped constants L and C, the line length can be further shortened.
【００１６】以上の説明から明らかなように本発明は入
力の周期性を巧みに利用しているためランダムパルス列
に対しては動作しない欠点がある。従って、パルスカウ
ンタとしては使用できない。しかしながら、５ＧＨｚ以
上の高周波では、パルスカウンタとしての用途より周波
数分周器としての用途の方が需要が大きく、上記欠点は
実用上余り問題とならない。As is apparent from the above description, the present invention has a drawback that it does not operate on a random pulse train because it makes good use of the periodicity of the input. Therefore, it cannot be used as a pulse counter. However, at a high frequency of 5 GHz or more, there is a greater demand for use as a frequency divider than for use as a pulse counter, and the above-mentioned drawbacks do not pose a problem in practice.
【００１７】[0017]
【発明の効果】以上詳細に述べたように、本発明によれ
ば、超高周波が分周可能な周波数分周器を得ることがで
きる。As described above in detail, according to the present invention, it is possible to obtain a frequency divider capable of dividing an ultrahigh frequency.
【図１】本発明を説明するための回路図である。FIG. 1 is a circuit diagram for explaining the present invention.
【図２】従来の１／２周波数分周器の回路図である。FIG. 2 is a circuit diagram of a conventional 1/2 frequency divider.
２１ トランスファゲート ２２ バッファ回路 ２３ トランスファゲート ２４ インバータ ５１ 遅延素子 ５２，５３ トランスファゲート ５４ バッファ回路 ５５ インバータ ５６ 端子 21 transfer gate 22 buffer circuit 23 transfer gate 24 inverter 51 delay element 52, 53 transfer gate 54 buffer circuit 55 inverter 56 terminal
Claims (2)
回路をＮ、２個のトランスファゲートをＯ、Ｐとしたと
き、トランスファゲートＯの出力をバッファ回路Ｎの入
力に接続し、バッファ回路Ｎの出力をトランスファゲー
トＰの入力に接続し、トランスファゲートＰの出力をイ
ンバータＭの入力に接続し、インバータＭの出力をトラ
ンスファゲートＯの入力に接続し、トランスファゲート
Ｏの制御端子を真値信号入力とし、トランスファゲート
Ｐの制御端子を相補（コンプリメンタリ）信号入力と
し、インバータＭの出力を真値信号出力とした周波数分
周器であって、インバータＭの出力に遅延素子を設け、
この遅延素子を介して帰還されたトランスファゲートへ
の入力が、直接印加された入力に対して、少なくとも１
タイムスロット遅れて周期し、かつ入力は周期的パルス
列あるいは正弦波であることを特徴とする周波数分周
器。1. When one inverter is M, one buffer circuit is N, and two transfer gates are O and P, the output of the transfer gate O is connected to the input of the buffer circuit N, The output of N is connected to the input of transfer gate P, the output of transfer gate P is connected to the input of inverter M, the output of inverter M is connected to the input of transfer gate O, and the control terminal of transfer gate O is a true value. A frequency divider having a signal input, a control terminal of the transfer gate P being a complementary (complementary) signal input, and an output of the inverter M being a true value signal output, wherein a delay element is provided at the output of the inverter M,
The input to the transfer gate fed back through this delay element is at least 1 for the directly applied input.
A frequency divider characterized in that it is periodic with a time slot delay and the input is a periodic pulse train or a sine wave.
能動素子としてＭＥＳＦＥＴ、遅延素子としてマイクロ
ストリップ線路を用いた請求項１記載の周波数分周器。2. Integrated on a semi-insulating GaAs substrate,
The frequency divider according to claim 1, wherein a MESFET is used as the active element and a microstrip line is used as the delay element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095342A JP2701655B2 (en) | 1992-04-15 | 1992-04-15 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095342A JP2701655B2 (en) | 1992-04-15 | 1992-04-15 | Frequency divider |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207456A Division JPS6184922A (en) | 1984-10-03 | 1984-10-03 | Frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152388A true JPH06152388A (en) | 1994-05-31 |
| JP2701655B2 JP2701655B2 (en) | 1998-01-21 |
Family
ID=14135023
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2701655B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7595668B2 (en) | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754901A (en) * | 1993-08-19 | 1995-02-28 | Tokico Ltd | Hydraulic shock absorber with adjustable damping force |
-
1992
- 1992-04-15 JP JP4095342A patent/JP2701655B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754901A (en) * | 1993-08-19 | 1995-02-28 | Tokico Ltd | Hydraulic shock absorber with adjustable damping force |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7595668B2 (en) | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2701655B2 (en) | 1998-01-21 |
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