JPH0614347A - Data transmission circuit - Google Patents
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- JPH0614347A JPH0614347A JP4193280A JP19328092A JPH0614347A JP H0614347 A JPH0614347 A JP H0614347A JP 4193280 A JP4193280 A JP 4193280A JP 19328092 A JP19328092 A JP 19328092A JP H0614347 A JPH0614347 A JP H0614347A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、映像信号や音声信号等
を複合デジタル信号に変換して、遠隔地に伝送するデー
タ伝送回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission circuit for converting a video signal, an audio signal or the like into a composite digital signal and transmitting the composite digital signal to a remote place.
【0002】[0002]
【従来の技術】パルス化した映像信号に合わせて音声信
号を高品質で伝送する方法として、音声信号をPCM化
し、映像信号の同期ブランキング期間にこのデジタル信
号を組合せて送信するものがある。この場合、組合わさ
れた複合デジタル信号は、光ファイバ等を介し遠隔地に
伝送される。2. Description of the Related Art As a method of transmitting an audio signal with high quality in accordance with a pulsed video signal, there is a method of converting the audio signal into a PCM and transmitting the digital signal in combination with a synchronizing blanking period of the video signal. In this case, the combined composite digital signal is transmitted to a remote place via an optical fiber or the like.
【0003】このような映像及び音声信号の多重伝送シ
ステムに用いられる従来のデータ伝送回路について説明
する。図2は、高品位テレビジョン(HDTV)等の映
像信号、及びPCMの音声信号を送信及び受信するデー
タ伝送回路の構成を示すブロック図である。本図におい
てA/D変換器1は、映像信号と同時に送信されるアナ
ログの4チャンネルの音声信号を入力し、標本化,量子
化,符号化を行い、デジタル音声データに変換する回路
である。PCMエンコーダ2は、外部から入力される其
の他データとA/D変換器1から出力される4チャンネ
ルの音声データとを合成し、誤り訂正符号等を付加して
フレーム単位のデータ(F)を作成する回路である。A conventional data transmission circuit used in such a multiplex transmission system of video and audio signals will be described. FIG. 2 is a block diagram showing a configuration of a data transmission circuit that transmits and receives a video signal of a high definition television (HDTV) or the like and an audio signal of PCM. In the figure, an A / D converter 1 is a circuit which inputs an analog four-channel audio signal transmitted at the same time as a video signal, performs sampling, quantization and encoding, and converts it into digital audio data. The PCM encoder 2 synthesizes the other data input from the outside with the 4-channel audio data output from the A / D converter 1, adds an error correction code and the like, and adds the data in frame units (F). Is a circuit to create.
【0004】図3はPCMエンコーダ2で生成される1
フレームデータの構成を示す説明図である。本図に示す
ように1フレームデータは、同期符号の領域Aと其の他
データの領域B、音声データ#1〜#4の領域C〜F、
誤り訂正符号の領域Gにより構成される。ここで1フレ
ームは横75ビット,縦32ビットの配列であり、同期
符号は横1ビット幅で縦16ビットの領域に記録され
る。又其の他データは横3ビット幅で縦32ビットの領
域に記録され、音声データ#1〜#4は横16ビット幅
で縦32ビットの領域に記録される。更に誤り訂正符号
は横7ビット幅で縦32ビットの領域に記録される。従
って1フレームで75×32=2400ビットの信号と
なる。FIG. 3 shows a 1 generated by the PCM encoder 2.
It is explanatory drawing which shows the structure of frame data. As shown in the figure, one frame data includes an area A of the synchronization code and an area B of other data, areas C to F of audio data # 1 to # 4,
It is composed of an area G of the error correction code. Here, one frame has an array of 75 bits in the horizontal direction and 32 bits in the vertical direction, and the sync code is recorded in an area of 1 bit in the horizontal direction and 16 bits in the vertical direction. Further, other data is recorded in an area of 3 bits in width and 32 bits in length, and the audio data # 1 to # 4 is recorded in an area of 16 bits in width and 32 bits in length. Further, the error correction code is recorded in an area having a width of 7 bits and a length of 32 bits. Therefore, one frame has a signal of 75 × 32 = 2400 bits.
【0005】次にPCMエンコーダ2は、この1フレー
ムデータのバースト誤りを避けるためインターリーブ処
理を行い、後述するマルチプレクサ(MPX)3の出力
するクロック(CL)によりシリアルデータに変換して
信号を出力する。マルチプレクサ(MPX)3はPCM
エンコーダ2より出力されるフレームデータを映像信号
のブランキング期間に多重するため、フレームデータを
分割してブロック化を行う回路である。即ちマルチプレ
クサ3は、このフレームデータを映像信号の水平同期期
間に合わせてブロック化を行い、ブランキング期間と同
期を取ってウインドウ信号と共に複数のブロックデータ
を出力する。Next, the PCM encoder 2 performs interleave processing to avoid the burst error of this 1-frame data, converts it into serial data by a clock (CL) output from a multiplexer (MPX) 3 described later, and outputs a signal. . Multiplexer (MPX) 3 is PCM
This is a circuit for dividing the frame data into blocks so as to multiplex the frame data output from the encoder 2 in the blanking period of the video signal. That is, the multiplexer 3 divides the frame data into blocks in synchronization with the horizontal synchronizing period of the video signal, and outputs a plurality of block data together with the window signal in synchronization with the blanking period.
【0006】図4は従来のマルチプレクサ3の構成を示
すブロック図である。図4においてPCMエンコーダ2
の出力するフレームデータはFIFO(First In First
Out)メモリ4に入力される。FIFOメモリ4は先入
れ先出しを行うバッファメモリであり、4チャンネルの
音声データと其の他データを蓄積し、映像信号のブラン
キング期間にそのデータを入力順に読出すものである。
FIFOメモリ4の読出データはヘッダ付加回路5に与
えられる。ヘッダ付加回路5は入力されたデータをブロ
ック毎に分割し、その先端にヘッダデータを付加する回
路である。FIG. 4 is a block diagram showing the structure of the conventional multiplexer 3. In FIG. 4, the PCM encoder 2
The frame data output by the
Out) Input to the memory 4. The FIFO memory 4 is a first-in first-out buffer memory, which stores 4-channel audio data and other data, and reads the data in the order of input during the blanking period of the video signal.
The read data of the FIFO memory 4 is given to the header adding circuit 5. The header adding circuit 5 is a circuit that divides the input data into blocks and adds header data to the tip of the divided data.
【0007】一方、多重制御回路6は、映像信号の水平
及び垂直同期信号に基づきフレームデータの多重タイミ
ングを示すウインドウ信号(W)を作成する回路であ
る。又多重制御回路6は蓄積されたフレームデータの読
出しのため、読出クロックをFIFOメモリ4に出力し
たり、ヘッダデータの付加タイミングの信号をヘッダ付
加回路5に出力する。次に、PLL回路7は内部発振回
路を有し、映像信号から分離された水平同期信号(H)
と同位相の高周波のクロック信号を発生する回路であ
る。水平同期カウンタ8はPLL回路7の出力するクロ
ックを分周し、所定周期と位相を有する水平同期クロッ
クを生成する回路である。この水平同期クロックは多重
制御回路6に与えられる。On the other hand, the multiplexing control circuit 6 is a circuit for creating a window signal (W) indicating the multiplexing timing of frame data based on the horizontal and vertical synchronizing signals of the video signal. Further, the multiplexing control circuit 6 outputs a read clock to the FIFO memory 4 for reading the accumulated frame data and outputs a header data addition timing signal to the header addition circuit 5. Next, the PLL circuit 7 has an internal oscillating circuit, and a horizontal synchronizing signal (H) separated from the video signal.
It is a circuit that generates a high-frequency clock signal having the same phase as. The horizontal synchronization counter 8 is a circuit that divides the clock output from the PLL circuit 7 to generate a horizontal synchronization clock having a predetermined cycle and phase. This horizontal synchronizing clock is given to the multiplexing control circuit 6.
【0008】垂直同期保護回路9は、映像信号から分離
された垂直同期信号(V)が正規の周期であるか否かを
チェックし、複数回そのタイミングが合っていれば正規
の垂直同期信号とし、その信号をそのまま出力する回路
である。この信号はリセット信号として垂直同期カウン
タ10に与えられる。垂直同期カウンタ10は、水平同
期カウンタ8の出力パルスをカウントし、垂直同期保護
回路9から出力されるリセット信号を用いて、一定周期
の分周パルスを出力する回路である。この信号は正規の
垂直同期クロックとして多重制御回路6及びPLL回路
11に出力される。PLL回路11は内部発振回路を有
し、垂直同期カウンタ10から出力される垂直同期クロ
ックに同期して、FIFOメモリ4の読取クロック信号
を生成する回路である。又この信号は図2に示すPCM
エンコーダ2のクロック(CL)として用いられる。The vertical sync protection circuit 9 checks whether or not the vertical sync signal (V) separated from the video signal has a regular cycle, and if the timing is a plurality of times, the vertical sync signal is regarded as a regular vertical sync signal. , A circuit that outputs the signal as it is. This signal is given to the vertical synchronization counter 10 as a reset signal. The vertical synchronization counter 10 is a circuit that counts the output pulses of the horizontal synchronization counter 8 and uses the reset signal output from the vertical synchronization protection circuit 9 to output frequency-divided pulses of a constant cycle. This signal is output to the multiplex control circuit 6 and the PLL circuit 11 as a normal vertical synchronizing clock. The PLL circuit 11 is a circuit that has an internal oscillation circuit and that generates a read clock signal of the FIFO memory 4 in synchronization with the vertical synchronization clock output from the vertical synchronization counter 10. This signal is also the PCM shown in FIG.
It is used as a clock (CL) for the encoder 2.
【0009】このように構成されたマルチプレクサ3か
ら、ブロックデータ(B)及びウインドウ信号(W)が
図2に示す送信部12に与えられる。送信部12は、外
部から入力されるアナログの映像信号をパルス変調し、
映像信号の振幅に基づいて周波数変調されたパルス信号
を生成する回路である。又送信部12は、同期分離回路
を含み、映像信号に含まれる水平同期信号H及び垂直同
期信号Vを分離し、夫々マルチプレクサ3内のPLL回
路7及び垂直同期保護回路9に出力する。更に送信部1
2は、マルチプレクサ3から出力されるブロックデータ
をウインドウ信号を用いて映像信号に多重し、この多重
信号を光信号に変換し、光ファイバ13に出力するもの
である。The block data (B) and the window signal (W) are supplied from the multiplexer 3 configured as described above to the transmitter 12 shown in FIG. The transmitter 12 pulse-modulates an analog video signal input from the outside,
It is a circuit that generates a pulse signal that is frequency-modulated based on the amplitude of a video signal. The transmitter 12 includes a sync separation circuit, separates the horizontal sync signal H and the vertical sync signal V included in the video signal, and outputs them to the PLL circuit 7 and the vertical sync protection circuit 9 in the multiplexer 3, respectively. Furthermore, the transmitter 1
Reference numeral 2 is for multiplexing the block data output from the multiplexer 3 into a video signal using a window signal, converting the multiplexed signal into an optical signal, and outputting the optical signal to the optical fiber 13.
【0010】さて光ファイバ13の他端には受信器が接
続される。受信器内の受信部14は、光ファイバ13を
介し送信されたデジタルの光信号を電気信号に変換し、
パルス変調された映像信号を元のアナログの映像信号に
復調する回路である。又受信部14は、ブランキング期
間に多重されたシリアルの音声データ及び其の他データ
を、ウインドウ信号を用いてブロックデータに分離す
る。更に受信部14は、復調した映像信号から水平同期
信号及び垂直同期信号を分離する同期分離回路を有して
いる。A receiver is connected to the other end of the optical fiber 13. The receiver 14 in the receiver converts a digital optical signal transmitted via the optical fiber 13 into an electric signal,
This circuit demodulates the pulse-modulated video signal into the original analog video signal. Further, the receiving unit 14 separates the serial audio data and other data multiplexed during the blanking period into block data by using the window signal. Further, the receiver 14 has a sync separation circuit that separates a horizontal sync signal and a vertical sync signal from the demodulated video signal.
【0011】次にデマルチプレクサ(DMPX)15
は、送信器のマルチプレクサ3と同様の構成を有し、受
信部14の出力する水平同期信号及び垂直同期信号に基
づき、ウインドウ信号を生成し、受信部14に与える。
又デマルチプレクサ15は受信部14の出力するブロッ
クデータを図3に示すような2次元のフレームデータに
変換するものである。Next, the demultiplexer (DMPX) 15
Has a configuration similar to that of the multiplexer 3 of the transmitter, generates a window signal based on the horizontal synchronizing signal and the vertical synchronizing signal output from the receiving unit 14, and supplies the window signal to the receiving unit 14.
The demultiplexer 15 converts the block data output from the receiving unit 14 into two-dimensional frame data as shown in FIG.
【0012】次にPCMデコーダ16は、入力されるフ
レームデータをデマルチプレクサ15の出力するクロッ
クによりデ・インターリーブ処理を行い、誤り訂正の
後、4チャンネルの音声データと其の他データを復調す
る回路である。D/A変換器17は、PCMデコーダ1
6から出力される4チャンネルの音声データをアナログ
の音声信号に変換するものである。Next, the PCM decoder 16 performs a de-interleave process on the input frame data by the clock output from the demultiplexer 15 and after error correction, demodulates the 4-channel audio data and other data. Is. The D / A converter 17 is the PCM decoder 1
The 4-channel audio data output from 6 is converted into an analog audio signal.
【0013】以上のように構成されたデータ伝送回路に
ついて図5,図6の信号波形図を用いてその動作を説明
する。図5は送信部12及び受信部14における映像信
号の変調及び復調を示す信号波形図である。又図6は映
像信号のブランキング期間の前後における同期信号を示
した信号波形図である。The operation of the data transmission circuit configured as described above will be described with reference to the signal waveform diagrams of FIGS. FIG. 5 is a signal waveform diagram showing the modulation and demodulation of the video signal in the transmitter 12 and the receiver 14. FIG. 6 is a signal waveform diagram showing the synchronizing signal before and after the blanking period of the video signal.
【0014】さて、ソースから映像及び音声信号が出力
されると、映像信号は送信部12に与えられ、音声信号
はA/D変換器1に与えられる。図5(a),(b)に
示すようにアナログの映像信号はその振幅に応じて、パ
ルス周波数変調された一定幅のパルスが生成される。一
方、アナログの音声信号は、A/D変換器1で各チャン
ネル毎に標本化,量子化,符号化され、夫々4チャンネ
ルの音声データに変換される。これらの音声データは外
部から入力される其の他データとPCMエンコーダ2で
合成され、図3に示すように同期符号及び誤り訂正符号
が付加され、2次元のフレームデータに変換される。更
にPCMエンコーダ2では、伝送中のバースト誤りを防
ぐため、ビット信号の伝送順序を変えるインターリーブ
処理が行われる。次にマルチプレクサ3内のPLL回路
11のクロック信号により、PCMエンコーダ2はフレ
ームデータを図4のFIFOメモリ4に出力する。Now, when the video and audio signals are outputted from the source, the video signal is given to the transmitting section 12, and the audio signal is given to the A / D converter 1. As shown in FIGS. 5 (a) and 5 (b), a pulse having a fixed width, which is pulse frequency modulated, is generated in the analog video signal according to its amplitude. On the other hand, the analog voice signal is sampled, quantized and coded for each channel by the A / D converter 1, and converted into 4-channel voice data. These audio data are combined with other data input from the outside by the PCM encoder 2, and as shown in FIG. 3, a synchronization code and an error correction code are added and converted into two-dimensional frame data. Further, in the PCM encoder 2, in order to prevent a burst error during transmission, interleave processing for changing the transmission order of bit signals is performed. Next, the PCM encoder 2 outputs the frame data to the FIFO memory 4 of FIG. 4 according to the clock signal of the PLL circuit 11 in the multiplexer 3.
【0015】一方、送信部12には図6(a)の矢印V
に示す輝度信号と色信号を含む映像信号が入力されてい
る。この信号には、HDTV、例えばハイビジョンの同
期信号と同様に、負極性及び正極性のパルスを有する周
期的な3値の信号が水平同期信号として挿入されてい
る。又、水平走査線の数を1125とすると、図6
(a)の期間T1で示すように、1H〜5HまではDC
レベルが−側に設定された垂直同期パルスが重畳され
る。この信号を垂直同期信号として分離し、図6(c)
に示すような垂直同期信号を、マルチプレクサ3内の垂
直同期保護回路9に与える。同様に送信部12は図6
(a)の信号に含まれる3値波形から、図6(b)に示
すような負極性の水平同期信号を分離し、マルチプレク
サ3内のPLL回路7に出力する。On the other hand, the transmitting unit 12 has an arrow V in FIG.
The video signal including the luminance signal and the color signal shown in is input. A periodic ternary signal having a negative polarity pulse and a positive polarity pulse is inserted as a horizontal synchronization signal in this signal, as in the HDTV, for example, a high-definition synchronization signal. Further, assuming that the number of horizontal scanning lines is 1125, FIG.
As shown in the period T1 in (a), DC is applied from 1H to 5H.
The vertical sync pulse whose level is set to the-side is superimposed. This signal is separated as a vertical synchronizing signal, and is shown in FIG.
The vertical sync signal as shown in (3) is applied to the vertical sync protection circuit 9 in the multiplexer 3. Similarly, the transmitter 12 is shown in FIG.
A negative horizontal synchronizing signal as shown in FIG. 6B is separated from the ternary waveform included in the signal of FIG. 6A and output to the PLL circuit 7 in the multiplexer 3.
【0016】さて図4の垂直同期保護回路9が正規の垂
直同期信号を検出すると、この信号を垂直同期カウンタ
10に出力する。そして垂直同期カウンタ10はこの垂
直同期信号をリセット信号として用い、水平同期カウン
タ8の出力信号を分周し、垂直同期クロックをPLL回
路11に与える。そうするとPLL回路11はこの垂直
同期クロックで内蔵の発振回路の信号位相を合わせ、読
出用のクロックを出力する。このクロックが図2のPC
Mエンコーダ2に与えられ、フレームデータは順次図4
のFIFOメモリ4に格納される。When the vertical sync protection circuit 9 of FIG. 4 detects a normal vertical sync signal, it outputs this signal to the vertical sync counter 10. Then, the vertical synchronization counter 10 uses this vertical synchronization signal as a reset signal, divides the output signal of the horizontal synchronization counter 8 and supplies the vertical synchronization clock to the PLL circuit 11. Then, the PLL circuit 11 matches the signal phase of the built-in oscillation circuit with this vertical synchronizing clock and outputs the clock for reading. This clock is the PC of Figure 2
The frame data given to the M encoder 2 are sequentially shown in FIG.
Stored in the FIFO memory 4.
【0017】FIFOメモリ4に一旦格納されたフレー
ムデータは、多重制御回路6の出力する読出クロックに
従い、映像信号のブランキング期間に多重可能となるよ
うなタイミングで読出される。即ち、このデータは図6
(e)に示すように、垂直同期期間の前後に位置する複
数の水平走査期間Ta,Tb,Tc・・・Tp,Tq,
Tr・・を各ブロックとして信号が読出される。この信
号にヘッダ付加回路5からのヘッドデータが各ブロック
の先頭に付加される。The frame data once stored in the FIFO memory 4 is read according to the read clock output from the multiplexing control circuit 6 at a timing such that the frame data can be multiplexed during the blanking period of the video signal. That is, this data is shown in FIG.
As shown in (e), a plurality of horizontal scanning periods Ta, Tb, Tc ... Tp, Tq, which are positioned before and after the vertical synchronization period.
A signal is read with Tr ... Each block. Head data from the header adding circuit 5 is added to the head of each block to this signal.
【0018】一方多重制御回路6は、図6(d)に示す
ようにウインドウ信号を生成し、送信部12に出力す
る。送信部12はこのウインドウ信号を用いてブロック
データを映像信号のブランキング期間に挿入する。この
ように多重化された信号は送信部12で光信号に変換さ
れ、光ファイバ13を介し受信器に出力される。On the other hand, the multiplexing control circuit 6 generates a window signal as shown in FIG. 6 (d) and outputs it to the transmission section 12. The transmitter 12 uses this window signal to insert the block data into the blanking period of the video signal. The signal multiplexed in this way is converted into an optical signal by the transmitter 12 and output to the receiver via the optical fiber 13.
【0019】次に光ファイバ13を介し送信された映像
及び音声の複合デジタル信号は受信部14で電気信号に
変換される。即ち図5(c)に示すようにパルス周波数
変調された信号は、例えば低域フィルタを用い、図5
(d)に示すようにアナログの映像信号に復調される。
又、デマルチプレクサ15は映像信号から図6(d)に
示すウインドウ信号を受信部14に出力する。受信部1
4はこのウインドウ信号を用いて、受信した多重信号か
ら音声及び其の他データを各ブロック単位で抽出する。
これらのブロックデータを一旦デマルチプレクサ15に
設けたメモリに格納し、マルチプレクサ3の場合と同様
にして内部クロックにより2次元のフレームデータに順
次変換する。Next, the composite video and audio digital signal transmitted through the optical fiber 13 is converted into an electric signal by the receiver 14. That is, the signal whose pulse frequency is modulated as shown in FIG.
As shown in (d), it is demodulated into an analog video signal.
Further, the demultiplexer 15 outputs the window signal shown in FIG. 6D from the video signal to the receiving unit 14. Receiver 1
4 uses this window signal to extract voice and other data from the received multiplexed signal in block units.
These block data are temporarily stored in the memory provided in the demultiplexer 15, and are sequentially converted into two-dimensional frame data by the internal clock as in the case of the multiplexer 3.
【0020】デマルチプレクサ15から出力されるフレ
ームデータ及びクロックはPCMデコーダ16に与えら
れ、ビット信号の伝送順序を元に戻すというデ・インタ
ーリーブ処理が施される。更に、誤り訂正の処理がなさ
れ、4チャンネルの音声データ及び其の他データが復調
される。これらの音声データはD/A変換器17でアナ
ログ信号に変換され、元の音声信号が出力される。The frame data and the clock output from the demultiplexer 15 are given to the PCM decoder 16 and subjected to de-interleaving processing of restoring the transmission order of the bit signals. Further, error correction processing is performed and the 4-channel audio data and other data are demodulated. These audio data are converted into analog signals by the D / A converter 17, and the original audio signals are output.
【0021】[0021]
【発明が解決しようとする課題】しかしながらこのよう
な従来の構成では、アナログの映像信号及び音声信号が
送信器に与えられているとき、映像信号が中断されると
問題を生じる。即ち、映像信号が何らかの理由で中断さ
れた場合、送信部12は水平及び垂直同期信号を出力す
ることができず、音声信号や其の他データが入力されて
もマルチプレクサ3は必要なクロックを出力できない状
態となる。このためPCMエンコーダ2及びマルチプレ
クサ3は正常に動作をしなくなり、入力中の音声信号が
受信器に送信されないという問題を生じていた。However, such a conventional configuration causes a problem when the video signal is interrupted when the analog video signal and audio signal are applied to the transmitter. That is, if the video signal is interrupted for some reason, the transmitter 12 cannot output the horizontal and vertical sync signals, and the multiplexer 3 outputs the necessary clock even if the audio signal or other data is input. It will not be possible. For this reason, the PCM encoder 2 and the multiplexer 3 do not operate normally, causing a problem that the audio signal being input is not transmitted to the receiver.
【0022】又、送信器ではソースの映像信号が音声信
号と独立して出力されたり、切換えられたりすることが
多い。このため映像信号が例え瞬時でも中断されると、
音声信号及び其の他データがその都度伝送されなくると
いう欠点があった。In the transmitter, the source video signal is often output or switched independently of the audio signal. Therefore, if the video signal is interrupted even for an instant,
There is a drawback that the voice signal and other data are not transmitted each time.
【0023】本発明はこのような従来の問題点に鑑みて
なされたものであって、映像信号及び音声信号と其の他
データを共に独立して伝送するに際し、映像信号が中断
しても音声信号及び其の他データを中断することなく受
信器に伝送できるデータ伝送回路を実現することを目的
する。The present invention has been made in view of the above-mentioned problems of the related art, and when transmitting the video signal and the audio signal and the other data independently, even if the video signal is interrupted, the audio signal is interrupted. An object of the present invention is to realize a data transmission circuit that can transmit a signal and other data to a receiver without interruption.
【0024】[0024]
【課題を解決するための手段】本発明は送信すべき映像
信号の水平同期信号及び垂直同期信号に同期して音声デ
ータのブロック化を行い、そのブロックデータを出力す
る共に、該ブロックの時間軸領域を示すウイドウ信号を
出力するマルチプレクサ、マルチプレクサの出力するブ
ロックデータと映像信号をパルス変調して多重化し、複
合デジタル信号を送信する送信部、を具備するデータ伝
送回路であって、マルチプレクサは、送信部で映像信号
より分離した垂直同期信号の有無に応じて同期検出信号
を出力する同期信号監視回路と、映像信号に含まれる水
平同期信号及び垂直同期信号と、同一周期の水平同期タ
イミング信号及び垂直同期タイミング信号を夫々発生す
る同期タイミング発生回路と、同期信号監視回路から同
期検出信号が出力されるとき、映像信号の水平同期信号
を選択し、出力されないときには、同期タイミング発生
回路の水平同期タイミング信号を選択する第1のセレク
タと、第1のセレクタの出力信号に位相を一致させたク
ロック信号を発生するPLL回路と、PLL回路の出力
するクロック信号を計数し、水平同期クロックを生成す
る水平同期カウンタと、同期信号監視回路から同期検出
信号が出力されるとき、映像信号の垂直同期信号を選択
し、出力されないときには、同期タイミング発生回路の
垂直同期タイミング信号を選択する第2のセレクタと、
第2のセレクタの出力信号を入力し、規定の垂直同期周
期を有していると複数周期の間確認された場合、第2の
セレクタの出力信号を出力する垂直同期保護回路と、垂
直同期保護回路の出力でリセットされ、水平同期カウン
タの出力を計数し、垂直同期クロックを生成する垂直同
期カウンタと、水平同期カウンタの出力と垂直同期カウ
ンタの出力に基づいて、ブランキング期間内にデータを
多重するためのウインドウ信号を出力する多重制御回路
と、を有するものであることを特徴とするものである。According to the present invention, audio data is divided into blocks in synchronization with a horizontal synchronizing signal and a vertical synchronizing signal of a video signal to be transmitted, and the block data is output, and the time axis of the block is A data transmission circuit comprising: a multiplexer that outputs a window signal indicating an area; a transmission unit that pulse-modulates and multiplexes the block data and the video signal output by the multiplexer, and transmits a composite digital signal. Sync signal monitoring circuit that outputs a sync detection signal according to the presence / absence of a vertical sync signal separated from the video signal, a horizontal sync signal and a vertical sync signal included in the video signal, a horizontal sync timing signal and a vertical sync signal having the same period. Sync detection signal is output from sync timing generation circuit that generates sync timing signal and sync signal monitoring circuit The horizontal synchronizing signal of the video signal when selected, and the horizontal synchronizing timing signal of the synchronizing timing generating circuit when not outputting, and the clock signal whose phase matches the output signal of the first selector. , A horizontal synchronizing counter that counts the clock signal output from the PLL circuit and generates a horizontal synchronizing clock, and a vertical sync signal of the video signal when the synchronous detection signal is output from the synchronous signal monitoring circuit. A second selector for selecting the vertical synchronization timing signal of the synchronization timing generation circuit when selected and not output;
A vertical sync protection circuit that outputs the output signal of the second selector when the output signal of the second selector is input and it is confirmed for a plurality of cycles that it has a specified vertical sync cycle. It is reset by the output of the circuit, counts the output of the horizontal sync counter, generates the vertical sync clock, and multiplexes the data within the blanking period based on the output of the horizontal sync counter and the output of the vertical sync counter. And a multiplex control circuit for outputting a window signal for performing the operation.
【0025】[0025]
【作用】このような特徴を有する本発明によれば、送信
すべき映像信号のブランキング期間に同期して、音声デ
ータのブロック化を行い、そのブロックデータをマルチ
プレクサに与える。又送信部も映像信号から水平同期信
号及び垂直同期信号を分離してマルチプレクサに与え
る。マルチプレクサでは、同期信号監視回路は、映像信
号に垂直同期信号が含まれていれば同期検出信号を出力
する。一方、同期タイミング発生回路は、映像信号の水
平同期信号及び垂直同期信号と、同一周期の水平同期タ
イミング信号及び垂直同期タイミング信号を夫々発生す
る。次に第1のセレクタは、同期検出信号が入力される
と、映像信号の水平同期信号を選択し、同期検出信号が
入力されなければ、同期タイミング発生回路の水平同期
タイミング信号を選択する。又第2のセレクタは、同期
検出信号が入力されると、映像信号の垂直同期信号を選
択し、同期検出信号が入力されなければ、同期タイミン
グ発生回路の垂直同期タイミング信号を選択する。そし
てPLL回路は、第1のセレクタの出力信号に位相を一
致させたクロック信号を生成し、水平同期カウンタに出
力する。垂直同期保護回路は第2のセレクタの信号を入
力し、規定の垂直同期周期を有していると複数周期の間
確認された場合、第2のセレクタの出力信号を垂直同期
カウンタに出力する。そうすると垂直同期カウンタは、
水平同期カウンタの出力を分周し、垂直同期クロックを
生成する。このようにすると、送信器で映像信号が中断
されても、水平同期カウンタの出力と垂直同期カウンタ
の出力に基づいて、音声のブロックデータを送信部に出
力することができる。このため安定して音声データが受
信器側に送信されることとなる。According to the present invention having such characteristics, the audio data is divided into blocks in synchronization with the blanking period of the video signal to be transmitted, and the block data is given to the multiplexer. The transmitting unit also separates the horizontal synchronizing signal and the vertical synchronizing signal from the video signal and gives them to the multiplexer. In the multiplexer, the sync signal monitoring circuit outputs a sync detection signal if the video signal includes a vertical sync signal. On the other hand, the sync timing generation circuit generates a horizontal sync signal and a vertical sync signal of the video signal, and a horizontal sync timing signal and a vertical sync timing signal of the same cycle, respectively. Next, the first selector selects the horizontal sync signal of the video signal when the sync detection signal is input, and selects the horizontal sync timing signal of the sync timing generation circuit when the sync detection signal is not input. The second selector selects the vertical synchronization signal of the video signal when the synchronization detection signal is input, and selects the vertical synchronization timing signal of the synchronization timing generation circuit when the synchronization detection signal is not input. Then, the PLL circuit generates a clock signal whose phase matches the output signal of the first selector and outputs the clock signal to the horizontal synchronization counter. The vertical sync protection circuit inputs the signal of the second selector and outputs the output signal of the second selector to the vertical sync counter when it is confirmed for a plurality of cycles that the signal has the specified vertical sync cycle. Then the vertical sync counter
The output of the horizontal sync counter is divided to generate a vertical sync clock. With this configuration, even if the video signal is interrupted by the transmitter, the block data of the audio can be output to the transmitter based on the outputs of the horizontal synchronization counter and the vertical synchronization counter. Therefore, the voice data is stably transmitted to the receiver side.
【0026】[0026]
【実施例】本発明の一実施例におけるデータ伝送回路に
ついて説明する。尚従来例を示す図2のデータ伝送回路
において、マルチプレクサ3以外の部分は同一であるの
で、本実施例のマルチプレクサについてのみ説明を行
う。図1は本実施例のデータ伝送回路に用いられるマル
チプレクサ20の構成を示すブロック図である。本図に
おいて、FIFOメモリ4,ヘッダ付加回路5,多重制
御回路6,PLL回路7,水平同期カウンタ8,垂直同
期保護回路9,垂直同期カウンタ10,PLL回路11
が設けられていることは従来例と同一であるので、その
詳細な説明は省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A data transmission circuit according to an embodiment of the present invention will be described. In the data transmission circuit of FIG. 2 showing a conventional example, the parts other than the multiplexer 3 are the same, so only the multiplexer of this embodiment will be described. FIG. 1 is a block diagram showing the configuration of a multiplexer 20 used in the data transmission circuit of this embodiment. In the figure, a FIFO memory 4, a header addition circuit 5, a multiplexing control circuit 6, a PLL circuit 7, a horizontal synchronization counter 8, a vertical synchronization protection circuit 9, a vertical synchronization counter 10, and a PLL circuit 11
Since it is the same as the conventional example, the detailed description thereof will be omitted.
【0027】図1において同期信号監視回路21は、図
2の送信部12で垂直同期信号が出力されるか否かをチ
ェックし、垂直同期信号を検出している間は例えばHレ
ベルの同期検出信号を出力するものである。一方、同期
タイミング発生回路28は、内部クロックを有し、例え
ばHDTV規格の同期信号と同様に、独立して水平同期
タイミング信号及び垂直同期タイミング信号を発生する
回路である。In FIG. 1, the sync signal monitoring circuit 21 checks whether or not the vertical sync signal is output from the transmission section 12 of FIG. 2, and while the vertical sync signal is being detected, for example, the H level sync detection is performed. It outputs a signal. On the other hand, the synchronization timing generation circuit 28 is a circuit which has an internal clock and independently generates a horizontal synchronization timing signal and a vertical synchronization timing signal like a synchronization signal of the HDTV standard.
【0028】同期信号監視回路21の同期検出信号は第
1及び第2のセレクタ23,24の制御端子に夫々入力
されている。更に送信部12の出力する水平同期信号及
び垂直同期信号は、第1,第2のセレクタの一方の入力
端に与えられている。第1のセレクタ23は、制御端子
に入力される同期検出信号のH又はLレベルにより、一
方の入力信号を選択する回路である。又第2のセレクタ
24も第1のセレクタ23と同一の回路である。同期タ
イミング発生回路22の出力する水平同期タイミング信
号は、第1のセレクタ23の他方の入力端に与えられ、
垂直同期タイミング信号は第2のセレクタ24の他方の
入力端に与えられる。The sync detection signals of the sync signal monitoring circuit 21 are input to the control terminals of the first and second selectors 23 and 24, respectively. Further, the horizontal synchronizing signal and the vertical synchronizing signal output from the transmitting unit 12 are given to one input ends of the first and second selectors. The first selector 23 is a circuit that selects one of the input signals according to the H or L level of the synchronization detection signal input to the control terminal. The second selector 24 is also the same circuit as the first selector 23. The horizontal synchronization timing signal output from the synchronization timing generation circuit 22 is applied to the other input end of the first selector 23,
The vertical synchronization timing signal is given to the other input terminal of the second selector 24.
【0029】次に第1のセレクタ23の出力は従来例と
同一のPLL回路7に与えられ、第2のセレクタ24の
出力も従来例と同一の垂直同期保護回路9に与えられ
る。又PLL回路7の出力するクロック信号は水平同期
カウンタ8に与えられる。Next, the output of the first selector 23 is given to the same PLL circuit 7 as in the conventional example, and the output of the second selector 24 is also given to the same vertical synchronization protection circuit 9 as in the conventional example. The clock signal output from the PLL circuit 7 is given to the horizontal synchronizing counter 8.
【0030】このように構成された本実施例のデータ伝
送回路の動作について説明する。映像信号及び音声信号
が共に送信器に入力されている場合、図2の送信部12
は水平同期信号及び垂直同期信号を夫々映像信号から分
離する。これらの両信号はマルチプレクサ20の第1及
び第2のセレクタ23,24に与えられ、垂直同期信号
は同期信号監視回路21に与えられる。この場合、同期
信号監視回路21は同期信号を検出し、Hレベルの同期
検出信号を出力する。このため第1及び第2のセレクタ
23,24は、夫々送信部12で生成された水平同期信
号及び垂直同期信号を通過させる。即ち映像信号の水平
同期信号はPLL回路7に入力され、垂直同期信号は垂
直同期保護回路9に入力される。この場合のマルチプレ
クサ20を含むデータ伝送回路の動作は、従来例で説明
した動作と同一であるので、その説明は省略する。The operation of the data transmission circuit of this embodiment having the above configuration will be described. When both the video signal and the audio signal are input to the transmitter, the transmitter 12 of FIG.
Separates the horizontal sync signal and the vertical sync signal from the video signal, respectively. Both of these signals are given to the first and second selectors 23 and 24 of the multiplexer 20, and the vertical synchronizing signal is given to the synchronizing signal monitoring circuit 21. In this case, the sync signal monitoring circuit 21 detects the sync signal and outputs the H level sync detection signal. Therefore, the first and second selectors 23 and 24 respectively pass the horizontal synchronizing signal and the vertical synchronizing signal generated by the transmitting unit 12. That is, the horizontal synchronizing signal of the video signal is input to the PLL circuit 7, and the vertical synchronizing signal is input to the vertical synchronizing protection circuit 9. Since the operation of the data transmission circuit including the multiplexer 20 in this case is the same as the operation described in the conventional example, the description thereof will be omitted.
【0031】次に映像信号と音声信号等を伝送中に、映
像信号が中断した場合について説明する。このとき送信
部12は水平同期信号及び垂直同期信号を検出すること
ができず、それらの信号はマルチプレクサ20に出力さ
れない。従って同期信号監視回路21にも垂直同期信号
が与えられず、Lレベルの同期検出信号をセレクタ2
3,24に出力する。このためセレクタ23,24は、
入力端の信号を切換え、同期タイミング発生回路22の
出力する水平同期タイミング信号及び垂直同期タイミン
グ信号を選択する。これらの信号は夫々PLL回路7及
び垂直同期保護回路9に出力され、水平同期カウンタ8
及び垂直同期カウンタ10が動作する。このためPLL
回路11はPCMエンコーダ2にクロックを出力し、多
重制御回路6は送信部12にウインドウ信号を出力す
る。一方A/D変換器1に入力された音声信号はデジタ
ル変換され、PCMエンコーダ2によりフレームデータ
に変換される。この場合もマルチプレクサ20以後の各
回路部における動作は、従来例と同一であるのでは説明
は省略する。Next, the case where the video signal is interrupted during the transmission of the video signal and the audio signal will be described. At this time, the transmitter 12 cannot detect the horizontal synchronizing signal and the vertical synchronizing signal, and those signals are not output to the multiplexer 20. Therefore, the vertical synchronizing signal is not given to the synchronizing signal monitoring circuit 21, and the L-level synchronizing detection signal is sent to the selector 2
Output to 3, 24. Therefore, the selectors 23 and 24 are
The signal at the input end is switched to select the horizontal sync timing signal and the vertical sync timing signal output from the sync timing generation circuit 22. These signals are output to the PLL circuit 7 and the vertical synchronization protection circuit 9, respectively, and the horizontal synchronization counter 8
And the vertical synchronization counter 10 operates. Therefore, the PLL
The circuit 11 outputs a clock to the PCM encoder 2, and the multiplexing control circuit 6 outputs a window signal to the transmitter 12. On the other hand, the audio signal input to the A / D converter 1 is digitally converted and converted into frame data by the PCM encoder 2. In this case as well, the operation of each circuit section after the multiplexer 20 is the same as that of the conventional example, and therefore its explanation is omitted.
【0032】以上のように映像信号の送信器への入力が
中断されると、マルチプレクサ20が同期タイミング発
生回路22の信号を用いてクロック及びウインドウ信号
を生成し、A/D変換器1に入力された各音声信号を受
信器に送信するようにしている。このため映像信号の断
続にかかわらず各音声信号及び其の他データを安定して
送信器に送信することができる。When the input of the video signal to the transmitter is interrupted as described above, the multiplexer 20 uses the signal of the synchronization timing generation circuit 22 to generate a clock and a window signal, and inputs the clock and window signal to the A / D converter 1. Each of the generated audio signals is transmitted to the receiver. Therefore, each audio signal and other data can be stably transmitted to the transmitter regardless of the interruption of the video signal.
【0033】[0033]
【発明の効果】以上詳細に説明したように本発明によれ
ば、マルチプレクサに同期タイミング発生回路を設けた
ことにより、送信器に入力される映像信号が中断されて
もPCMエンコーダ及び送信部に安定してクロック及び
ウインドウ信号を出力することができる。このため音声
出力や其の他データを独立して送信することができ、デ
ータ伝送回路の信頼性が高くなるという効果が得られ
る。As described above in detail, according to the present invention, the multiplexer is provided with the synchronous timing generating circuit, so that the PCM encoder and the transmitting section are stable even if the video signal input to the transmitter is interrupted. The clock and window signals can be output. Therefore, the voice output and other data can be transmitted independently, and the effect of increasing the reliability of the data transmission circuit can be obtained.
【図1】本発明の一実施例におけるデータ伝送回路に用
いられるマルチプレクサのブロック図である。FIG. 1 is a block diagram of a multiplexer used in a data transmission circuit according to an embodiment of the present invention.
【図2】データ伝送回路の構成を示すブロック図であ
る。FIG. 2 is a block diagram showing a configuration of a data transmission circuit.
【図3】フレームデータの構成を示す説明図である。FIG. 3 is an explanatory diagram showing a structure of frame data.
【図4】従来のデータ伝送回路に用いられるマルチプレ
クサのブロック図である。FIG. 4 is a block diagram of a multiplexer used in a conventional data transmission circuit.
【図5】映像信号の変調及び復調を示す信号波形図であ
る。FIG. 5 is a signal waveform diagram showing modulation and demodulation of a video signal.
【図6】映像信号に含まれる水平及び垂直同期信号を示
す信号波形図である。FIG. 6 is a signal waveform diagram showing horizontal and vertical synchronization signals included in a video signal.
1 A/D変換器 2 PCMエンコーダ 4 FIFOメモリ 5 ヘッダ付加回路 6 多重制御回路 7,11 PLL回路 8 水平同期カウンタ 9 垂直同期保護回路 10 垂直同期カウンタ 12 送信部 14 受信部 15 デマルチプレクサ 16 PCMデコーダ 17 D/A変換器 20 マルチプレクサ 21 同期信号監視回路 22 同期タイミング発生回路 23 第1のセレクタ 24 第2のセレクタ 1 A / D converter 2 PCM encoder 4 FIFO memory 5 Header addition circuit 6 Multiplexing control circuit 7, 11 PLL circuit 8 Horizontal sync counter 9 Vertical sync protection circuit 10 Vertical sync counter 12 Transmitter 14 Receiver 15 Demultiplexer 16 PCM decoder 17 D / A converter 20 Multiplexer 21 Synchronous signal monitoring circuit 22 Synchronous timing generation circuit 23 First selector 24 Second selector
Claims (1)
垂直同期信号に同期して音声データのブロック化を行
い、そのブロックデータを出力する共に、該ブロックの
時間軸領域を示すウイドウ信号を出力するマルチプレク
サ、 前記マルチプレクサの出力するブロックデータと前記映
像信号をパルス変調して多重化し、複合デジタル信号を
送信する送信部、を具備するデータ伝送回路であって、 前記マルチプレクサは、 前記送信部で前記映像信号より分離した垂直同期信号の
有無に応じて同期検出信号を出力する同期信号監視回路
と、 前記映像信号に含まれる水平同期信号及び垂直同期信号
と、同一周期の水平同期タイミング信号及び垂直同期タ
イミング信号を夫々発生する同期タイミング発生回路
と、 前記同期信号監視回路から前記同期検出信号が出力され
るとき、前記映像信号の水平同期信号を選択し、出力さ
れないときには、前記同期タイミング発生回路の水平同
期タイミング信号を選択する第1のセレクタと、 前記第1のセレクタの出力信号に位相を一致させたクロ
ック信号を発生するPLL回路と、 前記PLL回路の出力するクロック信号を計数し、水平
同期クロックを生成する水平同期カウンタと、 前記同期信号監視回路から前記同期検出信号が出力され
るとき、前記映像信号の垂直同期信号を選択し、出力さ
れないときには、前記同期タイミング発生回路の垂直同
期タイミング信号を選択する第2のセレクタと、 前記第2のセレクタの出力信号を入力し、規定の垂直同
期周期を有していると複数周期の間確認された場合、前
記第2のセレクタの出力信号を出力する垂直同期保護回
路と、 前記垂直同期保護回路の出力でリセットされ、前記水平
同期カウンタの出力を計数し、垂直同期クロックを生成
する垂直同期カウンタと、 前記水平同期カウンタの出力と前記垂直同期カウンタの
出力に基づいて、ブランキング期間内にデータを多重す
るためのウインドウ信号を出力する多重制御回路と、を
有するものであることを特徴とするデータ伝送回路。1. The audio data is divided into blocks in synchronization with a horizontal synchronizing signal and a vertical synchronizing signal of a video signal to be transmitted, the block data is output, and a window signal indicating a time axis region of the block is output. A multiplexer, a block data output from the multiplexer and a transmitter that pulse-modulates and multiplexes the video signal to transmit a composite digital signal, wherein the multiplexer is the transmitter. A sync signal monitoring circuit that outputs a sync detection signal according to the presence or absence of a vertical sync signal separated from the video signal, a horizontal sync signal and a vertical sync signal included in the video signal, a horizontal sync timing signal and a vertical sync of the same cycle A synchronization timing generation circuit for generating timing signals, and the synchronization signal monitoring circuit for detecting the synchronization timing. A first selector for selecting a horizontal synchronizing signal of the video signal when the signal is output, and a horizontal synchronizing timing signal of the synchronizing timing generating circuit when the signal is not output; and an output signal of the first selector. A PLL circuit that generates a clock signal having a matched phase, a horizontal synchronization counter that counts clock signals output from the PLL circuit, and generates a horizontal synchronization clock, and the synchronization detection signal is output from the synchronization signal monitoring circuit. The vertical sync signal of the video signal is selected when the output signal is output, and when the vertical sync signal of the video signal is not output, the second selector that selects the vertical sync timing signal of the sync timing generation circuit; If it is confirmed for a plurality of cycles that it has a vertical synchronization cycle of, the output signal of the second selector is output. A direct synchronization protection circuit, a vertical synchronization counter which is reset by the output of the vertical synchronization protection circuit, counts the output of the horizontal synchronization counter, and generates a vertical synchronization clock, and the output of the horizontal synchronization counter and the vertical synchronization counter. And a multiplexing control circuit for outputting a window signal for multiplexing the data within the blanking period based on the output, the data transmission circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4193280A JPH0614347A (en) | 1992-06-26 | 1992-06-26 | Data transmission circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4193280A JPH0614347A (en) | 1992-06-26 | 1992-06-26 | Data transmission circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0614347A true JPH0614347A (en) | 1994-01-21 |
Family
ID=16305307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4193280A Pending JPH0614347A (en) | 1992-06-26 | 1992-06-26 | Data transmission circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0614347A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100467577B1 (en) * | 2001-09-10 | 2005-01-24 | 삼성전자주식회사 | Audio signal recorder in optical disc recording system |
-
1992
- 1992-06-26 JP JP4193280A patent/JPH0614347A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100467577B1 (en) * | 2001-09-10 | 2005-01-24 | 삼성전자주식회사 | Audio signal recorder in optical disc recording system |
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